DE112013007439T5 - Halbleiteranordnung - Google Patents

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Abstract

Die vorliegende Erfindung betrifft eine Halbleiteranordnung, die einen Halbleiter mit breitem Bandabstand umfasst. Die Halbleiteranordnung umfasst einen ersten MOS-Transistor (SM) eines ersten Leitfähigkeitstyps und einen zweiten MOS-Transistor (LM) eines zweiten Leitfähigkeitstyps. Der erste MOS-Transistor umfasst eine erste Hauptelektrode (D), die mit einem ersten Potential verbunden ist, und eine zweite Hauptelektrode (S), die mit einem zweiten Potential verbunden ist. Der zweite MOS-Transistor (LM) umfasst eine erste Hauptelektrode (D), die mit einer Steuerelektrode (G) des ersten MOS-Transistors verbunden ist, und eine zweite Hauptelektrode (S), die mit dem zweiten Potential verbunden ist. Die Steuerelektrode des ersten MOS-Transistors und eine Steuerelektrode (G) des zweiten MOS-Transistors sind miteinander verbunden. Der erste und der zweite MOS-Transistor sind auf einem gemeinsamen Halbleitersubstrat mit breitem Bandabstand ausgebildet. In dem ersten MOS-Transistor fließt ein Hauptstrom in eine Richtung senkrecht zu einer Hauptoberfläche des Halbleitersubstrats mit breitem Bandabstand. In dem zweiten MOS-Transistor fließt ein Hauptstrom in einer Richtung parallel zu der Hauptoberfläche des Halbleitersubstrats mit breitem Bandabstand.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleiteranordnung und insbesondere eine Halbleiteranordnung mit einem Halbleiter mit breitem Bandabstand.
  • Technologischer Hintergrund
  • Der Durchlassspannungsabfall (der Spannung) zwischen dem Drain und der Source des Feldeffekttransistors (SiC-MOSFET) mit der Metall-Oxid-Halbleiteranschlussstruktur (MOS), der einen Halbleiter mit breitem Bandabstand aufweist, insbesondere Silikoncarbid (SiC), kann kleiner als derjenige des MOSFET (Si-MOSFET), der Siliziumcarbid (Si) aufweist, festgelegt werden. Hierdurch kann die Anzahl an Elementarzellen und die Größe von Chips des SiC-MOSFET kleiner als die des Si-MOSFET festgelegt werden. Beispielsweise kann eine Reduzierung eines Widerstands um 50% in einer Reduzierung der Anzahl an Elementarzellen um 50% und einer Reduzierung der Größe von Chips um 50% resultieren.
  • Der Bereich des Gates des SiC-MOSFET wird entsprechend reduziert, wodurch die Kapazitätskomponente zwischen dem Gate und der Source reduziert wird, was eine Reduzierung der Toleranz bezüglich eines elektrostatischen Entladungsschadens (electrostatic discharge damage; ESD) zwischen dem Gate und der Source bewirkt.
  • Im Allgemeinen, als eine Maßnahme gegen elektrostatischen Entladungsschaden, umfasst der Si-MOSFET eine Zener-Diode, die zwischen dem Gate und der Source in manchen Fällen verbunden ist, wie beispielsweise offenbart in Patentdokument 1. Die Zener-Diode (Poly-Zener-Diode) wurde, da die p-n-Anschlussschicht auf der Polysilizium(Poly-Si)-Schicht das Material der Gate-Elektrode ist, durch den Source-Ausbildungsprozess (n-Typ-Diffusionsschicht-Ausbildungsprozess) und den P+-Diffusionsprozess (p-Typ-Diffusionsschicht-Ausbildungsprozess) bei der Ausbildung von Elementarzellen ausgebildet.
  • Dokument des Standes der Technik
  • Patentdokument
    • Patentdokument 1: japanische Patentanmeldungsoffenlegung Nr. 2002-208702
  • Zusammenfassung der Erfindung
  • Mit der Erfindung zu lösende Aufgaben
  • Die Poly-Zener-Dioden, die in Halbleiteranordnungen mit breitem Bandabstand, wie beispielsweise SiC-MOSFETs, eingebaut sind, erzeugen wahrscheinlich manche Effekte als Maßnahme gegen elektrostatischen Entladungsschaden. Jedoch sind die Poly-Zener-Dioden mit Bezug auf Temperaturcharakteristiken weniger kontrollierbar in der Hochtemperaturumgebung und sind daher ungeeignet für die Halbleiteranordnungen mit breitem Bandabstand, die voraussichtlich in der Hochtemperaturumgebung verwendet werden.
  • Die vorliegende Erfindung wurde daher gemacht, um das oben beschriebene Problem zu lösen, und eine Aufgabe davon ist, eine Halbleiteranordnung bereitzustellen, die geeignet ist, einen elektrostatischen Entladungsschaden zwischen dem Gate und der Source einer Halbleiteranordnung mit breitem Bandabstand, wie beispielsweise eines SiC-MOSFET, zu verhindern.
  • Mittel zum Lösen des Problems
  • Ein Aspekt einer Halbleiteranordnung gemäß der vorliegenden Erfindung umfasst einen ersten MOS-Transistor eines ersten Leitfähigkeitstyps und einen zweiten MOS-Transistor eines zweiten Leitfähigkeitstyps. Der erste MOS-Transistor umfasst eine erste Hauptelektrode, die mit einem ersten Potential verbunden ist, und eine zweite Hauptelektrode, die mit einem zweiten Potential verbunden ist. Der zweite MOS-Transistor umfasst eine erste Hauptelektrode, die mit einer Steuerelektrode des ersten MOS-Transistors verbunden ist, und eine zweite Hauptelektrode, die mit dem zweiten Potential verbunden ist. Die Steuerelektrode des ersten MOS-Transistors und eine Steuerelektrode des zweiten MOS-Transistors sind miteinander verbunden. Der erste und der zweite MOS-Transistor sind auf einem gemeinsamen Halbleitersubstrat mit breitem Bandabstand ausgebildet. In dem ersten MOS-Transistor fließt ein Hauptstrom in eine Richtung senkrecht zu einer Hauptoberfläche des Halbleitersubstrats mit breitem Bandabstand. In dem zweiten MOS-Transistor fließt ein Hauptstrom in eine Richtung parallel zu der Hauptoberfläche des Halbleitersubstrats mit breitem Bandabstand.
  • Effekte der Erfindung
  • In einem Fall, in dem eine negative Überspannung zwischen dem Gate und der Source der Halbleiteranordnung mit breitem Bandabstand, wie dem SiC-MOSFET, angelegt wird, ist die oben genannte Halbleiteranordnung geeignet, einen Überspannungsschaden, umfassend den elektrostatischen Entladungsschaden zwischen dem Gate und der Source, zu verhindern.
  • Kurze Beschreibung der Zeichnungen
  • 1 Eine Ansicht, die eine Schaltungskonfiguration eines SiC-MOSFET gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • 2 Eine Darstellung, die eine Querschnittskonfiguration eines lateralen MOSFET (LM) zeigt.
  • 3 Eine Darstellung, die eine Querschnittskonfiguration eines SiC-MOSFET (SM) zeigt.
  • 4 Eine Darstellung, die ein dem lateralen MOSFET (LM) zugeführtes elektrisches Potential beschreibt.
  • 5 Eine Darstellung, die einen Pfad zeigt, über den ein Gate-Strom in dem Fall fließt, in dem eine negative Überspannung zwischen einem Gate und einer Source des SiC-MOSFET (SM) angelegt wird.
  • 6 Eine Darstellung, die den Fluss des Gate-Stroms für den Fall zeigt, in dem eine negative Überspannung zwischen dem Gate und der Source des SiC-MOSFET angelegt wird.
  • 7 Eine Draufsicht, die schematisch eine obere Oberflächenkonfiguration des SiC-MOSFET (SM) gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • 8 Eine Darstellung, die eine Querschnittskonfiguration des SiC-MOSFET (SM) gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • 9 Eine Draufsicht, die schematisch eine obere Oberflächenkonfiguration des SiC-MOSFET (SM) gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • 10 Eine Darstellung, die eine Querschnittskonfiguration des SiC-MOSFET (SM) gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • 11 Eine Draufsicht, die schematisch eine obere Oberflächenkonfiguration des SiC-MOSFET (SM) gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • 12 Eine Darstellung, die eine Querschnittskonfiguration des SiC-MOSFET (SM) gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • 13 Eine Darstellung, die eine Schaltungskonfiguration des SiC-MOSFET gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • 14 Eine Draufsicht, die schematisch eine obere Oberflächenkonfiguration des SiC-MOSFET (SM) gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • 15 Eine Darstellung, die eine Querschnittskonfiguration des SiC-MOSFET (SM) gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt.
  • Beschreibung von Ausführungsbeispielen
  • <Einführung>
  • Der Ausdruck „MOS”, der früher verwendet wurde, um die Metall-Oxid-Halbleiteranschlussstruktur zu bezeichnen, wurde als Akronym für „Metall-Oxid-Halbleiter” betrachtet. Für den elektrischen Feldeffekttransistor (nachstehend einfach als „MOS-Transistor” bezeichnet), der insbesondere die MOS-Struktur aufweist, wurden die Materialien der Gate-Isolationsschicht und der Gate-Elektrode vom Gesichtspunkt der Integration und der Verbesserung im Herstellungsprozess in den letzten Jahren verbessert.
  • Beispielsweise umfassen modernde MOS-Transistoren Gate-Elektroden, die aus polykristallinem Silizium hergestellt sind, statt Gate-Elektroden, die aus Metall hergestellt sind, um die selbstausrichtende Ausbildung der Source und des Drains zu ermöglichen. Im Hinblick auf eine Verbesserung der elektrischen Eigenschaften wurden Gate-Isolationsschichten aus Materialien mit hoher dielektrischer Konstante hergestellt, die nicht auf Oxide begrenzt sind.
  • Folglich bezieht sich der Ausdruck „MOS” nicht zwangsläufig auf die Metall-Oxid-Halbleiter-Schichtungsstruktur allein, was in dieser Beschreibung gilt. Im Hinblick auf das allgemeine technische Wissen bezieht sich „MOS”, das das Akronym der originären Wörter ist, nachstehend auch auf die Halbleiter-Isolator-Halbleiter-Schichtungsstruktur im Allgemeinen.
  • <Erstes Ausführungsbeispiel>
  • 1 ist eine Darstellung, die eine Schaltungskonfiguration eines SiC-MOSFET zeigt, der einen lateralen MOSFET umfasst, der als Maßnahme gegen elektrostatischen Entladungsschaden vorgesehen ist.
  • Wie in 1 gezeigt, ist ein lateraler MOSFET LM vom p-Kanal-Typ zwischen einem Gate (G) und einer Source (S) eines SiC-MOSFET SM vom n-Kanal-Typ angeschlossen. Das Gate des SiC-MOSFET SM und das Gate des lateralen MOSFET LM sind miteinander verbunden. Die Source des SiC-MOSFET SM und die Source des lateralen MOSFET LM sind geerdet.
  • 2 zeigt eine Querschnittskonfiguration des lateralen MOSFET LM vom p-Kanal-Typ. Wie in 2 gezeigt, umfasst der laterale MOSFET LM eine n+-Pufferschicht 1, die durch Einbringung von Störstellen vom n-Typ mit hoher Konzentration in ein Siliziumcarbid-Substrat erhalten wird, eine n–-Schicht 2, die auf der n+-Pufferschicht 1 ausgebildet ist und Störstellen vom n-Typ bei einer relativ niedrigen Konzentration enthält, und eine p-Basisschicht 3, die in dem oberen Schichtabschnitt der n–-Schicht 2 ausgebildet ist und Störstellen vom p-Typ beinhaltet.
  • Eine n-Basisschicht 4, die Störstellen vom n-Typ beinhaltet, ist selektiv in der Oberfläche der p-Basisschicht 3 ausgebildet. Eine Vielzahl von p+-Schichten 5, die Störstellen vom p-Typ bei einer relativ hohen Konzentration beinhalten, sind selektiv paarweise in der Oberfläche der n-Basisschicht 4 ausgebildet. Die n+-Pufferschicht 1, die n–-Schicht 2, die p-Basisschicht 3, die n-Basisschicht 4 und die p+-Schichten 5 sind in dem Siliziumcarbid-Substrat enthalten und werden daher insgesamt als Substratabschnitt SB bezeichnet.
  • Eine Feldoxidschicht 11 ist auf dem Substratabschnitt SB ausgebildet. In der Feldoxidschicht 11 sind Kontaktlöcher CH1 und CH2 ausgebildet, um die Feldoxidschicht 11 in der Dickenrichtung zu durchdringen und die Oberflächen der p+-Schichten 5 zu erreichen.
  • Eine Polysiliziumschicht 13 ist an der Innenwand des Kontaktlochs CH1 und auf der Feldoxidschicht 11 ausgebildet. Eine Zwischenschicht-Isolationsschicht 14 ist ausgebildet, um die Polysiliziumschicht 13 abzudecken. Eine Gate-Elektrode 16 ist auf der Zwischenschicht-Isolationsschicht 14 ausgebildet. In dem Abschnitt, der dem Kontaktloch CH1 entspricht, füllt die Gate-Elektrode 16 ein Kontaktloch CH11, das die Zwischenschicht-Isolationsschicht 14 durchdringt und die Oberfläche der p+-Schicht 5 erreicht. Eine Silizidschicht 10, die aus Silizid wie beispielsweise NiSi hergestellt ist, ist auf der p+-Schicht 5, die unter dem Kontaktloch CH11 liegt, ausgebildet. Die Gate-Elektrode 16 ist mit der Silizidschicht 10 verbunden.
  • Die Silizidschicht 10, die aus Silizid wie beispielsweise NiSi hergestellt ist, ist auf der p+-Schicht 5, die unter dem Kontaktloch CH2 liegt, ausgebildet. Eine Source-Elektrode 15 ist ausgebildet, um sich an der Innenwand des Kontaktlochs CH2 gegenüberliegend zu dem Kontaktloch CH1 und auf der Feldoxidschicht 11 zu erstrecken. Die Source-Elektrode 15 ist mit dem Randabschnitt der Silizidschicht 10 verbunden. Eine Drain-Elektrode 17 ist an der Hauptoberfläche des Substratabschnitts SB auf der Seite der n+-Pufferschicht 1 angeordnet.
  • 3 zeigt eine Querschnittskonfiguration des SiC-MOSFET SM. Der SiC-MOSFET SM teilt sich den Substratabschnitt SB mit dem lateralen MOSFET LM. Eine Vielzahl von n+-Source-Schichten 6, die Störstellen vom n-Typ bei einer relativ hohen Konzentration beinhalten, sind selektiv paarweise in der Oberfläche der p-Basisschicht 3 ausgebildet. Die p+-Schicht 5, die Störstellen vom p-Typ bei einer relativ hohen Konzentration beinhaltet, ist zwischen den paarweisen n+-Source-Schichten 6 ausgebildet.
  • Eine Gate-Oxidschicht 12 ist auf dem Substratabschnitt SB ausgebildet. Die Polysiliziumschicht 13, die als die Gate-Elektrode fungiert, ist auf der Gate-Oxidschicht 12 ausgebildet. Die Gate-Oxidschicht 12 und die Polysiliziumschicht 13 sind vorgesehen, um sich auf den Randabschnitten der n+-Source-Schichten 6, auf dem oberen Abschnitt der p-Basisschicht 3 außerhalb der n+-Source-Schichten 6 und auf der n–-Schicht 2, die weiter außerhalb angeordnet ist, zu erstrecken, aber sind nicht auf der p+-Schicht 5 angeordnet. Die Silizidschicht 10, die aus Silizid wie beispielsweise NiSi hergestellt ist, ist auf der p+-Schicht 5 und den n+-Source-Schichten 6, welche die p+-Schicht 5 umgeben, ausgebildet.
  • Die Zwischenschicht-Isolationsschicht 14 ist ausgebildet, um die Gate-Isolationsschicht 12 und die Polysiliziumschicht 13 abzudecken. Die Source-Elektrode 15 ist auf der Zwischenschicht-Isolationsschicht 14 und der Silizidschicht 10, die nicht mit der Zwischenschicht-Isolationsschicht 14 abgedeckt ist, ausgebildet.
  • Mit Bezug auf 4 beschreibt das Folgende das dem lateralen MOSFET LM zugeführte elektrische Potential. Wie in 4 gezeigt, schwimmt, wenn ein negatives Potential der Gate-Elektrode 16 zugeführt wird und die Source-Elektrode 15 geerdet ist, die n-Basisschicht 4, was kein betriebliches Problem darstellt, solange die Durchschlagspannung zwischen dem Drain und der Source höher als die Schwellwertspannung (VGSth) festgelegt wird.
  • 5 ist eine Darstellung, die einen Pfad zeigt, über den ein Gate-Strom in die in 1 gezeigte Schaltungskonfiguration in dem Fall fließt, in dem eine negative Überspannung zwischen dem Gate und der Source des SiC-MOSFET SM angelegt wird.
  • Wie in 5 gezeigt, fließt, wenn eine negative Überspannung zwischen dem Gate und der Source des SiC-MOSFET SM angelegt wird, ein Gate-Strom GC zu der Erdung über den Pfad zwischen der Source und dem Drain des lateralen MOSFET LM.
  • 6 ist eine Querschnittsdarstellung, die den Fluss des Gate-Stroms GC für den Fall zeigt, in dem eine negative Überspannung zwischen dem Gate und der Source des SiC-MOSFET angelegt wird.
  • Wie in 6 gezeigt wird, wenn eine negative Überspannung zwischen dem Gate und der Source des SiC-MOSFET angelegt wird, dieselbe Spannung zwischen dem Gate und der Source des lateralen MOSFET LM angelegt, der in dem SiC-MOSFET enthalten ist, und wird entsprechend ein p-Kanal 21 zwischen den paarweisen p+-Schichten 5 des lateralen MOSFET LM ausgebildet. In diesem lateralen MOSFET LM dient die Feldoxidschicht 11 als die Gate-Oxidschicht und der p-Kanal 21 ist unter der Gate-Elektrode 16 ausgebildet.
  • Der p-Kanal 21 ist ausgebildet, so dass der Gate-Strom GC, der durch die Überspannung zwischen dem Gate und der Source des SiC-MOSFET SM erzeugt wird, zu der Erdung durch den Pfad zwischen der Source und dem Drain des lateralen MOSFET LM fließt. Dies eliminiert oder reduziert den Gate-Strom, der durch den Pfad zwischen dem Gate und der Source des SiC-MOSFET SM fließt, und verhindert entsprechend den elektrostatischen Entladungsschaden, der durch die negative Überspannung zwischen dem Gate und der Source verursacht wird.
  • Wie oben beschrieben kann, wenn eine negative Überspannung zwischen dem Gate und der Source des SiC-MOSFET SM angelegt wird, der laterale MOSFET LM vom p-Kanal-Typ, der in dem SiC-MOSFET SM enthalten ist, einen Überspannungsschaden, wie beispielsweise den elektrostatischen Entladungsschaden zwischen dem Gate und der Source, verhindern.
  • <Festlegung einer Schwellwertspannung>
  • Die oben beschriebene VGSth zwischen dem Gate und der Source des lateralen MOSFET LM wird auf –25 V oder kleiner festgelegt, wodurch verhindert wird, dass der laterale MOSFET LM den normalen Betrieb des SiC-MOSFET SM beeinflusst.
  • Die maximale Bemessungsspannung auf der negativen Seite zwischen dem Gate und der Source des allgemeinen SiC-MOSFET reicht von –5 bis –20 V. Daher wird die VGSth des lateralen MOSFET LM auf –25 V oder kleiner festgelegt (oder es wird entsprechend die Schwellwertspannung des lateralen MOSFET LM auf der negativen Seite kleiner als die Schwellwertspannung des SiC-MOSFET SM auf der negativen Seite festgelegt). Dadurch arbeitet in dem Fall, in dem die Spannung zwischen –5 und –20 V inklusiv als Spannung zwischen dem Gate und der Source angelegt wird, der laterale MOSFET LM nicht, und der normale Betrieb des SiC-MOSFET SM wird entsprechend nicht beeinflusst. Der laterale MOSFET LM fungiert als Überspannungs-Schutzelement, das ausschließlich bei Anlegen einer negativen Überspannung gleich oder kleiner als –25 V arbeitet.
  • Wenn die VGSth des lateralen MOSFET LM auf –25 V oder kleiner festgelegt wird, vergrößert sich der Durchschlagspannungsabfall (der Spannung) des lateralen MOSFET LM, und der Gate-Strom, der durch die Gate-Überspannung erzeugt wird, wird entsprechend innerhalb des lateralen MOSFET LM verbraucht.
  • Dies eliminiert die Notwendigkeit der Bereitstellung des Widerstandselements zwischen dem lateralen MOSFET und dem SiC-MOSFET zum Verbrauchen von Gate-Strom.
  • <Zweites Ausführungsbeispiel>
  • Entsprechend der Beschreibung, die in einem ersten Ausführungsbeispiel mit Bezug auf 6 gegeben ist, fließt der Gate-Strom GC, der durch die Überspannung zwischen dem Gate und der Source des SiC-MOSFET SM erzeugt wird, zur Erdung durch den Pfad zwischen der Source und dem Drain des lateralen MOSFET LM. In einer anderen Konfiguration kann die Source-Elektrode 15 des lateralen MOSFET LM mit dem Erdungs(GND)-Draht in der Abschlusszusammenführungsregion des SiC-MOSFET SM verbunden sein.
  • 7 ist eine Draufsicht, die schematisch eine obere Oberflächenkonfiguration des SiC-MOSFET SM gemäß einem zweiten Ausführungsbeispiel zeigt.
  • Wie in 7 gezeigt, umfasst der SiC-MOSFET SM einen Source-Kontakt SP, der in Draufsicht einen viereckigen Umriss aufweist, und einen Gate-Draht GL, der die Außenseite des Source-Kontakts SP umgibt.
  • Der Source-Kontakt SP hat in Draufsicht eine viereckige Form, wobei das Mittelstück von einer der Seiten der viereckigen Form nach innen ausgespart ist. Ein Gate-Kontakt GP, der von dem Gate-Draht GL in die Peripherie verlängert ist, ist vorgesehen, um in den nach innen ausgesparten Abschnitt des Source-Kontakts SP zu passen. Der Gate-Draht GL ist zudem entlang der Peripherie des Gate-Kontakts GP angeordnet.
  • Der Gate-Kontakt GP ist der Bereich, an den eine Gate-Spannung von außen durch den Draht angelegt wird, der durch Drahtbonden verbunden ist, angelegt wird. Die an diesem Bereich angelegte Gate-Spannung wird über den Gate-Draht GL an die Gate-Elektroden von Elementarzellen angelegt, welche die minimalen Einheitsstrukturen des SiC-MOSFET SM sind.
  • Der Source-Kontakt SP ist an der aktiven Region angeordnet, in der eine Vielzahl von Elementarzellen angeordnet sind. Die Source-Elektroden (nicht gezeigt) der einzelnen Elementarzellen sind parallelgeschaltet.
  • Ein GND-Draht TG in der Abschlusszusammenführungsregion ist vorgesehen, um den Gate-Draht GL zu umgeben. Eine Vielzahl von feldbegrenzenden Ringen FLR ist konzentrisch auf der Außenseite dieser Drähte angeordnet.
  • Bei dem SiC-MOSFET SM, der die oben genannte Konfiguration aufweist, ist der laterale MOSFET LM vorgesehen, um den Gate-Draht GL und den GND-Draht TG in der Abschlusszusammenführungsregion in der Nähe des Gate-Kontakts GP zu überbrücken.
  • 8 ist eine Darstellung, die eine Querschnittskonfiguration entlang der Linie A-A' in 7 zeigt. 8 zeigt die aktive Region des SiC-MOSFET, den Region des lateralen Kanals des MOSFET und die Abschlusszusammenführungsregion. Der SiC-MOSFET, der dieselbe Konfiguration wie der mit Bezug auf 3 beschriebene SiC-MOSFET aufweist, ist in der aktiven Region des SiC-MOSFET angeordnet. Der laterale Kanal des MOSFET, der dieselbe Konfiguration wie der mit Bezug auf 2 beschriebene laterale MOSFET aufweist, ist in der Region des lateralen Kanals des MOSFET angeordnet. Dieselben Komponenten sind mit denselben Bezugszeichen gekennzeichnet und die Beschreibung davon wird nicht wiederholt.
  • In der Abschlusszusammenführungsregion ist indes eine Vielzahl von p-Schichten 31, welche die feldbegrenzenden Ringe FLR ausbilden, und Störstellen vom p-Typ enthalten, in der Oberfläche der n–-Schichten 2 in Abständen angeordnet. Die oberen Bereiche der p-Schichten 31 sind mit der Feldoxidschicht 11 abgedeckt. Eine der p-Schichten 31 ist in der Abschlusszusammenführungsregion mit dem GND-Draht TG über ein Kontaktloch CH3 verbunden, das die Feldoxidschicht 11 in Dickenrichtung durchdringt. Der GND-Draht TG in der Abschlusszusammenführungsregion ist mit der Source-Elektrode 15 verbunden. Die Abschlusszusammenführungsregion und die Region des lateralen Kanals des MOSFET sind mit einer Abschlusszusammenführungsregion-Schutzschicht 20 abgedeckt.
  • Diese Konfiguration erlaubt dem Gate-Strom, der durch die Überspannung zwischen dem Gate und der Source des SiC-MOSFET SM erzeugt wird, in der Abschlusszusammenführungsregion über dem Pfad zwischen der Source und dem Drain des lateralen MOSFET LM in den GND-Draht TG zu fließen. Folglich ist der aktive Betrieb (Elementarzellenbetrieb) des SiC-MOSFET in dem Normalzustand nicht beeinflusst.
  • <Drittes Ausführungsbeispiel>
  • Gemäß der Beschreibung, die in dem ersten Ausführungsbeispiel mit Bezug auf 6 gegeben ist, fließt der Gate-Strom GC, der durch die Überspannung zwischen dem Gate und der Source des SiC MOSFET SM erzeugt wird, zu der Erdung über den Pfad zwischen der Source und dem Drain des lateralen MOSFET LM. In einer anderen Konfiguration kann die Source-Elektrode 15 des lateralen MOSFET LM mit der Source-Elektrode des SiC-MOSFET SM verbunden sein.
  • 9 ist eine Draufsicht, die schematisch eine obere Oberflächenkonfiguration des SiC-MOSFET SM gemäß einem dritten Ausführungsbeispiel zeigt. Die Komponenten, die identisch mit solchen sind, die in der Draufsicht in 7 gezeigt sind, sind mit denselben Bezugszeichen gekennzeichnet und die Beschreibung davon wird nicht wiederholt.
  • Mit Bezug auf 9 ist der Gate-Draht GL vorgesehen, um die Außenseite des Source-Kontakts SP zu umgeben. Die Vielzahl von feldbegrenzenden Ringen FLR sind konzentrisch vorgesehen, um den Gate-Draht GL zu umgeben.
  • Bei dem SiC-MOSFET SM, der die oben beschriebene Konfiguration aufweist, ist der laterale MOSFET LM vorgesehen, um den Gate-Draht GL in der Nähe des Gate-Kontakts GP zu überbrücken.
  • 10 ist eine Darstellung, welche die Querschnittsdarstellung entlang der Linie A-A' in 9 zeigt. 9 zeigt die aktive Region des SiC-MOSFET, die Region des lateralen Kanals des MOSFET und die Abschlusszusammenführungsregion. Der SiC-MOSFET, der dieselbe Konfiguration wie der mit Bezug auf 3 beschriebene SiC-MOSFET aufweist, ist in der aktiven Region des SiC-MOSFET angeordnet. Dieselben Komponenten sind mit denselben Bezugszeichen gekennzeichnet und die Beschreibung davon wird nicht wiederholt.
  • Für den lateralen MOSFET LM, der in der Region des lateralen Kanals des MOSFET angeordnet ist, sind Kontaktlöcher CH4 und CH5 in der Feldoxidschicht 11 ausgebildet, um die Feldoxidschicht 11 in Dickenrichtung zu durchdringen und die Oberflächen der p+-Schichten 5 zu erreichen. Die Innenwand des Kontaktlochs CH4 nahe der Seite der aktiven Region des SiC-MOSFET ist mit der Source-Elektrode 15 abgedeckt, wobei die Innenwand gegenüberliegend zu der Abschlusszusammenführungsregion angeordnet ist. Die Source-Elektrode 15 ist mit der Silizidschicht 10 verbunden, die unter dem Kontaktloch CH4 liegt.
  • Die Polysiliziumschicht 13 ist auf der Feldoxidschicht 11 ausgebildet. Die Polysiliziumschicht 13 erstreckt sich auf der Gate-Oxidschicht 12, die in der aktiven Region des SiC-MOSFET angeordnet ist. Die Feldoxidschicht 11, die Polysiliziumschicht 13 und die Gate-Oxidschicht 12 sind mit der Zwischenschicht-Isolationsschicht 14 abgedeckt.
  • Die Source-Elektrode 15 des lateralen MOSFET LM ist ebenfalls auf der Zwischenschicht-Isolationsschicht 14 ausgebildet und ist mit der Source-Elektrode 15 des SiC-MOSFET SM verbunden.
  • Unterdessen ist die Innenwand des Kontaktlochs CH5 nahe der Seite der Abschlusszusammenführungsregion mit der Polysiliziumschicht 13 abgedeckt, wobei die Innenwand gegenüberliegend zu der aktiven Region des SiC-MOSFET angeordnet ist. Die Polysiliziumschicht 13 ist mit der p+-Schicht 5 verbunden, die unter dem Kontaktloch CH5 liegt.
  • Die Polysiliziumschicht 13 erstreckt sich auf der Feldoxidschicht 11. Die Gate-Elektrode 16 ist ausgebildet, um die Feldoxidschicht 11 und die Polysiliziumschicht 13 in dem Kontaktloch CH5 abzudecken.
  • Diese Konfiguration erlaubt es dem Gate-Strom, der durch die Überspannung zwischen dem Gate und der Source des SiC-MOSFET SM erzeugt wird, von der Gate-Elektrode 16 zu der Source-Elektrode 15 des SiC-MOSFET SM über den Pfad zwischen der Source und dem Drain des lateralen MOSFET LM zu fließen.
  • Im Gegensatz zu dem zweiten Ausführungsbeispiel eliminiert dies die Notwendigkeit des GND-Drahts TG in der Abschlusszusammenführungsregion des SiC-MOSFET, wodurch eine Vergrößerung der unwirksamen Region des SiC-MOSFET-Chips reguliert wird.
  • Dies erlaubt die Einbindung des lateralen MOSFET LM ohne zusätzlichen Chip-Bereich, wodurch ein Anwachsen der Chip-Kosten reguliert wird.
  • <Viertes Ausführungsbeispiel>
  • Obwohl der laterale MOSFET LM gemäß der Beschreibung des zweiten und dritten Ausführungsbeispiels in der Nähe des Gate-Kontakts GP angeordnet ist, kann der laterale MOSFET LM in einer anderen Position ausgebildet sein. Beispielsweise kann der laterale MOSFET LM innerhalb der Region des Gate-Kontakts GP angeordnet sein.
  • 11 ist eine Draufsicht, die schematisch eine obere Oberflächenkonfiguration des SiC-MOSFET SM gemäß einem vierten Ausführungsbeispiel zeigt. Die Komponenten, die identisch mit denen sind, die in der Draufsicht in 7 gezeigt sind, sind mit denselben Bezugszeichen gekennzeichnet und die Beschreibung davon wird nicht wiederholt.
  • Der GND-Draht TG in der Abschlusszusammenführungsregion ist vorgesehen, um den Gate-Draht GL zu umgeben. Die Vielzahl von feldbegrenzenden Ringen FLR ist konzentrisch auf der Außenseite dieser Drähte angeordnet.
  • Bei dem SiC-MOSFET SM, der die oben beschriebene Konfiguration aufweist, ist der laterale MOSFET LM vorgesehen, um den Gate-Draht GL des Gate-Kontakts GP in der Nähe des GND-Drahts TG in der Abschlusszusammenführungsregion und den GND-Draht TG in der Abschlusszusammenführungsregion zu überbrücken.
  • 12 ist eine Darstellung, welche die Querschnittskonfiguration entlang der Linie A-A' in 11 zeigt. 12 zeigt die Gate-Kontakt-Region, die Region des lateralen Kanals des MOSFET und die Abschlusszusammenführungsregion.
  • In der Gate-Kontakt-Region ist die n–-Schicht 2 mit der Feldoxidschicht 11 abgedeckt und die Feldoxidschicht 11 ist mit der Gate-Elektrode 16 abgedeckt.
  • Für den lateralen MOSFET LM, der in der Region des lateralen Kanals des MOSFET angeordnet ist, hat die Feldoxidschicht 11 die Kontaktlöcher CH1 und CH2 darin ausgebildet, wobei die Kontaktlöcher die Feldoxidschicht 11 in Dickenrichtung durchdringen und die Oberfläche der p+-Schicht 5 erreichen. Die Polysiliziumschicht 13 ist auf der Feldoxidschicht 11 und der Innenwand des Kontaktlochs CH1 nahe der Seite der Gate-Kontakt-Region ausgebildet, wobei die Innenwand gegenüberliegend zu der Gate-Kontakt-Region angeordnet ist. Die Zwischenschicht-Isolationsschicht 14 ist ausgebildet, um die Polysiliziumschicht 13 abzudecken. Die Gate-Elektrode 16 ist auf der Zwischenschicht-Isolationsschicht 14 ausgebildet. Die Gate-Elektrode 16 füllt den verbleibenden Bereich des Kontaktlochs CH1 aus. Die Silizidschicht 10, die aus Silizid wie beispielsweise NiSi hergestellt ist, ist auf der p+-Schicht 5 ausgebildet, die unter dem Kontaktloch CH1 liegt. Die Gate-Elektrode 16 ist mit der Silizidschicht 10 verbunden.
  • Die Silizidschicht 10, die aus Silizid wie beispielsweise NiSi hergestellt ist, ist auf der p+-Schicht 5 ausgebildet, die unter dem Kontaktloch CH2 liegt. Die Source-Elektrode 15 ist an der Innenwand des Kontaktlochs CH2 nahe der Seite der Abschlusszusammenführungsregion und auf der Feldoxidschicht 11 ausgebildet. Die Source-Elektrode 15 ist mit dem Randabschnitt der Silizidschicht 10 verbunden.
  • In der Abschlusszusammenführungsregion ist indes die Vielzahl von p-Schichten 31, welche die feldbegrenzenden Ringe FLR bilden und Störstellen vom p-Typ enthalten, in der Oberfläche der n–-Schicht 2 in Abständen angeordnet. Die oberen Abschnitte der p-Schichten 31 sind mit der Feldoxidschicht 11 abgedeckt. Eine der p-Schichten 31 ist in der Abschlusszusammenführungsregion mit dem GND-Draht TG über das Kontaktloch CH3 verbunden, das die Feldoxidschicht 11 in Dickenrichtung durchdringt. Der GND-Draht TG ist in der Abschlusszusammenführungsregion mit der Source-Elektrode 15 verbunden.
  • Diese Konfiguration erlaubt es dem Gate-Strom GC, der durch die Überspannung zwischen dem Gate und der Source des SiC-MOSFET SM erzeugt wird, in der Abschlusszusammenführungsregion über den Pfad zwischen der Source und dem Drain des lateralen MOSFET LM in den GND-Draht TG zu fließen. Folglich wird der aktive Betrieb (Elementarzellenbetrieb) des SiC-MOSFET in dem Normalzustand nicht beeinflusst.
  • Der laterale MOSFET LM ist innerhalb des Gate-Kontakts GP ausgebildet, wodurch eine Vergrößerung des unwirksamen Bereichs des SiC-MOSFET-Chips reguliert wird.
  • Dies erlaubt den Einbau des lateralen MOSFET LM ohne zusätzlichen Chip-Bereich, wodurch ein Anwachsen von Chip-Kosten reguliert wird.
  • <Fünftes Ausführungsbeispiel>
  • Gemäß der Beschreibung des ersten bis vierten Ausführungsbeispiels mit Bezug auf 1 ist der laterale MOSFET LM mit dem Pfad zwischen der Source und dem Gate des SiC-MOSFET SM verbunden. Alternativ kann für den SiC-MOSFET, der einen Strommessfühler aufweist, der laterale MOSFET LM mit dem Pfad zwischen dem Gate und der Source des MOSFET, der als das Strommessfühler dient, verbunden sein.
  • Die Strommessfühler sind im Wesentlichen in den IGBT-Chips und den MOSFET-Chips zur Verwendung beispielsweise in den intelligenten Leistungsmodulen (IPMs) enthalten, um einen Überstrom in den Chips abzufühlen und diese Chips vor dem Überstrom zu schützen.
  • Im Allgemeinen umfasst der als Strommessfühler dienende MOSFET eine aktive Region, über die ein Strom, der etwa einem Zehntausendstel eines Stroms entspricht, der durch die aktive Region des IGBT-Chips oder des MOSFET-Chips fließt, zum Fließen veranlasst werden kann. Der Bereich der aktiven Region in dem Strommessfühler ist klein und die Kapazität zwischen dem Gate und der Source ist entsprechend klein, was in einer niedrigen Toleranz gegenüber elektrostatischem Entladungsschaden zwischen dem Gate und der Source resultiert.
  • Somit ist der laterale MOSFET LM zwischen dem Gate und der Source des MOSFET, der als Strommessfühler dient, angeschlossen. Dies verhindert vor allem einen elektrostatischen Entladungsschaden, der mit einer negativen Überspannung verbunden ist, die zwischen dem Gate und der Source des Strommessfühlers angelegt wird.
  • 13 zeigt die Schaltungskonfiguration des SiC-MOSFET, der den lateralen MOSFET umfasst, der als Maßnahme gegen einen elektrostatischen Entladungsschaden in dem Strommessfühler vorgesehen ist.
  • Wie in 13 gezeigt, ist ein stromerfassender MOSFET CSM vom n-Kanal-Typ parallel zu dem SiC-MOSFET SM vom n-Kanal-Typ geschaltet. Der laterale MOSFET LM vom p-Kanal-Typ ist zwischen dem Gate und der Source der SiC-MOSFET CSM angeschlossen. Das Gate des SiC-MOSFET SM, das Gate des lateralen MOSFET LM und das Gate des stromerfassenden MOSFET CSM sind miteinander verbunden. Die Source des SiC-MOSFET SM, die Source des lateralen MOSFET LM und die Source CS des stromerfassenden MOSFET CSM sind geerdet.
  • 14 ist eine Draufsicht, die schematisch eine obere Oberflächenkonfiguration des SiC-MOSFET SM gemäß einem fünften Ausführungsbeispiel zeigt. Die Komponenten, die identisch mit denen sind, die in der Draufsicht in 7 gezeigt sind, sind mit denselben Bezugszeichen gekennzeichnet und die Beschreibung davon wird nicht wiederholt.
  • Mit Bezug auf 14 ist der Gate-Draht GL vorgesehen, um die Außenseite des Source-Kontakts SP zu umgeben, und die Vielzahl von feldbegrenzenden Ringen FLR ist konzentrisch vorgesehen, um den Gate-Draht GL zu umgeben. Eine der Ecken des Source-Kontakts SP ist nach innen ausgespart. Ein Stromerfassungskontakt CSP, der eine viereckige Form aufweist, ist vorgesehen, um in den nach innen ausgesparten Abschnitt des Source-Kontakts SP zu passen. Der Stromerfassungskontakt CSP ist umgeben von dem Gate-Draht GL.
  • Der Stromerfassungskontakt CSP ist der Abschnitt, in dem ein Fühlstrom zu der Außenseite über einen Draht herausgelassen wird, der durch Drahtbonden verbunden ist und der elektrisch mit dem stromerfassenden MOSFET CSM verbunden ist.
  • Für den SiC-MOSFET SM, der die oben genannte Konfiguration aufweist, ist der laterale MOSFET LM benachbart zu dem stromerfassenden MOSFET CSM in dem Stromerfassungskontakt CS angeordnet.
  • 15 ist eine Darstellung, welche die Querschnittskonfiguration entlang der Linie A-A' in 14 zeigt. 15 zeigt die Region des stromerfassenden MOSFET, die Region des lateralen Kanals des MOSFET und die Abschlusszusammenführungsregion.
  • Der SiC-MOSFET, der dieselbe Konfiguration wie der mit Bezug auf 3 beschriebene SiC-MOSFET aufweist, ist in der Region des stromerfassenden MOSFET angeordnet. Der laterale MOSFET LM, der dieselbe Konfiguration wie der mit Bezug auf 10 beschriebene laterale MOSFET aufweist, ist in der Region des lateralen Kanals des MOSFET angeordnet. Die Abschlusszusammenführungsregion hat dieselbe Konfiguration wie die mit Bezug auf die 10 beschriebene Abschlusszusammenführungsregion. In diesen Regionen sind dieselben Komponenten mit denselben Bezugszeichen gekennzeichnet und die Beschreibung davon wird nicht wiederholt.
  • Diese Konfiguration erlaubt es dem Gate-Strom, der durch die Überspannung zwischen dem Gate und der Source des stromerfassenden MOSFET CSM erzeugt wird, in die Source-Elektrode 15 des stromerfassten MOSFET CSM über den Pfad zwischen der Source und dem Drain des lateralen MOSFET LM zu fließen, um hierdurch den Gate-Strom, der durch den Pfad zwischen dem Gate und der Source des stromerfassenden MOSFET CSM fließt, zu eliminieren oder zu reduzieren und den elektrostatischen Entladungsschaden, der durch die negative Überspannung zwischen dem Gate und der Source verursacht wird, zu verhindern.
  • Der laterale MOSFET LM ist in dem Stromerfassungskontakt CSP ausgebildet, wodurch eine Vergrößerung des unwirksamen Bereichs des SiC-MOSFET-Chips reguliert wird.
  • Dies erlaubt den Einbau des lateralen MOSFET LM ohne zusätzlichen Chip-Bereich, wodurch ein Anwachsen von Chip-Kosten reguliert wird.
  • <Festlegung der Schwellwertspannung>
  • Für den oben beschriebenen lateralen MOSFET LM wird die VGSth zwischen dem Gate und der Source auf –25 V oder kleiner festgelegt. Dies verhindert, dass der laterale MOSFET LM den Betrieb des stromerfassenden MOSFET CSM beeinflusst. Der Grund hierfür ist wie für den Fall beschrieben, in dem der laterale MOSFET LM zwischen dem Gate und der Source des SiC-MOSFET angeschlossen ist.
  • <Gate-Oxidschicht des lateralen MOSFET>
  • Die Feldoxidschicht 11 dient als die Gate-Oxidschicht in dem Fall, in dem der laterale MOSFET LM zwischen dem Gate und der Source des SiC-MOSFET angeschlossen, ist und für den Fall, in dem der laterale MOSFET LM zwischen dem Gate und der Source des stromerfassenden MOSFET CSM angeschlossen ist. Die Feldoxidschicht 11 wird gleichzeitig mit der Ausbildung der Feldoxidschicht 11 in der beispielsweise in 8 gezeigten Abschlusszusammenführungsregion in demselben Prozess ausgebildet.
  • Im Allgemeinen hat die Feldoxidschicht, die im Wesentlichen in der Abschlusszusammenführungsregion des SiC-MOSFET ausgebildet ist, eine Dicke, die größer als diejenige der Gate-Oxidschicht ist, die in der aktiven Region (Elementarzellen) enthalten ist. Somit wird die VGSth des lateralen MOSFET LM höher als die VGSth des SiC-MOSFET durch die Verwendung dieser Feldoxidschicht als die Gate-Oxidschicht des lateralen MOSFET LM ohne zusätzlichen Prozess festgelegt.
  • <Modifizierungen>
  • In dem ersten bis fünften Ausführungsbeispiel wurde die Beschreibung zu dem SiC-MOSFET vom n-Kanal-Typ, dem stromerfassenden MOSFET vom n-Kanal-Typ und dem lateralen MOSFET vom p-Kanal-Typ gegeben, welche gegen den SiC-MOSFET vom p-Kanal-Typ, den stromerfassenden MOSFET vom p-Kanal-Typ und den lateralen MOSFET vom n-Kanal-Typ ausgetauscht werden können.
  • Der Halbleiter mit breitem Bandabstand ist nicht eingeschränkt auf SiC. Die vorliegende Erfindung ist anwendbar auf die Halbleiteranordnung, die einen Halbleiter mit breitem Bandabstand wie beispielsweise GaN aufweist, wodurch dieselben Effekte erzeugt werden.
  • Bei der vorliegenden Erfindung können im Rahmen der Erfindung die obigen Ausführungsbeispiele willkürlich kombiniert werden oder jedes Ausführungsbeispiel kann innerhalb des Schutzbereichs der Erfindung geeignet variiert oder weggelassen werden.

Claims (11)

  1. Halbleiteranordnung, aufweisend • einen ersten MOS-Transistor (SM) eines ersten Leitfähigkeitstyps, der eine erste Hauptelektrode (D), die mit einem ersten Potential verbunden ist, und eine zweite Hauptelektrode (S), die mit einem zweiten Potential verbunden ist, aufweist; und • einen zweiten MOS-Transistor (LM) eines zweiten Leitfähigkeitstyps, der eine erste Hauptelektrode (D), die mit einer Steuerelektrode (G) des ersten MOS-Transistors verbunden ist, und eine zweite Hauptelektrode (S), die mit dem zweiten Potential verbunden ist, aufweist, • wobei die Steuerelektrode des ersten MOS-Transistors und eine Steuerelektrode (G) des zweiten MOS-Transistors miteinander verbunden sind, • wobei der erste und der zweite MOS-Transistor auf einem gemeinsamen Halbleitersubstrat mit breitem Bandabstand ausgebildet sind, • wobei in dem ersten MOS-Transistor ein Hauptstrom in einer Richtung senkrecht zu einer Hauptoberfläche des Halbleitersubstrats mit breitem Bandabstand fließt, und • wobei in dem zweiten MOS-Transistor ein Hauptstrom in eine Richtung parallel zu der Hauptoberfläche des Halbleitersubstrats mit breitem Bandabstand fließt.
  2. Halbleiteranordnung nach Anspruch 1, wobei der erste Leitfähigkeitstyp ein n-Kanal-Typ ist, der zweite Leitfähigkeitstyp ein p-Kanal-Typ ist, und der zweite MOS-Transistor eine Schwellwertspannung auf einer negativen Seite aufweist, die kleiner als eine Schwellwertspannung des ersten MOS-Transistors auf der negativen Seite festgelegt ist.
  3. Halbleiteranordnung nach Anspruch 1, wobei das Halbleitersubstrat mit breitem Bandabstand umfasst: eine Elementarzellenregion, die eine Vielzahl der ersten MOS-Transistoren als Elementarzellen aufweist und in Draufsicht eine viereckige Form hat; und eine Abschlusszusammenführungsregion, welche die Elementarzellenregion umgibt, wobei die Abschlusszusammenführungsregion einen Erdungsdraht (GL) aufweist, der die Elementarzellenregion in einem Nahbereich der Elementarzellenregion umgibt, und wobei die zweite Hauptelektrode des zweiten MOS-Transistors mit dem Erdungsdraht verbunden ist.
  4. Halbleiteranordnung nach Anspruch 1, wobei die zweite Hauptelektrode des zweiten MOS-Transistors mit dem zweiten Potential über die zweite Hauptelektrode des ersten MOS-Transistors verbunden ist.
  5. Halbleiteranordnung nach Anspruch 1, wobei das Halbleitersubstrat mit breitem Bandabstand umfasst: eine Elementarzellenregion, die eine Vielzahl der ersten MOS-Transistoren als Elementarzellen aufweist und in Draufsicht eine viereckige Form hat; und eine Abschlusszusammenführungsregion, welche die Elementarzellenregion umgibt, wobei die Elementarzellenregion einen nach innen ausgesparten Abschnitt hat und eine Kontaktregion aufweist, die in dem ausgesparten Abschnitt angeordnet und zum Drahtbonden vorgesehen ist, wobei die Kontaktregion elektrisch mit der Steuerelektrode des ersten MOS-Transistors verbunden ist, und wobei der zweite MOS-Transistor in der Kontaktregion ausgebildet ist.
  6. Halbleiteranordnung nach Anspruch 5, wobei die Abschlusszusammenführungsregion einen Erdungsdraht (GL) aufweist, der die Elementarzellenregion in einem Nahbereich der Elementarzellenregion umgibt, und wobei die zweite Hauptelektrode des zweiten MOS-Transistors mit dem Erdungsdraht verbunden ist.
  7. Halbleiteranordnung, aufweisend: • einen ersten MOS-Transistor (SM) eines ersten Leitfähigkeitstyps, der eine erste Hauptelektrode (D), die mit einem ersten Potential verbunden ist, und eine zweite Hauptelektrode (S), die mit einem zweiten Potential verbunden ist, aufweist; • einen stromerfassenden MOS-Transistor (CSM) des ersten Leitfähigkeitstyps, der eine erste Hauptelektrode (D), die mit dem ersten Potential verbunden ist, und eine zweite Hauptelektrode (S), die mit dem zweiten Potential verbunden ist, aufweist; und • einen zweiten MOS-Transistor (LM) eines zweiten Leitfähigkeitstyps, der eine erste Hauptelektrode (D), die mit einer Steuerelektrode (G) des stromerfassenden MOS-Transistors verbunden ist, und eine zweite Hauptelektrode (S), die mit dem zweiten Potential verbunden ist, aufweist, wobei • die Steuerelektrode des stromerfassenden MOS-Transistors und eine Steuerelektrode (G) des zweiten MOS-Transistors miteinander verbunden sind, • der erste und der zweite MOS-Transistor und der stromerfassende MOS-Transistor auf einem gemeinsamen Halbleitersubstrat mit breitem Bandabstand ausgebildet sind, • in dem ersten MOS-Transistor und dem stromerfassenden MOS-Transistor ein Hauptstrom in eine Richtung senkrecht zu einer Hauptoberfläche des Halbleitersubstrats mit breitem Bandabstand fließt, und • in dem zweiten MOS-Transistor ein Hauptstrom in eine Richtung parallel zu der Hauptoberfläche des Halbleitersubstrats mit breitem Bandabstand fließt.
  8. Halbleiteranordnung nach Anspruch 7, wobei das Halbleitersubstrat mit breitem Bandabstand umfasst: eine Elementarzellenregion, die eine Vielzahl der ersten MOS-Transistoren als Elementarzellen aufweist und in Draufsicht eine viereckige Form hat; und eine Abschlusszusammenführungsregion, welche die Elementarzellenregion umgibt, wobei die Elementarzellenregion einen nach innen ausgesparten Abschnitt hat und eine Kontaktregion aufweist, die in dem ausgesparten Abschnitt angeordnet und zum Drahtbonden vorgesehen ist, wobei die Kontaktregion elektrisch mit der zweiten Hauptelektrode des stromerfassenden MOS-Transistors verbunden ist, und wobei der zweite MOS-Transistor in der Kontaktregion ausgebildet ist.
  9. Halbleiteranordnung nach Anspruch 7, wobei der erste Leitfähigkeitstyp ein n-Kanal-Typ ist, der zweite Leitfähigkeitstyp ein p-Kanal-Typ ist, und der zweite MOS-Transistor eine Schwellwertspannung auf einer negativen Seite aufweist, die kleiner als eine Schwellwertspannung des stromerfassenden MOS-Transistors auf der negativen Seite festgelegt ist.
  10. Halbleiteranordnung nach Anspruch 1 oder 7, wobei der zweite MOS-Transistor eine Gate-Oxidschicht aufweist, deren Dicke identisch zu einer Dicke einer Feldoxidschicht des ersten MOS-Transistors ist.
  11. Halbleiteranordnung nach Anspruch 1 oder 7, wobei das Halbleitersubstrat mit breitem Bandabstand SiC oder GaN als Halbleiter mit breitem Bandabstand umfasst.
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