CN105556669A - 半导体装置 - Google Patents

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Abstract

本发明涉及一种使用了宽带隙半导体的半导体装置，其具有：第1导电型的第1MOS晶体管(SM)，其第1主电极(D)与第1电位连接，第2主电极(S)与第2电位连接；以及第2导电型的第2？MOS晶体管(LM)，其第1主电极(D)与第1？MOS晶体管的控制电极(G)连接，第2主电极(S)与第2电位连接，第1？MOS晶体管的控制电极与第2？MOS晶体管的控制电极(G)被共通地连接，第1以及第2？MOS晶体管形成于共通的宽带隙半导体衬底之上，第1？MOS晶体管构成为，主电流相对于所述宽带隙半导体衬底的主面而在垂直方向上流动，第2？MOS晶体管构成为，主电流相对于宽带隙半导体衬底的主面而在水平方向上流动。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别是涉及使用了宽带隙半导体的半导体装置。
背景技术
关于具有使用了宽带隙半导体、特别是碳化硅(SiC)的金属/氧化物/半导体的结(junction)构造(MOS)的场效应型晶体管(SiC-MOSFET)，与使用了硅(Si)的MOSFET(Si-MOSFET)相比，能够降低漏极-源极间的正向电压降(导通电压)，因此，与Si-MOSFET相比能够减少单位单元(unitcell)数，能够缩小芯片尺寸。例如，如果能够将导通电阻减半，则能够使单位单元数减半，能够使芯片尺寸减半。
与其相伴，存在下述问题，即，在SiC-MOSFET中栅极的面积变小，因此栅极-源极间的电容成分变小，栅极-源极间的静电破坏耐量(ESD)下降。
通常，在Si-MOSFET中，作为静电破坏对策，例如如专利文献1公开所示，采用下述结构，即，使用形成单位单元时的源极形成工序(n型扩散层形成工序)和P+扩散工序(p型扩散层形成工序)，在作为栅极电极材料的多晶硅(Poly-Si)层之上形成pn结层而得到齐纳二极管(多晶(poly)齐纳二极管)，内置了连接在栅极和源极之间的齐纳二极管。
专利文献1：日本特开2002-208702号公报
发明内容
可以想到作为静电破坏对策而将多晶齐纳二极管内置这一做法对于SiC-MOSFET等宽带隙半导体装置也有效，但在温度特性方面，多晶齐纳二极管在高温环境下控制性低，可以想到其不适合于预期在高温环境下使用的宽带隙半导体装置。
本发明就是为了解决如上所述的问题而提出的，其目的在于提供一种能够防止SiC-MOSFET等宽带隙半导体装置的栅极-源极间的静电破坏的半导体装置。
本发明所涉及的半导体装置的方式具有：第1导电型的第1MOS晶体管，其第1主电极与第1电位连接，第2主电极与第2电位连接；以及第2导电型的第2MOS晶体管，其第1主电极与所述第1MOS晶体管的控制电极连接，第2主电极与所述第2电位连接，所述第1MOS晶体管的所述控制电极和所述第2MOS晶体管的控制电极被共通地连接，所述第1以及第2MOS晶体管形成于共通的宽带隙半导体衬底之上，所述第1MOS晶体管构成为，主电流相对于所述宽带隙半导体衬底的主面而在垂直方向上流动，所述第2MOS晶体管构成为，主电流相对于所述宽带隙半导体衬底的主面而在水平方向上流动。
发明的效果
根据上述半导体装置，在SiC-MOSFET等宽带隙半导体装置的栅极-源极间施加有负的过电压的情况下，能够防止栅极-源极间的静电破坏等过电压破坏。
附图说明
图1是表示本发明涉及的实施方式1的SiC-MOSFET的电路结构的图。
图2是表示横向型MOSFETLM的剖面结构的图。
图3是表示SiC-MOSFETSM的剖面结构的图。
图4是说明赋予至横向型MOSFETLM的电位的图。
图5是表示在SiC-MOSFETSM的栅极-源极间施加有负的过电压的情况下的栅极电流的路径的图。
图6是表示在SiC-MOSFET的栅极-源极间施加有负的过电压的情况下的栅极电流的流向的图。
图7是示意性地表示本发明涉及的实施方式2的SiC-MOSFETSM的顶面结构的俯视图。
图8是表示本发明涉及的实施方式2的SiC-MOSFETSM的剖面结构的图。
图9是示意性地表示本发明涉及的实施方式3的SiC-MOSFETSM的顶面结构的俯视图。
图10是表示本发明涉及的实施方式3的SiC-MOSFETSM的剖面结构的图。
图11是示意性地表示本发明涉及的实施方式4的SiC-MOSFETSM的顶面结构的俯视图。
图12是表示本发明涉及的实施方式4的SiC-MOSFETSM的剖面结构的图。
图13是表示本发明涉及的实施方式5的SiC-MOSFET的电路结构的图。
图14是示意性地表示本发明涉及的实施方式5的SiC-MOSFETSM的顶面结构的俯视图。
图15是表示本发明涉及的实施方式5的SiC-MOSFETSM的剖面结构的图。
具体实施方式
＜前言＞
“MOS”这一用语以前用于金属/氧化物/半导体的结构造，采用了Metal-Oxide-Semiconductor的第一个字母。然而，特别是对于具有MOS构造的场效应晶体管(下面，简称为“MOS晶体管”)，从近年来的集成化及制造工艺的改善等角度出发，对栅极绝缘膜、栅极电极的材料进行了改善。
例如，在MOS晶体管中，主要从以自对准的方式形成源极和漏极的角度出发，取代金属而采用多晶硅作为栅极电极的材料。另外，从改善电气特性的角度出发，采用高介电常数的材料作为栅极绝缘膜的材料，但该材料并非必须限定于氧化物。
因此，“MOS”这一用语不是必须仅限定于金属/氧化物/半导体的层叠构造才被采用的用语，在本说明书中也不以上述限定为前提。即，鉴于技术常识，这里“MOS”不限定于因其词源而产生的缩略语，广义上具有还包含导电体/绝缘体/半导体的层叠构造的含义。
＜实施方式1＞
图1是表示SiC-MOSFET的电路结构的图，该SiC-MOSFET内置有用于静电破坏对策的横向型MOSFET。
如图1所示，在n沟道型的SiC-MOSFETSM的栅极(G)-源极(S)间连接有p沟道型的横向型MOSFETLM，将SiC-MOSFETSM的栅极和横向型MOSFETLM的栅极共通地连接。此外，SiC-MOSFETSM和横向型MOSFETLM的源极接地。
在图2中示出p沟道型的横向型MOSFETLM的剖面结构。如图2所示，横向型MOSFETLM具有：以较高浓度将n型杂质导入至碳化硅衬底而得到的n+缓冲层1；在n+缓冲层1之上形成的、n型杂质为较低浓度的n-层2；以及在n-层2的上层部形成的、具有p型杂质的p基极层3。
并且，在p基极层3的表面内选择性地形成具有n型杂质的n基极层4，在n基极层4的表面内以成对的方式选择性地形成多个p+层5，该p+层5以较高浓度具有p型杂质。此外，n+缓冲层1、n-层2、p基极层3、n基极层4以及p+层5包含于碳化硅衬底，因此将它们总称为衬底部SB。
在衬底部SB之上形成有场氧化膜11，在场氧化膜11形成有接触孔CH1以及CH2，该接触孔CH1以及CH2在厚度方向上贯穿场氧化膜11而到达p+层5的表面。
并且，在接触孔CH1的内壁和场氧化膜11之上形成有多晶硅膜13，以将多晶硅膜13之上覆盖的方式形成有层间绝缘膜14。另外，在层间绝缘膜14之上形成有栅极电极16，栅极电极16在与接触孔CH1相对应的部分处也填充于接触孔CH11，该接触孔CH11贯穿层间绝缘膜14而到达p+层5的表面。此外，在接触孔CH11的底部的p+层5之上形成有例如由NiSi等硅化物构成的硅化物膜10，栅极电极16与硅化物膜10连接。
另外，在接触孔CH2的底部的p+层5之上形成有例如由NiSi等硅化物构成的硅化物膜10，从接触孔CH2的与接触孔CH1相反侧的内壁至场氧化膜11之上为止形成有源极电极15，源极电极15与硅化物膜10的端缘部连接。另外，在衬底部SB的n+缓冲层1侧的主面设置有漏极电极17。
在图3中示出SiC-MOSFETSM的剖面结构。SiC-MOSFETSM的衬底部SB与横向型MOSFETLM是共通的，在p基极层3的表面内以成对的方式选择性地形成有多个n+源极层6，该n+源极层6以较高浓度具有n型杂质，在成对的n+层6间形成有以较高浓度具有p型杂质的p+层5。
并且，在衬底部SB之上形成有栅极氧化膜12，在栅极氧化膜12之上形成有作为栅极电极起作用的多晶硅膜13。此外，栅极氧化膜12以及多晶硅膜13是从n+源极层6的端缘部之上至其外侧的p基极层3的上部及更外侧的n-层2之上为止设置的，未设置于p+层5。此外，在p+层5之上及其周围的n+源极层6之上形成有例如由NiSi等硅化物构成的硅化物膜10。
并且，以覆盖栅极氧化膜12及多晶硅膜13的方式形成有层间绝缘膜14，在未由层间绝缘膜14覆盖的硅化物膜10之上以及层间绝缘膜14之上形成有源极电极15。
下面，利用图4说明赋予至横向型MOSFETLM的电位。如图4所示，如果对栅极电极16赋予负电位，将源极电极15接地，则n基极层4变为浮置状态，但只要构成为漏极-源极间的耐压比阈值电压(VGSth)高，则在动作方面没有问题。
图5是表示在图1所示的电路结构中，在SiC-MOSFETSM的栅极-源极间施加有负的过电压的情况下的栅极电流的路径的图。
如图5所示，如果在SiC-MOSFETSM的栅极-源极间施加负的过电压，则栅极电流GC经由横向型MOSFETLM的源极-漏极间而流动至接地。
在图6中将在SiC-MOSFET的栅极-源极间施加有负的过电压的情况下的栅极电流GC的流向在剖视图中示出。
如图6所示，如果在SiC-MOSFET的栅极-源极间施加负的过电压，则在所内置的横向型MOSFETLM的栅极-源极间也施加相同的电压，在横向型MOSFETLM的成对的p+层5间形成p沟道21。在该情况下，在横向型MOSFETLM中，场氧化膜11成为栅极氧化膜，在栅极电极16下形成p沟道21。
通过形成该p沟道21，从而使由于SiC-MOSFETSM的栅极-源极间的过电压而产生的栅极电流GC经由横向型MOSFETLM的源极-漏极间而流动至接地，能够抑制栅极电流在SiC-MOSFETSM的栅极-源极间流动，防止因栅极-源极间的负的过电压而引起的静电破坏。
如以上说明所述，通过将p沟道型的横向型MOSFETLM内置，从而在SiC-MOSFETSM的栅极-源极间施加有负的过电压的情况下，能够防止栅极-源极间的静电破坏等过电压破坏。
＜阈值电压的设定＞
对于以上说明的横向型MOSFETLM，通过将栅极-源极间的VGSth设为小于或等于﹣25V，从而能够防止横向型MOSFETLM对SiC-MOSFETSM的通常的动作造成影响。
即，通常的SiC-MOSFET的栅极-源极间的负侧的最大额定电压为﹣5～﹣20V，因此通过将横向型MOSFETLM的VGSth设为小于或等于﹣25V(即，将横向型MOSFETLM的负侧的阈值电压设定得比SiC-MOSFETSM的负侧的阈值电压低)，从而在作为栅极-源极间电压而施加有﹣5～﹣20V的电压的情况下，横向型MOSFETLM不动作，不会对SiC-MOSFETSM的通常的动作造成影响。横向型MOSFETLM作为仅在施加有小于或等于﹣25V的负的过电压的情况下动作的过电压保护元件起作用。
此外，将横向型MOSFETLM的VGSth设为小于或等于﹣25V，由此，横向型MOSFETLM的正向电压降(导通电压)也变大，由于栅极过电压而产生的栅极电流能够在横向型MOSFETLM内得到消耗。
因此，不需要在横向型MOSFET和SiC-MOSFET之间附加用于消耗栅极电流的电阻元件。
＜实施方式2＞
在实施方式1中，利用图6说明了下述情况，即，由于SiC-MOSFETSM的栅极-源极间的过电压而产生的栅极电流GC经由横向型MOSFETLM的源极-漏极间而流动至接地，但也能够采用将横向型MOSFETLM的源极电极15与SiC-MOSFETSM的终端结区域的接地(GND)配线连接的结构。
图7是示意性地表示实施方式2所涉及的SiC-MOSFETSM的顶面结构的俯视图。
如图7所示，SiC-MOSFETSM构成为，设置有源极焊盘SP，该源极焊盘SP在俯视观察时具有四边形的外形，以将源极焊盘SP的外部包围的方式设置有栅极配线GL。
源极焊盘SP的俯视观察形状成为一边的中央部凹入至内侧的四边形，以进入源极焊盘SP的凹入至内侧的部分的方式，设置有从周围的栅极配线GL延伸的栅极焊盘GP。在栅极焊盘GP的周围也设置有栅极配线GL。
栅极焊盘GP是从外部经由配线而被施加栅极电压的部位，该配线是通过导线键合而连接的，施加于此处的栅极电压通过栅极配线GL而被施加至SiC-MOSFETSM的最小单位构造即单位单元的栅极电极。
源极焊盘SP设置在配置有多个单位单元的有源区域之上，成为将各单位单元的源极电极(未图示)并联连接的结构。
并且，以将栅极配线GL包围的方式设置有终端结区域GND配线TG，在其外侧同心状地设置有多个场限环FLR。
在具有这种结构的SiC-MOSFETSM中，横向型MOSFETLM设置为跨越栅极焊盘GP附近的栅极配线GL和终端结区域GND配线TG。
图8是表示图7中的A-A’线处的剖面结构的图。在图8中示出SiC-MOSFET有源区域、横向型MOSFET区域以及终端结区域，在SiC-MOSFET有源区域配置有与利用图3所说明的SiC-MOSFET相同的结构，另外，在横向型MOSFET区域配置有与利用图2所说明的横向型MOSFET相同的结构，对相同的结构，标注相同的标号，省略重复的说明。
另一方面，在终端结区域，在n-层2的表面内隔开间隔而配置有多个p层31，该多个p层31构成场限环FLR，且含有p型杂质。该p层31的上部被场氧化膜11覆盖，但p层31之一经由在厚度方向上贯穿场氧化膜11的接触孔CH3而与终端结区域GND配线TG连接。并且，终端结区域GND配线TG与源极电极15连接。另外，终端结区域以及横向型MOSFET区域之上被终端结区域保护膜20覆盖。
通过采用这种结构，从而使由于SiC-MOSFETSM的栅极-源极间的过电压而产生的栅极电流经由横向型MOSFETLM的源极-漏极间而流动至终端结区域GND配线TG，不会对SiC-MOSFET的通常的有源动作(单位单元动作)造成影响。
＜实施方式3＞
在实施方式1中，利用图6说明了下述情况，即，由于SiC-MOSFETSM的栅极-源极间的过电压而产生的栅极电流GC经由横向型MOSFETLM的源极-漏极间而流动至接地，但也能够采用将横向型MOSFETLM的源极电极15与SiC-MOSFETSM的源极电极连接的结构。
图9是示意性地表示实施方式3所涉及的SiC-MOSFETSM的顶面结构的俯视图。此外，对与图7示出的俯视图相同的结构，标注相同的标号，省略重复的说明。
在图9中，以将源极焊盘SP的外部包围的方式设置有栅极配线GL，以将栅极配线GL包围的方式同心状地设置有多个场限环FLR。
在具有这种结构的SiC-MOSFETSM中，横向型MOSFETLM设置为跨越栅极焊盘GP附近的栅极配线GL。
图10是表示图9中的A-A’线处的剖面结构的图。在图9中，示出SiC-MOSFET有源区域、横向型MOSFET区域以及终端结区域，在SiC-MOSFET有源区域配置有与利用图3说明的SiC-MOSFET相同的结构，对相同的结构，标注相同的标号，省略重复的说明。
在配置于横向型MOSFET区域的横向型MOSFETLM中，在场氧化膜11形成有接触孔CH4以及CH5，该接触孔CH4以及CH5在宽度方向上贯穿场氧化膜11而到达p+层5的表面，位于SiC-MOSFET有源区域侧的接触孔CH4的与终端结区域相反侧的内壁被源极电极15覆盖，源极电极15与接触孔CH4的底部的硅化物膜10连接。
另外，在场氧化膜11之上形成有多晶硅膜13，该多晶硅膜13延伸至在SiC-MOSFET有源区域设置的栅极氧化膜12之上，场氧化膜11、多晶硅膜13以及栅极氧化膜12被层间绝缘膜14覆盖。
横向型MOSFETLM的源极电极15也形成在该层间绝缘膜14之上，与SiC-MOSFETSM的源极电极15连接。
另一方面，位于终端结区域侧的接触孔CH5的与SiC-MOSFET有源区域相反侧的内壁被多晶硅膜13覆盖，多晶硅膜13与接触孔CH5的底部的p+层5连接。
另外，多晶硅膜13延伸至场氧化膜11之上，以将场氧化膜11之上以及接触孔CH5内的多晶硅膜13之上覆盖的方式形成有栅极电极16。
通过采用这种结构，从而使由于SiC-MOSFETSM的栅极-源极间的过电压而产生的栅极电流从栅极电极16经由横向型MOSFETLM的源极-漏极间而流动至SiC-MOSFETSM的源极电极15。
因此，不需要在实施方式2中所必需的SiC-MOSFET的终端结区域GND配线TG，能够抑制SiC-MOSFET芯片的无效区域的增加。
由此，能够将横向型MOSFETLM内置而不增大芯片面积，能够抑制芯片成本的增加。
＜实施方式4＞
实施方式2以及3中，示出了将横向型MOSFETLM设置于栅极焊盘GP附近的结构，但横向型MOSFETLM的形成位置并不限定于此，例如也可以设置在栅极焊盘GP的区域内。
图11是示意性地表示实施方式4所涉及的SiC-MOSFETSM的顶面结构的俯视图。此外，对与图7所示的俯视图相同的结构，标注相同的标号，省略重复的说明。
并且，以将栅极配线GL包围的方式设置有终端结区域GND配线TG，在其外侧同心状地设置有多个场限环FLR。
在具有这种结构的SiC-MOSFETSM中，横向型MOSFETLM设置为跨越栅极焊盘GP处的终端结区域GND配线TG附近的栅极配线GL、和终端结区域GND配线TG。
图12是表示图11中的A-A’线处的剖面结构的图。在图12中，示出栅极焊盘区域、横向型MOSFET区域以及终端结区域。
在栅极焊盘区域，形成为下述结构，即，n-层2之上被场氧化膜11覆盖、场氧化膜11之上被栅极电极16覆盖。
另外，在配置于横向型MOSFET区域的横向型MOSFETLM中，在场氧化膜11形成有接触孔CH1以及CH2，该接触孔CH1以及CH2在厚度方向上贯穿场氧化膜11而到达p+层5的表面，在位于栅极焊盘区域侧的接触孔CH1的与栅极焊盘区域相反侧的内壁和场氧化膜11之上形成有多晶硅膜13，以将多晶硅膜13之上覆盖的方式形成有层间绝缘膜14。另外，在层间绝缘膜14之上形成有栅极电极16，栅极电极16也填充于接触孔CH1的剩余的部分。此外，在接触孔CH1的底部的p+层5之上形成有例如由NiSi等硅化物构成的硅化物膜10，栅极电极16与硅化物膜10连接。
另外，在接触孔CH2的底部的p+层5之上，形成有例如由NiSi等硅化物构成的硅化物膜10，从接触孔CH2的终端结区域侧的内壁至场氧化膜11之上为止形成有源极电极15，源极电极15与硅化物膜10的端缘部连接。
另一方面，在终端结区域，在n-层2的表面内隔开间隔地配置有多个p层31，该多个p层31构成场限环FLR，且含有p型杂质。该p层31的上部被场氧化膜11覆盖，但p层31之一经由在厚度方向上贯穿场氧化膜11的接触孔CH3而与终端结区域GND配线TG连接。并且，终端结区域GND配线TG与源极电极15连接。
通过采用这种结构，从而使由于SiC-MOSFETSM的栅极-源极间的过电压而产生的栅极电流GC经由横向型MOSFETLM的源极-漏极间而流动至终端结区域GND配线TG，不会对SiC-MOSFET的通常的有源动作(单位单元动作)造成影响。
另外，通过将横向型MOSFETLM形成于栅极焊盘GP内，从而能够抑制SiC-MOSFET芯片的无效区域的增加。
由此，能够将横向型MOSFETLM内置而不增大芯片面积，能够抑制芯片成本的增加。
＜实施方式5＞
在以上说明的实施方式1～4中，如利用图1所说明的那样，示出了横向型MOSFETLM连接在SiC-MOSFETSM的栅极-源极间的结构，但在内置有电流感测元件的SiC-MOSFET中，也可以在作为电流感测元件的MOSFET的栅极-源极间连接横向型MOSFETLM。
电流感测元件内置于IPM(IntelligentPowerModule)等所使用的IGBT芯片、MOSFET芯片等，是为了在过电流流过这些芯片的情况下进行检测以及保护而设置的。
通常，在成为电流感测元件的MOSFET中，具有有源区域，该有源区域能够流过在IGBT芯片、MOSFET芯片的有源区域流过的电流的一万分之一左右的电流，电流感测元件的有源区域面积窄、栅极-源极间的电容小，因此栅极-源极间的静电破坏耐量低。
因此，将横向型MOSFETLM连接在成为电流感测元件的MOSFET的栅极-源极间，由此能够防止在电流感测元件的栅极-源极间施加有负的过电压的情况下的静电破坏等。
在图13中示出SiC-MOSFET的电路结构，该SiC-MOSFET内置有用于电流感测元件的静电破坏对策的横向型MOSFET。
如图13所示，与n沟道型的SiC-MOSFETSM并联地连接有n沟道型的电流感测MOSFETCSM，在其栅极-源极间连接有p沟道型的横向型MOSFETLM。SiC-MOSFETSM、横向型MOSFETLM以及电流感测MOSFETCSM的栅极被共通地连接。另外，SiC-MOSFETSM、横向型MOSFETLM以及电流感测MOSFETCSM的源极CS被接地。
图14是示意性地表示实施方式5所涉及的SiC-MOSFETSM的顶面结构的俯视图。此外，对与图7所示的俯视图相同的结构，标注相同的标号，省略重复的说明。
在图14中，以将源极焊盘SP的外部包围的方式设置有栅极配线GL，以将栅极配线GL包围的方式同心状地设置有多个场限环FLR。并且，源极焊盘SP的1个角部凹入至内侧，以进入源极焊盘SP的凹入至内侧的部分的方式设置有四边形的电流感测焊盘CSP，电流感测焊盘CSP被栅极配线GL包围。
电流感测焊盘CSP是经由配线而将感测电流导出至外部的部位，与电流感测MOSFETCSM电连接，该配线是通过导线键合而连接的。
在具有这种结构的SiC-MOSFETSM中，横向型MOSFETLM与电流感测焊盘CS内的电流感测MOSFETCSM相邻地设置。
图15是表示图14中的A-A’线处的剖面结构的图。在图15中示出电流感测MOSFET区域、横向型MOSFET区域以及终端结区域。
在电流感测MOSFET区域配置有与利用图3所说明的SiC-MOSFET相同的结构，另外，在横向型MOSFET区域配置有与利用图10所说明的横向型MOSFETLM相同的结构，另外，在终端结区域配置有与利用图10所说明的终端结区域相同的结构，在这些区域，均对相同的结构标注相同的标号，省略重复的说明。
通过采用这种结构，从而使由于电流感测MOSFETCSM的栅极-源极间的过电压而产生的栅极电流经由横向型MOSFETLM的源极-漏极间而流动至电流感测MOSFETCSM的源极电极15，能够抑制在电流感测MOSFETCSM的栅极-源极间流过栅极电流，防止因栅极-源极间的负的过电压而引起的静电破坏。
另外，通过将横向型MOSFETLM形成于电流感测焊盘CSP内，从而能够抑制SiC-MOSFET芯片的无效区域的增加。
由此，能够将横向型MOSFETLM内置而不增大芯片面积，能够抑制芯片成本的增加。
＜阈值电压的设定＞
在以上说明的横向型MOSFETLM中，通过将栅极-源极间的VGSth设为小于或等于﹣25V，从而能够防止横向型MOSFETLM对电流感测MOSFETCSM的动作造成影响。其理由与将横向型MOSFETLM连接在SiC-MOSFET的栅极-源极间的情况相同。
＜对于横向型MOSFET的栅极氧化膜＞
在将横向型MOSFETLM连接在SiC-MOSFET的栅极-源极间的结构以及连接在电流感测MOSFETCSM的栅极-源极间的结构中，均将场氧化膜11作为栅极氧化膜而使用，该场氧化膜11是例如与形成于图8所示的终端结区域的场氧化膜11同时利用相同的工序形成的。
通常，在SiC-MOSFET的终端结区域等形成的场氧化膜比在有源区域(单位单元)使用的栅极氧化膜厚。因此，通过将场氧化膜用作横向型MOSFETLM的栅极氧化膜，从而能够使横向型MOSFETLM的VGSth比SiC-MOSFET的VGSth高，而不增加工序。
＜变形例＞
在以上说明的实施方式1～5中，将SiC-MOSFET以及电流感测MOSFET设为n沟道型，将横向型MOSFET设为p沟道型而进行了说明，但也可以将SiC-MOSFET以及电流感测MOSFET设为p沟道型，将横向型MOSFET设为n沟道型。
另外，作为宽带隙半导体，并不限定于SiC，使用了GaN等其他宽带隙半导体的半导体装置也能够应用本发明，能够得到相同的效果。
此外，本发明在其发明的范围内，能够将各实施方式自由组合，或者将各实施方式适当变形、省略。

Claims (11)

1.一种半导体装置，其具有：
第1导电型的第1MOS晶体管(SM)，其第1主电极(D)与第1电位连接，第2主电极(S)与第2电位连接；以及
第2导电型的第2MOS晶体管(LM)，其第1主电极(D)与所述第1MOS晶体管的控制电极(G)连接，第2主电极(S)与所述第2电位连接，
所述第1MOS晶体管的所述控制电极和所述第2MOS晶体管的控制电极(G)被共通地连接，
所述第1以及第2MOS晶体管形成于共通的宽带隙半导体衬底之上，
所述第1MOS晶体管构成为，主电流相对于所述宽带隙半导体衬底的主面而在垂直方向上流动，
所述第2MOS晶体管构成为，主电流相对于所述宽带隙半导体衬底的主面而在水平方向上流动。
2.根据权利要求1所述的半导体装置，其中，
所述第1导电型是n沟道型，
所述第2导电型是p沟道型，
所述第2MOS晶体管的负侧的阈值电压设定得比所述第1MOS晶体管的负侧的阈值电压低。
3.根据权利要求1所述的半导体装置，其中，
所述宽带隙半导体衬底具有：
在俯视观察时为四边形的单位单元区域，其具有多个所述第1MOS晶体管而分别作为单位单元；以及
终端结区域，其将所述单位单元区域包围，
所述终端结区域包含接地配线(GL)，该接地配线(GL)在紧靠所述单位单元区域的部位将所述单位单元区域包围，
所述第2MOS晶体管的所述第2主电极与所述接地配线连接。
4.根据权利要求1所述的半导体装置，其中，
所述第2MOS晶体管的所述第2主电极经由所述第1MOS晶体管的所述第2主电极而与所述第2电位连接。
5.根据权利要求1所述的半导体装置，其中，
所述宽带隙半导体衬底具有：
在俯视观察时为四边形的单位单元区域，其具有多个所述第1MOS晶体管而分别作为单位单元；以及
终端结区域，其将所述单位单元区域包围，
所述单位单元区域的一部分凹入至内侧，所述单位单元区域包含在该凹入部分配置的进行导线键合的焊盘区域，
所述焊盘区域与所述第1MOS晶体管的所述控制电极电连接，
所述第2MOS晶体管形成于所述焊盘区域。
6.根据权利要求5所述的半导体装置，其中，
所述终端结区域包含接地配线(GL)，该接地配线(GL)在紧靠所述单位单元区域的部位将所述单位单元区域包围，
所述第2MOS晶体管的所述第2主电极与所述接地配线连接。
7.一种半导体装置，其具有：
第1导电型的第1MOS晶体管(SM)，其第1主电极(D)与第1电位连接，第2主电极(S)与第2电位连接；
第1导电型的电流检测MOS晶体管(CSM)，其第1主电极(D)与所述第1电位连接，第2主电极(S)与所述第2电位连接；以及
第2导电型的第2MOS晶体管(LM)，其第1主电极(D)与所述电流检测MOS晶体管的控制电极(G)连接，第2主电极(S)与所述第2电位连接，
所述电流检测MOS晶体管的所述控制电极和所述第2MOS晶体管的控制电极(G)被共通地连接，
所述第1、第2MOS晶体管以及所述电流检测MOS晶体管形成于共通的宽带隙半导体衬底之上，
所述第1MOS晶体管以及所述电流检测MOS晶体管构成为，主电流相对于所述宽带隙半导体衬底的主面而在垂直方向上流动，
所述第2MOS晶体管构成为，主电流相对于所述宽带隙半导体衬底的主面而在水平方向上流动。
8.根据权利要求7所述的半导体装置，其中，
所述宽带隙半导体衬底具有：
在俯视观察时为四边形的单位单元区域，其具有多个所述第1MOS晶体管而分别作为单位单元；以及
终端结区域，其将所述单位单元区域包围，
所述单位单元区域的一部分凹入至内侧，所述单位单元区域包含在该凹入部分配置的进行导线键合的焊盘区域，
所述焊盘区域与所述电流检测MOS晶体管的所述第2主电极电连接，
所述第2MOS晶体管形成于所述焊盘区域。
9.根据权利要求7所述的半导体装置，其中，
所述第1导电型是n沟道型，
所述第2导电型是p沟道型，
所述第2MOS晶体管的负侧的阈值电压设定得比所述电流检测MOS晶体管的负侧的阈值电压低。
10.根据权利要求1或7所述的半导体装置，其中，
所述第2MOS晶体管的栅极氧化膜形成为与所述第1MOS晶体管的场氧化膜相同的厚度。
11.根据权利要求1或7所述的半导体装置，其中，
所述宽带隙半导体衬底使用SiC或者GaN作为宽带隙半导体。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014116625B4 (de) * 2014-11-13 2020-06-18 Infineon Technologies Austria Ag Vertikale Halbleitervorrichtung und Verfahren für deren Herstellung
JP6610785B2 (ja) * 2016-07-04 2019-11-27 三菱電機株式会社 半導体装置の製造方法
DE112016007257B4 (de) * 2016-09-23 2022-02-03 Mitsubishi Electric Corporation Siliziumcarbid-Halbleitervorrichtung
US10403623B2 (en) 2017-07-06 2019-09-03 General Electric Company Gate networks having positive temperature coefficients of resistance (PTC) for semiconductor power conversion devices
TWI729538B (zh) 2018-11-21 2021-06-01 大陸商上海瀚薪科技有限公司 一種整合箝制電壓箝位電路的碳化矽半導體元件
JP7310343B2 (ja) * 2019-06-14 2023-07-19 富士電機株式会社 半導体装置
JP7310356B2 (ja) * 2019-06-27 2023-07-19 富士電機株式会社 半導体装置
US11410990B1 (en) 2020-08-25 2022-08-09 Semiq Incorporated Silicon carbide MOSFET with optional asymmetric gate clamp

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244413A (ja) * 1993-02-22 1994-09-02 Hitachi Ltd 絶縁ゲート型半導体装置
US20020088991A1 (en) * 2001-01-10 2002-07-11 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device containing at least one zener diode provided in chip periphery portion
CN101124678A (zh) * 2004-12-01 2008-02-13 半南实验室公司 宽能带隙半导体的常关集成jfet功率开关及其制造方法
CN102693981A (zh) * 2012-06-25 2012-09-26 吉林华微电子股份有限公司 终端为ldmos的高压vdmos管
CN104282686A (zh) * 2013-07-04 2015-01-14 三菱电机株式会社 宽带隙半导体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223705A (ja) 1999-01-29 2000-08-11 Nissan Motor Co Ltd 半導体装置
JP5098214B2 (ja) * 2006-04-28 2012-12-12 日産自動車株式会社 半導体装置およびその製造方法
JP2011101310A (ja) * 2009-11-09 2011-05-19 Sumitomo Electric Ind Ltd 半導体装置
JP2011165749A (ja) * 2010-02-05 2011-08-25 Panasonic Corp 半導体装置
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244413A (ja) * 1993-02-22 1994-09-02 Hitachi Ltd 絶縁ゲート型半導体装置
US20020088991A1 (en) * 2001-01-10 2002-07-11 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device containing at least one zener diode provided in chip periphery portion
CN101124678A (zh) * 2004-12-01 2008-02-13 半南实验室公司 宽能带隙半导体的常关集成jfet功率开关及其制造方法
CN102693981A (zh) * 2012-06-25 2012-09-26 吉林华微电子股份有限公司 终端为ldmos的高压vdmos管
CN104282686A (zh) * 2013-07-04 2015-01-14 三菱电机株式会社 宽带隙半导体装置

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