JPS59134826A - バ−ニヤパタ−ン - Google Patents
バ−ニヤパタ−ンInfo
- Publication number
- JPS59134826A JPS59134826A JP58007238A JP723883A JPS59134826A JP S59134826 A JPS59134826 A JP S59134826A JP 58007238 A JP58007238 A JP 58007238A JP 723883 A JP723883 A JP 723883A JP S59134826 A JPS59134826 A JP S59134826A
- Authority
- JP
- Japan
- Prior art keywords
- scale
- vernier
- main
- scales
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 8
- 239000004065 semiconductor Substances 0.000 description 11
- 239000000758 substrate Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Control Of Position Or Direction (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバーニヤパターンに関し、特に半導体製造工程
の一つであるホトリソグラフィ工程においてホトマスク
の合せ精度を検査する場合に有効なバーニヤパターンに
関するものである。
の一つであるホトリソグラフィ工程においてホトマスク
の合せ精度を検査する場合に有効なバーニヤパターンに
関するものである。
半導体装置の製造工程では半導体基板上に形成する回路
パターンを所謂ホトリソグラフィ技術を利用して形成し
ているが、この方法では夫々パターン形状の異なる多数
枚のホトマスクを同一の半導体基板上に順序的に焼付け
て所定のパターンを得るようにしている。このため、良
好な回路パターンを得るためには各ホトマスクのパター
ンにずれが存在していてはならず、各ホトマスクは相互
間の位置を高精度に管理されなければならない。
パターンを所謂ホトリソグラフィ技術を利用して形成し
ているが、この方法では夫々パターン形状の異なる多数
枚のホトマスクを同一の半導体基板上に順序的に焼付け
て所定のパターンを得るようにしている。このため、良
好な回路パターンを得るためには各ホトマスクのパター
ンにずれが存在していてはならず、各ホトマスクは相互
間の位置を高精度に管理されなければならない。
したがって、従来のこの種の技術においては各ホトマス
クにバーニヤパターンを形成しておき、このバーニヤパ
ターンを回路パターンの転写と同時に半導体基板上に転
写することにより各ホトマスク間の相対位置をこれらバ
ーニヤパターンによって測定し、相互位置を管理するこ
とが行なわれている。例えば第１図に示すように前工程
のホトマスクのパターン転写時に主尺１を転写し、次工
程のホトマスクのパターン転写時に副尺２を転写すれば
、この次工程の転写時点で主尺１．副尺２によるバーニ
ヤパターンから両者の微小寸法ずれを測定できる。因み
に、図示のように主尺１を５μｍピッチの２１本の目盛
、副尺２を４．９μｍピッチの２１本の目盛とすれば±
１．０μｍの相対位置ずれを０．１μｍの正確さで測定
できる。
クにバーニヤパターンを形成しておき、このバーニヤパ
ターンを回路パターンの転写と同時に半導体基板上に転
写することにより各ホトマスク間の相対位置をこれらバ
ーニヤパターンによって測定し、相互位置を管理するこ
とが行なわれている。例えば第１図に示すように前工程
のホトマスクのパターン転写時に主尺１を転写し、次工
程のホトマスクのパターン転写時に副尺２を転写すれば
、この次工程の転写時点で主尺１．副尺２によるバーニ
ヤパターンから両者の微小寸法ずれを測定できる。因み
に、図示のように主尺１を５μｍピッチの２１本の目盛
、副尺２を４．９μｍピッチの２１本の目盛とすれば±
１．０μｍの相対位置ずれを０．１μｍの正確さで測定
できる。
しかしながら、このバーニヤパターンでは、バーニヤを
観察可能とするために主尺、副尺の線幅を少なくとも２
．５μｍにし、かつその長さは６μｍ程度を必要として
いるため、バーニヤパターン全体が占める範囲は１２Ｘ
１０２．５（μｍ２ ）を必要としており、細長い範囲
でしかもその面積も比較的に大きくなっている。このた
め、ホトマスクに占めるバーニヤパターンの面積が大き
くてホトマスクのパターン有効面積が低減されると共に
、バーニヤパターンを設けることにより回路パターンの
設計自由度が損なわれる。特に前述のバーニヤパターン
は全体を細長い形状としているため、従来の回路パター
ン内にこのバーニヤパターンを配設するだけの空所を確
保することは殆んど不可能となり、チップ面積の増大や
回路パターンの変更を余儀なくされる等の問題が生じて
いる。
観察可能とするために主尺、副尺の線幅を少なくとも２
．５μｍにし、かつその長さは６μｍ程度を必要として
いるため、バーニヤパターン全体が占める範囲は１２Ｘ
１０２．５（μｍ２ ）を必要としており、細長い範囲
でしかもその面積も比較的に大きくなっている。このた
め、ホトマスクに占めるバーニヤパターンの面積が大き
くてホトマスクのパターン有効面積が低減されると共に
、バーニヤパターンを設けることにより回路パターンの
設計自由度が損なわれる。特に前述のバーニヤパターン
は全体を細長い形状としているため、従来の回路パター
ン内にこのバーニヤパターンを配設するだけの空所を確
保することは殆んど不可能となり、チップ面積の増大や
回路パターンの変更を余儀なくされる等の問題が生じて
いる。
したがって本発明の目的は、占有面積の低減を図ると共
にバーニヤ全体形状を正方形に近い形状とし、これによ
りチップ面積を増大することなくかつ回路パターンの変
更を必要とせずホトマスク内へのバーニヤパターンの適
用を容易なものにできるバーニヤパターンを提供するこ
とにある。
にバーニヤ全体形状を正方形に近い形状とし、これによ
りチップ面積を増大することなくかつ回路パターンの変
更を必要とせずホトマスク内へのバーニヤパターンの適
用を容易なものにできるバーニヤパターンを提供するこ
とにある。
この目的を達成するために本発明は主尺又は副尺のいず
れか一方を二列配置にしかつこれを他方の副尺又は主尺
の両側に沿設するようにしたものである。
れか一方を二列配置にしかつこれを他方の副尺又は主尺
の両側に沿設するようにしたものである。
以下、本発明を図示の実施例により説明する。
第２図は本発明のバーニヤパターンを用いた半導体装置
の製造工程を模式的に示すもので、図において１０は半
導体基板でありその主面に所要の回路パターンが形成さ
れる。この回路パターンの形成には所謂ホ） ＩＪング
ラフィ技術が利用されるが、その中の２つのパターンを
ホトマスク１１゜１２で夫々形成するよう圧している。
の製造工程を模式的に示すもので、図において１０は半
導体基板でありその主面に所要の回路パターンが形成さ
れる。この回路パターンの形成には所謂ホ） ＩＪング
ラフィ技術が利用されるが、その中の２つのパターンを
ホトマスク１１゜１２で夫々形成するよう圧している。
即ち、ホトマスク１１は前工程のパターン形成用であり
、ホトマスク１２はこれに続く次工程のパターン形成用
である。そして、前記各ホトマスク１１．１２の対応す
る箇所にはぶ一ニヤパターン１３を構成する主尺、副尺
を形成しており、本例ではホトマスク１１に主尺１４を
、ホトマスク１２に副尺１５を形成している。
、ホトマスク１２はこれに続く次工程のパターン形成用
である。そして、前記各ホトマスク１１．１２の対応す
る箇所にはぶ一ニヤパターン１３を構成する主尺、副尺
を形成しており、本例ではホトマスク１１に主尺１４を
、ホトマスク１２に副尺１５を形成している。
前記主尺１４と副尺１５は第３図に示すように、幅寸法
が約２．５μｍで長さが約６μｍの目盛からなる。そし
て、副尺１５は計１２本の目盛を４．９μｍのピッチ寸
法で一列に形成した構成とする一方、主尺１４は２２本
の目盛を１１本づつ第１゜第２主人１６．１７と二列に
配置して前記副尺１５の両側に沿うように設け、かつそ
のピッチ寸法を５．０μｍにすると共に第１主尺１６と
第２主尺１７どの間で１．１μｍのピッチずれが生じる
ように形成している。
が約２．５μｍで長さが約６μｍの目盛からなる。そし
て、副尺１５は計１２本の目盛を４．９μｍのピッチ寸
法で一列に形成した構成とする一方、主尺１４は２２本
の目盛を１１本づつ第１゜第２主人１６．１７と二列に
配置して前記副尺１５の両側に沿うように設け、かつそ
のピッチ寸法を５．０μｍにすると共に第１主尺１６と
第２主尺１７どの間で１．１μｍのピッチずれが生じる
ように形成している。
したがって、この構成のバーニャノくターンによれば、
半導体基板１０上にホトマスク１１・を用いて主尺１４
を転写した後に、ホトマスク１２を用いて副尺１５を転
写すれば、これら主尺１４と副尺１５とからなるバーニ
ヤに、よって両ホトマスク１１゜１２の相対位置ずれ寸
法を求めることができ、これからホトマスク１１．１２
により転写される回路パターンの寸法精度の検査ないし
管理を行なうことができる。そして、このバーニヤパタ
ーンによれば、両ホトマスク１１，１２のずれ量は副尺
１５の両側に配列させた第１主尺１６、第２主尺１７の
いずれかと副尺１５との目盛一致を観察することにより
、第１主尺１６の場合忙は０〜１．０μｍのずれ量を、
第２主尺１７の場合には−１，０〜０μｍのずれ量を求
めることができる。
半導体基板１０上にホトマスク１１・を用いて主尺１４
を転写した後に、ホトマスク１２を用いて副尺１５を転
写すれば、これら主尺１４と副尺１５とからなるバーニ
ヤに、よって両ホトマスク１１゜１２の相対位置ずれ寸
法を求めることができ、これからホトマスク１１．１２
により転写される回路パターンの寸法精度の検査ないし
管理を行なうことができる。そして、このバーニヤパタ
ーンによれば、両ホトマスク１１，１２のずれ量は副尺
１５の両側に配列させた第１主尺１６、第２主尺１７の
いずれかと副尺１５との目盛一致を観察することにより
、第１主尺１６の場合忙は０〜１．０μｍのずれ量を、
第２主尺１７の場合には−１，０〜０μｍのずれ量を求
めることができる。
以上のようにバーニヤパターンを構成することにより、
バーニヤパターンは全体として長さが低減されて正方形
に近くなり、しかもその面積は１８Ｘ５６．４（μｍ２
）となる。したがって、第１図に示した従来のバーニヤ
パターンに対して面積では約８３％に低減できかつホト
マスク内への適用も正方形に近い形状の空所を確保すれ
ばよく、このような空所は比較的に確保し易いのでチッ
プ面積の増大や回路パターンの設計変更を必要とするこ
ともないのである。。
バーニヤパターンは全体として長さが低減されて正方形
に近くなり、しかもその面積は１８Ｘ５６．４（μｍ２
）となる。したがって、第１図に示した従来のバーニヤ
パターンに対して面積では約８３％に低減できかつホト
マスク内への適用も正方形に近い形状の空所を確保すれ
ばよく、このような空所は比較的に確保し易いのでチッ
プ面積の増大や回路パターンの設計変更を必要とするこ
ともないのである。。
ここで、前例では主尺１４を第１主尺１６と第２主尺１
７とで二列構成としたが、代りに副尺１５を二列構成に
してもよい。
７とで二列構成としたが、代りに副尺１５を二列構成に
してもよい。
以上のように本発明のバーニヤパターンによれば、主尺
と副尺の−いずれか一方を二列構成とし、これを他方の
副尺又は副尺の両側に配置してい′るので、バーニヤパ
ターンの全長寸法を低減して全体を正方形に近い形状に
形成できると共に占有する面積の低減をも達成でき、こ
れによりホトマスクへの適用を容易にしてチップ面積の
増大を不要にする一方で回路パターンの設計の自由度を
高めることができ、半導体装置の高精度化、高密度化を
高歩留りで実現することができるという効果を奏する。
と副尺の−いずれか一方を二列構成とし、これを他方の
副尺又は副尺の両側に配置してい′るので、バーニヤパ
ターンの全長寸法を低減して全体を正方形に近い形状に
形成できると共に占有する面積の低減をも達成でき、こ
れによりホトマスクへの適用を容易にしてチップ面積の
増大を不要にする一方で回路パターンの設計の自由度を
高めることができ、半導体装置の高精度化、高密度化を
高歩留りで実現することができるという効果を奏する。
第１図は従来のバーニヤパターンの構成図、第２図は半
導体装置の製造を模式的に示す図、第３図は本発明のバ
ーニヤパターンの構成図である。 １１．１２・・・ホトマスク・、１３・・・バーニヤパ
ターン、１４・・・主尺、１色・・・副尺、１６・・・
第１主尺、１７・・・第２主尺。 第 １ 図 ／ａ２．ｆ−車 第 ３ 図 １／ Ｈ−ｕ、ｚ−一 第 ２ 図
導体装置の製造を模式的に示す図、第３図は本発明のバ
ーニヤパターンの構成図である。 １１．１２・・・ホトマスク・、１３・・・バーニヤパ
ターン、１４・・・主尺、１色・・・副尺、１６・・・
第１主尺、１７・・・第２主尺。 第 １ 図 ／ａ２．ｆ−車 第 ３ 図 １／ Ｈ−ｕ、ｚ−一 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、少なくとも二枚のホトマスクに夫々主尺と副尺とを
形成し、これら主尺と副尺とを転写してバーニヤパター
ンを構成すること忙より両ホトマスクの相対位置ずれ量
を測定するよ５Ｋしたものにおいて、前記主尺又は副尺
のいずれか一方を二列に配列しかつこれを他方の副尺又
は主尺の両側に沿設したことを特徴とするバーニヤパタ
ーン。 ２、主尺を二列配置した第１主尺と第２主尺とで構成し
、これら第１．第２主尺を副尺の両側に配列してなる特
許請求の範囲第１項記載のバーニヤパターン。 ３、第１．第２主尺を５μｍピッチで各１１目盛とし、
副尺を４．９μｍピッチで１２目盛とし、かつ第１主尺
と第２主尺とを１．１μｍずらしてなる特許請求の範囲
第２項記載のバーニヤパターン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007238A JPS59134826A (ja) | 1983-01-21 | 1983-01-21 | バ−ニヤパタ−ン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007238A JPS59134826A (ja) | 1983-01-21 | 1983-01-21 | バ−ニヤパタ−ン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59134826A true JPS59134826A (ja) | 1984-08-02 |
Family
ID=11660412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007238A Pending JPS59134826A (ja) | 1983-01-21 | 1983-01-21 | バ−ニヤパタ−ン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134826A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172313A (ja) * | 1986-12-22 | 1988-07-16 | アメリカン テレフォン アンド テレグラフ カムパニー | 相関法による位置決め決定工程を有する高精細物の製造方法及びその製造物と半導体デバイスの製造方法と自動位置決め装置 |
| US5017514A (en) * | 1988-11-25 | 1991-05-21 | Nec Corporation | Method of manufacturing a semiconductor device using a main vernier pattern formed at a right angle to a subsidiary vernier pattern |
| JP2009004601A (ja) * | 2007-06-22 | 2009-01-08 | Jeol Ltd | 荷電粒子ビーム描画装置のフィールド接合精度測定方法 |
-
1983
- 1983-01-21 JP JP58007238A patent/JPS59134826A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172313A (ja) * | 1986-12-22 | 1988-07-16 | アメリカン テレフォン アンド テレグラフ カムパニー | 相関法による位置決め決定工程を有する高精細物の製造方法及びその製造物と半導体デバイスの製造方法と自動位置決め装置 |
| US5017514A (en) * | 1988-11-25 | 1991-05-21 | Nec Corporation | Method of manufacturing a semiconductor device using a main vernier pattern formed at a right angle to a subsidiary vernier pattern |
| JP2009004601A (ja) * | 2007-06-22 | 2009-01-08 | Jeol Ltd | 荷電粒子ビーム描画装置のフィールド接合精度測定方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4423127A (en) | Method of manufacturing a semiconductor device | |
| CN109828440B (zh) | 基于衍射的套刻标识以及套刻误差测量方法 | |
| EP0138602B1 (en) | Method of fabricating a photomask pattern | |
| JPH0411801B2 (ja) | ||
| JPH0321901B2 (ja) | ||
| KR101714616B1 (ko) | 세 개 층의 오버레이를 측정하는 방법 | |
| JPH08274004A (ja) | 半導体装置 | |
| JPS5968928A (ja) | 半導体装置の製造方法 | |
| JPS59134826A (ja) | バ−ニヤパタ−ン | |
| JPS5846054B2 (ja) | フオトマスク | |
| JP2633228B2 (ja) | 半導体装置のエッチング精度検査方法 | |
| CN113515018A (zh) | 一种60μm划片槽的对位标记设计方法 | |
| JP2995061B2 (ja) | フォトマスク | |
| JPH038318A (ja) | レジストパターンの形成方法 | |
| CN111508825B (zh) | 一种器件偏移监测方法、半导体器件及其制作方法 | |
| JPS6111461B2 (ja) | ||
| JP2000182919A (ja) | 配列精度計測パターンと計測方法 | |
| JPS5983167A (ja) | 多層印刷の位置合わせ方法 | |
| JPS588132B2 (ja) | 集積回路製造方法 | |
| JPH02125256A (ja) | フォトマスク | |
| JPS6161374B2 (ja) | ||
| JP2513540Y2 (ja) | アライメント測定装置 | |
| JPH0545948B2 (ja) | ||
| KR940004993B1 (ko) | 포토 및 식각바이어스 측정표시장치 | |
| KR19980082846A (ko) | 버니어 패턴 및 그를 사용한 패턴의 정렬오차 측정방법 |