JPH02125256A - フォトマスク - Google Patents
フォトマスクInfo
- Publication number
- JPH02125256A JPH02125256A JP63278851A JP27885188A JPH02125256A JP H02125256 A JPH02125256 A JP H02125256A JP 63278851 A JP63278851 A JP 63278851A JP 27885188 A JP27885188 A JP 27885188A JP H02125256 A JPH02125256 A JP H02125256A
- Authority
- JP
- Japan
- Prior art keywords
- circuit pattern
- photomask
- vernier
- semiconductor integrated
- vernier patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 abstract description 9
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 3
- 239000011521 glass Substances 0.000 abstract description 3
- 238000005259 measurement Methods 0.000 abstract description 3
- 230000008602 contraction Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造に使用されるフォトマス
クに関する。
クに関する。
半導体集積回路の微細化に伴ってウェハーに回路パター
ンを転写する際に使用されるフォトマスクは、ＥＢ描画
装置を用いて作られたものが主流になっている。従来の
フォトマスクは、透明基板に形成された回路パターン領
域及びマスク番号。
ンを転写する際に使用されるフォトマスクは、ＥＢ描画
装置を用いて作られたものが主流になっている。従来の
フォトマスクは、透明基板に形成された回路パターン領
域及びマスク番号。
ロットナンバー等を表示する表示領域から構成されてい
た。
た。
上述した従来のフォトマスクは、フォトマスク形成工程
において回路パターン描画中にｉＥ Ｂ描画装置内のス
テージ温度と、遮光膜等が形成されたフォトマスク基板
あるいはフォトマスク基板を保持する基板ホルダーとの
間の温度差に起因するホルダーの伸縮あるいは基板の伸
縮により、描画初期と終了時点で描画すべきパターンの
位置にずれを生じる場合があった。
において回路パターン描画中にｉＥ Ｂ描画装置内のス
テージ温度と、遮光膜等が形成されたフォトマスク基板
あるいはフォトマスク基板を保持する基板ホルダーとの
間の温度差に起因するホルダーの伸縮あるいは基板の伸
縮により、描画初期と終了時点で描画すべきパターンの
位置にずれを生じる場合があった。
フ才ｌ・マスクに形成されるこの回路パターンの位置ず
れは、半導体集積回路を製造する上でその歩留りや特性
を大きく劣化させる原因となる為、フォトマスクの検査
時に選別する必要がある。しかしながらこの種の位置ず
れは、描画中に連続的に生じるため、回路パターンの観
察では発見できないという不都合があった。
れは、半導体集積回路を製造する上でその歩留りや特性
を大きく劣化させる原因となる為、フォトマスクの検査
時に選別する必要がある。しかしながらこの種の位置ず
れは、描画中に連続的に生じるため、回路パターンの観
察では発見できないという不都合があった。
本発明のフォトマスクは、透明基板の一主面に回路パタ
ーン領域を形成してなるフォトマスクにおいて、前記回
路パターン領域の外側にバーニアパターンを設けたもの
である。
ーン領域を形成してなるフォトマスクにおいて、前記回
路パターン領域の外側にバーニアパターンを設けたもの
である。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の上面図である。
第１図においてフォトマスクは、透明ガラス基板ＩＬに
形成した回路パターン領域２とこの回路パターン領域外
のコーナ一部の４ケ所に形成したバーニアパターン３か
ら構成されている。各バーニアパターンはＸ軸方向及び
Ｙ軸方向に形成されている。
形成した回路パターン領域２とこの回路パターン領域外
のコーナ一部の４ケ所に形成したバーニアパターン３か
ら構成されている。各バーニアパターンはＸ軸方向及び
Ｙ軸方向に形成されている。
特に第２図に示す様に、５μＩｎピツチの疎バーニア部
４を回路パターン描画前に描画し、ついで回路パターン
領域を描画した後４．５μｍピッチの微バーニア部５を
描画し、描画の完了したマスク基板を所定のプロセスに
て処理して疎バーニア部４と微バーニア部５からなるバ
ーニアパターン３を有するフォトマスクを完成させる。
４を回路パターン描画前に描画し、ついで回路パターン
領域を描画した後４．５μｍピッチの微バーニア部５を
描画し、描画の完了したマスク基板を所定のプロセスに
て処理して疎バーニア部４と微バーニア部５からなるバ
ーニアパターン３を有するフォトマスクを完成させる。
このように構成されたフォトマスクは、検査工程におい
て顕微鏡により各コーナ一部のバーニアパターンをチエ
ツクすることにより、回路パターン描画中に発生する位
πずれを０．２５μｍ単位で定量的に測定することがで
きる。従って半導体集積回路の製造歩留り及び特性劣化
に影響を及ぼさないパターンの位置ずれ量をあらかじめ
求めて規格値とし、バーニアパターンによる位置ずれ測
定結果を照合して規格内のマスクを良品とする。
て顕微鏡により各コーナ一部のバーニアパターンをチエ
ツクすることにより、回路パターン描画中に発生する位
πずれを０．２５μｍ単位で定量的に測定することがで
きる。従って半導体集積回路の製造歩留り及び特性劣化
に影響を及ぼさないパターンの位置ずれ量をあらかじめ
求めて規格値とし、バーニアパターンによる位置ずれ測
定結果を照合して規格内のマスクを良品とする。
この操作により、半導体集積回路の製造歩留りを向上さ
せることができる。
せることができる。
第３図は本発明の第２の実施例の上面図である。第２の
実施例では、バーニアパターン３を回路パターン領域２
の外側のＸ−Ｙ軸上に形成したものである。
実施例では、バーニアパターン３を回路パターン領域２
の外側のＸ−Ｙ軸上に形成したものである。
本箱２の実施例では、回路パターンの描画中に発生する
位置ずれを測定できる他に、フォトマスク間の重ね合わ
せ精度を測定する、いわゆるトータルピッチ測定も容易
にできる利点がある。
位置ずれを測定できる他に、フォトマスク間の重ね合わ
せ精度を測定する、いわゆるトータルピッチ測定も容易
にできる利点がある。
以上説明したように本発明は、フォトマスクの回路パタ
ーン領域の外側にバーニアパターンを設けることにより
、簡便な方法で回路パターンの位置ずれを定量的に測定
できる効果がある。従って半導体集積回路の歩留りや特
性を向上させることができる。
ーン領域の外側にバーニアパターンを設けることにより
、簡便な方法で回路パターンの位置ずれを定量的に測定
できる効果がある。従って半導体集積回路の歩留りや特
性を向上させることができる。
第１図は本発明の第１の実施例の上面図、第２図は第１
図のバーニアパターン部の拡大図、第３図は本発明の第
２の実施例の上面図である。 １・・・透明ガラス基板、２・・・回路パターン領域、
３・・・バーニアパターン、４・・・疎バーニア部、５
・微バーニア部。
図のバーニアパターン部の拡大図、第３図は本発明の第
２の実施例の上面図である。 １・・・透明ガラス基板、２・・・回路パターン領域、
３・・・バーニアパターン、４・・・疎バーニア部、５
・微バーニア部。
Claims (1)
- 透明基板の一主面に回路パターン領域を形成してなるフ
ォトマスクにおいて、前記回路パターン領域の外側にバ
ーニアパターンを設けたことを特徴とするフォトマスク
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278851A JPH02125256A (ja) | 1988-11-02 | 1988-11-02 | フォトマスク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278851A JPH02125256A (ja) | 1988-11-02 | 1988-11-02 | フォトマスク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125256A true JPH02125256A (ja) | 1990-05-14 |
Family
ID=17603026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63278851A Pending JPH02125256A (ja) | 1988-11-02 | 1988-11-02 | フォトマスク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125256A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010029893A (ko) * | 1999-09-24 | 2001-04-16 | 다니구찌 이찌로오, 기타오카 다카시 | 포토 마스크, 반도체 장치, 및 포토 마스크를 이용한 노광방법 |
| JP2014036147A (ja) * | 2012-08-09 | 2014-02-24 | Dainippon Printing Co Ltd | 位置ずれ検出方法及び位置ずれ検出用パターンを有する基板 |
-
1988
- 1988-11-02 JP JP63278851A patent/JPH02125256A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010029893A (ko) * | 1999-09-24 | 2001-04-16 | 다니구찌 이찌로오, 기타오카 다카시 | 포토 마스크, 반도체 장치, 및 포토 마스크를 이용한 노광방법 |
| JP2014036147A (ja) * | 2012-08-09 | 2014-02-24 | Dainippon Printing Co Ltd | 位置ずれ検出方法及び位置ずれ検出用パターンを有する基板 |
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