KR20070077687A - 오버레이 버니어 및 그를 이용한 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 오버레이 버니어 및 그를 이용한 반도체 소자의 제조 방법에 관한 것으로, 종래 기술에 따른 박스 인 박스 (Box in Box)형태의 오버레이 버니어(Overlay Vernier) 형성 시 리버스 마이크로 로딩 이펙트(Reverse Micro Loading Effect)에 의해서 후속 공정에서 불량 발생할 위험이 있고, 오버레이 측정이 어려워지는 문제를 해결하기 위하여, 미세 더미 패턴들을 이용하여 모 버니어 및 자 버니어 사이의 패턴 밀도를 증가시킴으로써 리버스 마이크로 로딩 이펙트에 의한 유실 문제 및 오버레이 버니어가 정상적으로 형성되지 못하는 문제를 해결할 수 있는 발명에 관한 것이다.
Description
도 1은 종래 기술에 따른 오버레이 버니어를 도시한 평면도.
도 2은 정상적인 오버레이 버니어를 나타낸 평면사진.
도 3는 비 정상적인 오버레이 버니어를 나타낸 평면사진.
도 4는 로딩 이펙트를 도시한 개략도.
도 5는 본 발명에 따른 오버레이 버니어를 도시한 평면도.
본 발명은 오버레이 버니어 및 그를 이용한 반도체 소자의 제조 방법에 관한 것으로, 종래 기술에 따른 박스 인 박스 (Box in Box)형태의 오버레이 버니어(Overlay Vernier) 형성 시 리버스 마이크로 로딩 이펙트(Reverse Micro Loading Effect)에 의해서 후속 공정에서 불량 발생할 위험이 있고, 오버레이 측정이 어려워지는 문제를 해결하기 위하여, 미세 더미 패턴들을 이용하여 모 버니어 및 자 버니어 사이의 패턴 밀도를 증가시킴으로써 리버스 마이크로 로딩 이펙트에 의한 유실 문제 및 오버레이 버니어가 정상적으로 형성되지 못하는 문제를 해결할 수 있는 발명에 관한 것이다.
반도체 소자의 제조 공정에 있어서 오버레이 버니어는 WIS(Wafer Induced Shift) 측정에 사용된다. 일반적인 오버레이 버니어는 사각형 모 버니어의 내측 소정 부분에 자 버니어를 형성하는 박스 인 박스 형태로 형성한다.
도 1은 종래 기술에 따른 오버레이 버니어를 도시한 평면도이다.
도 1을 참조하면, 외곽을 이루는 모 버니어(10) 내측 측벽과 소정 거리 이격되어 자 버니어(20)가 구비된다. 이때, 일반적으로 모 버니어(10) 및 자 버니어(20)의 간격은 4㎛이다. 여기서, 모 버니어(10) 및 자 버니어(20) 사이의 영역을 식각하는 방법으로 오버레이 버니어를 형성할 경우 오버레이 버니어 제조 공정은 리버스 마이크로 로딩 이펙트의 영향을 받아 오버레이 버니어가 정상적으로 형성되지 않는 문제가 발생할 수 있다. 여기서, 리버스 마이크로 로딩 이펙트는 패턴의 피치가 계속 감소함에 따라 일어나는 현상이다.
도 2는 정상적인 오버레이 버니어를 나타낸 평면사진이다.
도 2를 참조하면, 모 버니어(10) 및 자 버니어(20) 사이의 영역이 깨끗하게 식각된 것을 알 수 있다.
도 3는 비 정상적인 오버레이 버니어를 나타낸 평면사진이다.
도 3을 참조하면, 오버레이 버니어 형성을 위한 식각 공정에서 리버스 마이크로 로딩 이펙트의 영향으로 모 버니어(10) 및 자 버니어(20) 사이의 영역이 깨끗하게 식각되지 못한 것을 알 수 있다.
도 4는 로딩 이펙트를 도시한 개략도이다.
도 4를 참조하면, 패턴 밀도가 조밀한 영역(A) 및 패턴 밀도가 소한 영역(B) 사이에 식각 속도의 차이가 발생하여 피식각층(30)의 식각 깊이가 다르게 나타난 경우를 나타낸 것이다. 이와 같은 경우 리버스 마이크로 로딩 이펙트가 발생하였다고 한다. 패턴의 밀도가 조밀하고 패턴의 크기가 작은 영역은 상대적으로 반응 부산물이 피식각층(30)의 표면에 잔류하게 될 확률이 높아지게 되며, 이러한 부산물들은 식각 공정의 활성도를 저하시키는 원인이 된다. 그러나, 리버스 마이크로 로딩 이펙트의 영향으로 패턴 밀도가 소한 영역의 식각 공정이 정상적으로 조절되지 못하고 그 식각면이 비 정상적으로 형성되는 문제가 있다.
상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 미세 더미 패턴들을 이용하여 모 버니어 및 자 버니어 사이의 패턴 밀도를 증가시킴으로써 리버스 마이크로 로딩 이펙트에 의한 반도체 기판의 유실문제 및 오버레이 버니어가 정상적으로 형성되지 못하는 문제를 해결할 수 있는 오버레이 버니어 및 그를 이용한 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위해 본 발명에 따른 오버레이 버니어는
모 버니어(Vernier) 및 자 버니어(Vernier)를 포함하는 박스 인 박스(Box in Box)형의 오버레이 버니어(Overlay Vernier)에 있어서,
모 버니어 및 자 버니어의 사이 영역에 소정의 밀도를 갖는 미세 더미 패턴들을 더 포함하는 것을 특징으로 한다.
아울러, 본 발명에 따른 오버레이 버니어를 이용한 반도체 소자의 형성 방법은
모 버니어 및 자 버니어의 사이 영역에 소정의 밀도를 갖는 미세 더미 패턴들을 더 포함하는 오버레이 버니어를 형성하는 단계 및
상기 오버레이 버니어를 이용하여 반도체 소자의 형성 공정을 수행하는 것을 특징으로 한다. 이때, 상기 미세 더미 패턴들은 상기 모 버니어 및 자 버니어를 연결하는 바형 패턴이 소정의 간격을 갖도록 배열하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
여기서, 상기 미세 더미 패턴들은 상기 모 버니어 및 자 버니어를 연결하는 바형 패턴이 소정의 간격으로 배열된 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 오버레이 버니어에 관하여 상세히 설명하면 다음과 같다.
도 5은 본 발명에 따른 오버레이 버니어를 도시한 평면도이다.
도 5을 참조하면, 모 버니어(100) 내측에 자 버니어(120)를 포함하는 박스 인 박스(Box in Box)형의 오버레이 버니어로, 모 버니어(100) 및 자 버니어(120)의 사이 영역에 소정의 밀도를 갖는 미세 더미 패턴(130)들을 더 포함하고 있다. 이때, 미세 더미 패턴(130)들은 모 버니어(100) 및 자 버니어(120)를 연결하는 바형(Bar-type) 패턴이 소정의 간격으로 배열된다.
상술한 바와 같이, 미세 더미 패턴들을 이용하여 모 버니어 및 자 버니어 사이의 패턴 밀도를 증가시킴으로써 리버스 마이크로 로딩 이펙트에 의한 반도체 기 판의 유실문제 및 오버레이 버니어가 정상적으로 형성되지 못하는 문제를 해결할 수 있다. 아울러, 본 발명에 따른 오버레이 버니어를 이용하여 형성하는 반도체 소자의 제조 방법은 반도체 소자의 형성 공정을 안정적으로 수행할 수 있도록 한다.
이상에서 설명한 바와 같이 본 발명에 따른 오버레이 버니어는 미세 더미 패턴들을 이용하여 모 버니어 및 자 버니어 사이의 패턴 밀도를 증가시킴으로써 리버스 마이크로 로딩 이펙트에 의한 반도체 기판의 유실문제 및 오버레이 버니어가 정상적으로 형성되지 못하는 문제를 해결할 수 있다. 따라서, 후속 공정의 실패를 방지하고 반도체 소자의 형성 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 모 버니어(Vernier) 및 자 버니어(Vernier)를 포함하는 박스 인 박스(Box in Box)형의 오버레이 버니어(Overlay Vernier)에 있어서,모 버니어 및 자 버니어의 사이 영역에 소정의 밀도를 갖는 미세 더미 패턴들을 더 포함하는 것을 특징으로 하는 오버레이 버니어.
- 제 1 항에 있어서,상기 미세 더미 패턴들은 상기 모 버니어 및 자 버니어를 연결하는 바형 패턴이 소정의 간격으로 배열된 것을 특징으로 하는 오버레이 버니어.
- 모 버니어 및 자 버니어의 사이 영역에 소정의 밀도를 갖는 미세 더미 패턴들을 더 포함하는 오버레이 버니어를 형성하는 단계; 및상기 오버레이 버니어를 이용하여 반도체 소자의 형성 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 미세 더미 패턴들은 상기 모 버니어 및 자 버니어를 연결하는 바형 패턴이 소정의 간격을 갖도록 배열하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060007404A KR20070077687A (ko) | 2006-01-24 | 2006-01-24 | 오버레이 버니어 및 그를 이용한 반도체 소자의 제조 방법 |
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Publications (1)
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|---|---|
| KR20070077687A true KR20070077687A (ko) | 2007-07-27 |
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| KR (1) | KR20070077687A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919581B1 (ko) * | 2007-06-11 | 2009-10-01 | 주식회사 하이닉스반도체 | 오버레이 버니어를 포함하는 반도체 소자 |
| US9747682B2 (en) | 2013-03-08 | 2017-08-29 | Samsung Electronics Co., Ltd. | Methods for measuring overlays |
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2006
- 2006-01-24 KR KR1020060007404A patent/KR20070077687A/ko not_active Application Discontinuation
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