KR20090098207A - 반도체 소자의 오버레이 버니어 및 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 오버레이 버니어 및 반도체 소자의 제조 방법에 관한 것으로, 라인/스페이스 패턴이 서로 교차하여 구비되는 격자 무늬 형태의 모 버니어를 형성하고, 상기 모 버니어와 동일한 형태로 형성되되, 상기 모 버니어의 격자 무늬가 45도로 회전한 형태의 자 버니어를 형성하여 중첩도를 측정함으로써, 마이크로 로딩 이펙트의 영향을 받지 않고 오버레이 버니어를 형성할 수 있으며, 중첩도의 정확성을 향상시키는 기술을 개시한다.
Description
본 발명은 반도체 소자의 오버레이 버니어(Overlay Vernier) 및 반도체 소자의 제조 방법에 관한 것이다. 특히, 로딩 이펙트(Loading Effect)에 의해 오버레이 버니어가 정상적으로 형성되지 못하는 문제를 해결할 수 있는 방법에 관한 것이다.
반도체 형성 공정에 있어서 반도체 기판 상부에 게이트를 형성하고 그 상부층에는 비트라인을 형성하고, 비트라인 상부층에는 캐패시터를 형성하고, 캐패시터 상부층에는 금속 배선을 형성한다.
이와 같이 반도체 소자는 다수개의 층간 구조로 구비되며, 각 층간 구조물을 형성하기 위하여 하부층과의 중첩도를 측정하는 공정을 수행한다. 중첩도 측정을 위해서 반도체 기판의 스크라이브 레인(Scribe Lane) 영역에 오버레이 버니어를 형성한다.
오버레이 버니어는 사각형 형태의 모 버니어 및 그 상부층에 구비되는 사각형 형태의 자버니어로 구비되며 모 버니어 및 자 버니어가 정렬된 정도를 측정하여 각층간 구조물이 정확하게 중첩되었는지 측정하는 역할을 수행한다.
이때, 오버레이 버니어의 모 버니어는 반도체 기판의 하부층에 사각형 형태로 패터닝하여 형성하는데, 이와 같은 사각형 형태의 패턴은 셀 영역의 패턴에 비하여 큰 크기로 정의되고 있으므로, 반도체 소자를 형성하는 식각 공정에서 마이크로 로딩 이펙트(Micro Loading Effect)가 발생하여 모 버니어의 바닥 부분이 정상적으로 식각되지 못하는 문제가 있다.
도 1은 마이크로 로딩 이펙트를 설명하기 위한 단면도이다.
도 1을 참조하여 상기한 마이크로 로딩 이펙트(Micro Loading Effect)를 설명하면, 패턴 밀도가 조밀한 영역(A) 및 패턴 밀도가 소한 영역(B) 간에 식각 속도의 차이가 발생하여 피식각층(100)의 식각 깊이가 다르게 나타난 경우를 나타낸 것이다.
이와 같은 경우를 마이크로 로딩 이펙트가 발생하였다고 한다. 패턴의 밀도가 조밀하고 패턴의 크기가 작은 영역은 상대적으로 반응 부산물이 피식각층(100)의 표면에 잔류하게 될 확률이 높아지게 되며, 이러한 부산물들은 식각 공정의 활성도를 저하시키는 원인이 된다. 따라서, 마이크로 로딩 이펙트의 영향으로 패턴 밀도가 소한 영역의 식각 공정이 정상적으로 조절되지 못하고 그 식각면이 비정상적으로 형성되는 문제가 있다.
도 2 (ⅰ) 및 (ⅱ)는 종래 기술에 따른 반도체 소자의 오버레이 버니어를 도시한 것으로, 박스 인 박스 형태의 오버레이 버니어를 도시한 평면도 및 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2 (ⅰ)을 참조하면, 반도체 기판(200)에 사각 띠 형태의 모 버니어(200)가 구비되고, 모 버니어(200) 내측에 박스 형태의 자 버니어(210)가 구비된다. 이때, 자 버니어(210)는 모 버니어(200)와 일정 거리 이격되어 구비된다.
도 2 (ⅱ)를 참조하면, 반도체 기판(250)을 식각하여 박스 형태의 모 버니어(265)를 형성한다.
여기서, 모 버니어(265) 식각 공정 시 모 버니어(265)의 크기가 셀 영역에 형성된 패턴의 크기보다 더 크게 형성되므로, 모 버니어(265)와 셀 영역에 형성된 패턴 간에 식각 정도가 상이하게 가해지는 마이크로 로딩 이펙트(Micro Loading Effect)가 발생하여 오버레이 버니어가 정상적으로 형성되지 않게 된다.
다음에, 모 버니어(265)를 포함하는 전체 상부에 층간 절연막(270)을 형성하고, 층간 절연막(270) 상부에 박스 형태의 자 버니어(280)를 형성한다.
이때, 자 버니어(280)는 모 버니어(265) 내측에 형성되도록 하는 것이 바람직하다.
상술한 종래 기술에 따른 반도체 소자의 오버레이 버니어 및 반도체 소자의 제조 방법에서, 오버레이 버니어의 크기가 셀 영역에 형성되는 패턴의 크기보다 더 크게 형성되므로, 오버레이 버니어를 형성하는 식각 공정 시 셀 영역에 형성된 패턴과의 식각 정도 차이에 의해 마이크로 로딩 이펙트가 발생하여 오버레이 버니어가 정상적으로 형성되지 못하고, 중첩도의 정확성이 저하되는 문제점이 있다.
본 발명은 라인/스페이스 패턴이 서로 교차하여 구비되는 격자 무늬 형태의 모 버니어를 형성하고, 상기 모 버니어와 동일한 형태로 형성되되, 상기 모 버니어의 격자 무늬가 45도로 회전한 형태의 자 버니어를 형성하여 중첩도를 측정함으로써, 마이크로 로딩 이펙트의 영향을 받지 않고 오버레이 버니어를 형성할 수 있으며, 중첩도의 정확성을 향상시키는 반도체 소자의 오버레이 버니어 및 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 오버레이 버니어 및 반도체 소자의 제조 방법은
반도체 기판의 스크라이브 레인 영역에 구비되는 오버레이 버니어에 있어서,
복수 개의 라인/스페이스 패턴이 수직으로 교차하는 격자 무늬로 형성된 모 버니어와,
상기 모 버니어와 동일한 격자 무늬로 형성되되, 상기 모 버니어가 소정 각도 회전된 형태로 형성된 자 버니어를 포함하는 것을 특징으로 하고,
상기 자 버니어는 상기 모 버니어가 45도 회전된 형태로 형성된 것과,
상기 모 버니어의 상기 라인 패턴의 교차점과 상기 자 버니어의 상기 라인 패턴의 교차점이 오버랩되도록 정렬하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 상에 제 1 패턴을 형성한 후 그 상부에 제 2 패턴을 형성하는데 있어서,
상기 제 1 패턴 형성 공정을 이용하여 상기 반도체 기판의 스크라이브 레인 영역에 복수 개의 라인/스페이스 패턴이 수직으로 교차하여 격자 무늬를 형성하는 모 버니어를 형성하는 단계와,
상기 모 버니어를 포함하는 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계와,
상기 층간 절연막 상부에 상기 제 2 패턴 형성 공정을 이용하여 상기 층간 절연막 상부에 상기 모 버니어와 동일한 격자 무늬를 구비하되, 상기 모 버니어가 소정 각도 회전된 형태로 형성된 자 버니어를 형성하는 단계와,
상기 모 버니어와 자 버니어를 이용하여 상기 제 1 패턴과 제 2 패턴의 중첩도를 측정하는 단계를 포함하는 것을 특징으로 하고,
상기 자 버니어는 상기 모 버니어가 45도 회전된 형태로 형성하는 것과,
상기 제 1 패턴 및 제 2 패턴 형성 시 사용되는 노광 마스크는 하프톤 위상 반전 마스크 또는 바이너리 마스크인 것과,
상기 모 버니어의 상기 라인 패턴의 교차점과 상기 자 버니어의 상기 라인 패턴의 교차점이 오버랩되도록 정렬하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 오버레이 버니어 및 반도체 소자의 제조 방법은 라인/스페이스 패턴이 서로 교차하여 구비되는 격자 무늬 형태의 모 버니어를 형성하고, 상기 모 버니어와 동일한 형태로 형성되되, 상기 모 버니어의 격자 무늬가 45도로 회전한 형태의 자 버니어를 형성하여 중첩도를 측정함으로써, 마이크로 로딩 이펙트의 영향을 받지 않고 오버레이 버니어를 형성할 수 있으며, 중첩도의 정확성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도이다.
도 3a를 참조하면, 스크라이브 레인 영역에 구비된 모 버니어를 도시한 것으로, 복수 개의 라인/스페이스 패턴(300, 310)이 수직으로 교차하여 격자 무늬를 형성하고 있다.
도 3b를 참조하면, 오버레이 버니어 영역에 구비된 자 버니어를 도시한 것으로, 복수 개의 라인/스페이스 패턴(320, 330)이 수직으로 교차하여 격자 무늬를 형성하되, 상기 '도 3a'에 도시된 모 버니어가 45도 회전된 형태로 형성하는 것이 바람직하다.
도 3c를 참조하면, 상기 '도 3a'의 모 버니어와 상기 '도 3b'의 자 버니어가 중첩된 모습을 도시한 것으로, 모 버니어(350)의 라인/스페이스 패턴이 교차되는 부분과 자 버니어(360)의 라인/스페이스 패턴이 교차되는 부분을 일치시켜 오버레이를 측정한다.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 오버레이 버니어 및 반도체 소자의 제조 방법을 도시한 것으로, 상기 '도 3c'의 X - X'에 따른 절단면을 도시한 단면도이다.
반도체 기판의 셀 영역 상에 제 1 패턴(미도시)을 형성한 후 그 상부에 제 2 패턴(미도시)을 형성하는데 있어서, 상기 제 1 패턴(미도시)과 상기 제 2 패턴(미도시)을 정렬하기 위하여 스크라이브 레인 영역에 오버레이 버니어를 형성하여 상기 제 1 패턴(미도시)과 상기 제 2 패턴(미도시) 간의 중첩도를 확인한다.
도 4a를 참조하면, 반도체 기판(400) 상에 상기 제 1 패턴을 형성하는 공정을 이용하여 반도체 기판(400)의 스크라이브 레인(Scribe Lane) 영역에 라인/스페이스(Line/Space) 패턴이 수직으로 교차하여 격자 무늬를 형성하는 모 버니어(410)를 형성한다.
이때, 모 버니어(410)의 라인 패턴 CD(Critical Dimension)는 셀(Cell) 영역에 형성되는 상기 제 1 패턴의 CD와 동일한 크기로 형성하는 것이 바람직하며, 상기 라인 패턴 사이의 피치(Pitch)도 동일하게 형성하는 것이 바람직하다.
도 4b를 참조하면, 모 버니어(410)를 포함하는 반도체 기판(400) 전체 상부에 층간 절연막(420)을 형성한다.
다음에, 상기 셀 영역에 상기 제 2 패턴을 형성하기 위한 공정을 이용하여 층간 절연막(420) 상부에 자 버니어(430)를 형성한다. 이때, 자 버니어(430)는 모 버니어(410)와 동일한 모양으로 형성되되, 모 버니어(410)가 45도 회전된 형태로 형성되며, 모 버니어(410)와 인접한 모 버니어(410) 사이에 자 버니어(430)가 위치된다.
여기서, 상기 제 1 패턴 및 제 2 패턴 형성 시 사용되는 노광 마스크는 하프톤 위상 반전 마스크 또는 바이너리 마스크인 것이 바람직하다.
그 다음, 상기 제 1 패턴 및 상기 제 2 패턴의 중첩도를 측정하기 위해 상기 스크라이브 레인 영역의 모 버니어(410) 및 자 버니어(430) 간의 중첩도를 측정한다.
상기와 같이, 본 발명에 따른 반도체 소자의 오버레이 버니어는 모 버니어 및 자 버니어의 패턴 밀도를 증가시킴으로써, 셀 영역에 형성되는 패턴과의 크기 차이에 의해 발생하던 마이크로 로딩 이펙트를 방지할 수 있다.
또한, 웨이퍼 에지부에서 웨이퍼 휨 현상이 발생하는 경우에도 오버레이 측정이 가능하여 오버레이의 정확도를 향상시킬 수 있다.
도 1은 로딩 이펙트를 도시한 개략도.
도 2는 종래 기술에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도 및 단면도.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
300, 320 : 라인 패턴 310, 330 : 스페이스 패턴
350 : 모 버니어 360 : 자 버니어
400 : 반도체 기판 410 : 모 버니어
420 : 층간 절연막 430 : 자 버니어
Claims (7)
- 반도체 기판의 스크라이브 레인 영역에 구비되는 오버레이 버니어에 있어서,복수 개의 라인/스페이스 패턴이 수직으로 교차하는 격자 무늬로 형성된 모 버니어; 및상기 모 버니어와 동일한 격자 무늬로 형성되되, 상기 모 버니어가 소정 각도 회전된 형태로 형성된 자 버니어를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.
- 제 1 항에 있어서,상기 자 버니어는 상기 모 버니어가 45도 회전된 형태로 형성된 것을 특징으로 하는 반도체 소자의 오버레이 버니어.
- 제 1 항에 있어서,상기 모 버니어의 상기 라인 패턴의 교차점과 상기 자 버니어의 상기 라인 패턴의 교차점이 오버랩되도록 정렬하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.
- 반도체 기판 상에 제 1 패턴을 형성한 후 그 상부에 제 2 패턴을 형성하는데 있어서,상기 제 1 패턴 형성 공정을 이용하여 상기 반도체 기판의 스크라이브 레인 영역에 복수 개의 라인/스페이스 패턴이 수직으로 교차하여 격자 무늬를 형성하는 모 버니어를 형성하는 단계;상기 모 버니어를 포함하는 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계;상기 층간 절연막 상부에 상기 제 2 패턴 형성 공정을 이용하여 상기 층간 절연막 상부에 상기 모 버니어와 동일한 격자 무늬를 구비하되, 상기 모 버니어가 소정 각도 회전된 형태로 형성된 자 버니어를 형성하는 단계; 및상기 모 버니어와 자 버니어를 이용하여 상기 제 1 패턴과 제 2 패턴의 중첩도를 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 자 버니어는 상기 모 버니어가 45도 회전된 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 제 1 패턴 및 제 2 패턴 형성 시 사용되는 노광 마스크는 하프톤 위상 반전 마스크 또는 바이너리 마스크인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 모 버니어의 상기 라인 패턴의 교차점과 상기 자 버니어의 상기 라인 패턴의 교차점이 오버랩되도록 정렬하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020080023441A KR20090098207A (ko) | 2008-03-13 | 2008-03-13 | 반도체 소자의 오버레이 버니어 및 반도체 소자의 제조방법 |
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Cited By (2)
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| KR102460132B1 (ko) * | 2022-07-19 | 2022-10-31 | (주)오로스 테크놀로지 | 오버레이 마크 및 이를 이용한 오버레이 측정방법 및 반도체 소자의 제조방법 |
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2008
- 2008-03-13 KR KR1020080023441A patent/KR20090098207A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| US9846359B1 (en) | 2016-06-14 | 2017-12-19 | Samsung Electronics Co., Ltd. | Diffraction-based overlay marks and methods of overlay measurement |
| KR102460132B1 (ko) * | 2022-07-19 | 2022-10-31 | (주)오로스 테크놀로지 | 오버레이 마크 및 이를 이용한 오버레이 측정방법 및 반도체 소자의 제조방법 |
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