KR101179270B1 - 오버레이 버니어 및 이를 이용한 오버레이 정확도 측정방법 - Google Patents

오버레이 버니어 및 이를 이용한 오버레이 정확도 측정방법 Download PDF

Info

Publication number
KR101179270B1
KR101179270B1 KR1020100132634A KR20100132634A KR101179270B1 KR 101179270 B1 KR101179270 B1 KR 101179270B1 KR 1020100132634 A KR1020100132634 A KR 1020100132634A KR 20100132634 A KR20100132634 A KR 20100132634A KR 101179270 B1 KR101179270 B1 KR 101179270B1
Authority
KR
South Korea
Prior art keywords
pattern
mother
overlay
mother pattern
shape
Prior art date
Application number
KR1020100132634A
Other languages
English (en)
Other versions
KR20120071051A (ko
Inventor
유해욱
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100132634A priority Critical patent/KR101179270B1/ko
Publication of KR20120071051A publication Critical patent/KR20120071051A/ko
Application granted granted Critical
Publication of KR101179270B1 publication Critical patent/KR101179270B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605Workpiece metrology
    • G03F7/70616Monitoring the printed patterns
    • G03F7/70633Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명의 오버레이 버니어는, 기판 상에 형성된 오버레이 버니어 자패턴; 및 오버레이 버니어 자패턴의 외측에 오버레이 버니어 자패턴을 둘러싸게 배치되고, 제1 형상의 제1 모패턴 및 상기 제1 모패턴과 상이한 제2 형상으로 제1 모패턴의 인근에 이격하여 배치된 제2 모패턴을 구비하는 오버레이 버니어 모패턴을 포함한다.

Description

오버레이 버니어 및 이를 이용한 오버레이 정확도 측정방법{Overlay vernier and the method for measuring overlay accuracy by using the same}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자의 정렬을 위한 오버레이 버니어에 관한 것이다.
반도체 소자의 집적도가 급격히 증가됨에 따라, 한정된 공간 내에 복수의 패턴들을 형성하기 위해 패턴의 크기가 점점 작아지고, 이에 따라 미세 패턴의 형성이 요구되고 있다. 이 복수 개의 미세 패턴을 포함하면서 다층 구조로 적층하는 경우, 소자간의 동작이 원활하게 이루어지기 위해서는 전 공정에서 형성시킨 미세 패턴들과 현 공정에서 형성된 미세 패턴 사이의 정렬, 즉 오버레이가 정확하게 이루어지는 것이 중요하다. 오버레이(Overlay)는 적층 구조의 반도체 소자를 제조함에 있어서, 전 공정에서 형성시킨 레이어(layer)와 현 공정을 통해 형성하는 레이어간의 정렬상태를 나타내는 지수이다.
오버레이 정도를 제어하는 것은 반도체 소자의 고집적화 추세에서 매우 중요한 사항이 되고 있으며, 통상의 반도체 제조공정에서는 전 공정에서 형성시킨 레이어(layer)와 현 공정을 통해 형성시키는 레이어 간의 정렬 상태를 파악 및 보정하기 위해 웨이퍼의 스크라이브 레인 영역(scribe lane region)에 오버레이 버니어(overlay vernier)을 형성하여 레이어간의 오버레이를 측정하고 있다. 여기서 오버레이 버니어는 반도체 기판 상에 소정의 패턴을 형성할 때 노광 마스크를 정확한 위치에 정렬시키기 위해 형성시키는 일종의 패턴으로써 소자형성영역의 패턴과 동시에 형성된다. 스크라이브 라인 영역 상에 형성되는 오버레이 버니어는 웨이퍼의 인트라(intra) 성분을 측정하고 보정하도록 배치한 이너 버니어(Inner Vernier)뿐만 아니라 공정을 진행하는 과정에서 발생하는 오버레이 버니어의 균열(crack) 또는 신호 불량을 야기하는 문제들을 검출하기 위해 서로 다른 타입의 여러 가지 오버레이 버니어들을 형성하고 있다. 그러나 프레임 영역상의 한정된 공간을 가지는 스크라이브 라인 내에 오버레이 버니어뿐만 아니라 얼라인키(align key), 모니터링 패턴들 및 테스트 패턴들과 같은 계측 패턴들을 구현하여야 하므로 항상 공간이 부족한 것이 현실이다. 이에 따라 스크라이브 라인 상에 배치된 오버레이 버니어를 포함하는 계측 패턴들은 중요도 또는 불량 발생 여부에 따라 삭제하는 경우가 발생되며, 삭제한 오버레이 버니어를 포함하는 계측 패턴들이 추후에 필요한 경우 레티클을 수정하여 다시 제작하는 경우도 발생하고 있다. 이 경우 공정 단계가 증가되어 후속 공정에 영향을 미치는 문제가 발생한다. 따라서 오버레이 버니어가 스크라이브 라인 내에서 점유하고 있는 공간의 활용도를 높이면서 공정 단계가 증가를 감소시킬 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 스크라이브 라인 내에 오버레이 버니어가 차지하는 공간을 최소화하여 공간 활용도를 높이면서, 공정 진행상에서 유발될 수 있는 문제들을 확인할 수 있는 오버레이 버니어를 제공하는데 있다.
본 발명에 따른 오버레이 버니어는, 기판 상에 형성된 오버레이 버니어 자패턴; 및 상기 오버레이 버니어 자패턴의 외측에 상기 오버레이 버니어 자패턴을 둘러싸게 배치되고, 제1 형상의 제1 모패턴 및 상기 제1 모패턴과 상이한 제2 형상으로 상기 제1 모패턴의 인근에 이격하여 배치된 제2 모패턴을 구비하는 오버레이 버니어 모패턴을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 오버레이 버니어 자패턴은 박스(box) 형상 또는 막대(bar) 패턴이 사각형 형태로 배치되어 있으면서 상기 사각형 형태의 모서리 부분이 이격하게 배치된 형상으로 형성된다.
상기 제1 모패턴 및 제2 모패턴은 상기 기판 상에 배치된 오버레이 버니어 자패턴을 둘러싸게 배치되면서 동일한 형태의 패턴들이 서로 마주보는 방향으로 위치하도록 배치된다.
상기 제1 형상의 제1 모패턴은 박스 형상으로 형성되어 있고, 상기 제2 형상의 제2 모패턴은 적어도 2개의 막대 패턴들이 서로 평행하게 배열된다.
상기 제1 형상의 제1 모패턴은 박스 형상으로 형성되어 있고, 상기 제2 형상의 제2 모패턴은 복수 개의 도트(dot) 패턴들로 형성된다.
상기 제1 형상의 제1 모패턴은 적어도 2개의 막대 패턴들이 서로 평행하게 배열된 형상으로 형성되어 있고, 상기 제2 형상의 제2 모패턴은 복수 개의 도트(dot) 패턴들로 형성된다.
상기 제2 모패턴은 상기 제1 모패턴과 동일한 방향을 가지게 배치된다.
상기 제1 모패턴 또는 제2 모패턴은 상기 기판 내에 형성된 트렌치(trench) 구조 또는 기판 표면 위로 돌출된 메사(mesa) 구조로 형성된다.
본 발명에 따른 오버레이 정확도 측정방법은, 이전 레이어(layer)에서 형성된 제1 형상의 제1 모패턴 및 상기 제1 모패턴과 상이한 제2 형상으로 상기 제1 모패턴의 인근에 이격하여 배치된 제2 모패턴을 포함하는 오버레이 버니어 모패턴과, 현 레이어에서 형성된 오버레이 버니어 자패턴의 상하간의 차 또는 좌우간의 차를 검사하여 오버레이 정확도를 측정하는 방법에 있어서, 상기 오버레이 버니어 자패턴과 제1 모패턴에 대해 오버레이 검사를 수행하는 단계; 및 상기 오버레이 검사를 수행하는 과정에서 상기 제1 모패턴으로부터 신호 검출이 어려우면 상기 오버레이 버니어 자패턴과 상기 제2 모패턴에 대해 오버레이 검사를 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 모패턴 및 제2 모패턴은 상기 기판 상에 배치된 오버레이 버니어 자패턴을 둘러싸게 배치되면서 동일한 형태의 패턴들이 서로 마주보는 방향으로 위치하며, 상기 제2 모패턴은 상기 제1 모패턴과 동일한 방향으로 배치된다.
본 발명에 따르면, 스크라이브 라인 내에 배치되는 오버레이 버니어를 한 곳으로 통합함으로써 오버레이 버니어가 차지하는 공간면적을 감소시켜 공간 활용도를 향상시킬 수 있다. 또한 스크라이브 라인 내에 형성된 각기 다른 형태의 오버레이 버니어들간의 정렬 상태를 한번에 확인할 수 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 오버레이 버니어 구조를 설명하기 위해 나타내보인 도면들이다.
도 2 및 도 3은 오버레이 버니어를 이용한 오버레이 정렬도 측정을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 오버레이 버니어 구조를 설명하기 위해 나타내보인 도면들이다.
도 1a를 참조하면, 본 발명의 실시예에 따른 오버레이 버니어 구조는, 반도체 기판(10)의 오버레이 버니어 영역에 오버레이 버니어 자패턴(120) 및 오버레이 버니어 모패턴(117)이 배치된다. 오버레이 버니어 영역은 웨이퍼의 스크라이브 라인(scribe lane) 영역에 배치된다. 스크라이브 라인 영역은 웨이퍼의 칩 주변에 형성되며 웨이퍼 공정 완료 후에 절단되어 폐기된다. 여기서 오버레이 버니어 모패턴(117)은 상기 오버레이 버니어 자패턴(120)의 외측에 배치되며, 오버레이 버니어 자패턴(120)을 둘러싸게 배치되어 있다. 이 오버레이 버니어 모패턴(117)은 제1 형상의 제1 모패턴(100a, 100b) 및 제1 모패턴(100a, 100b)의 인근에 이격하여 배치된 제2 형상의 제2 모패턴(115a, 115b)을 포함하여 구성된다.
오버레이 버니어 자패턴(120)은 박스(box) 형상으로 형성되거나 또는 막대(bar) 패턴이 사각형 형태로 배치된 형상으로 형성된다. 막대 패턴이 사각형 형태로 배치된 경우, 사각형 형태의 모서리 부분이 이격하게 각각의 막대 패턴들이 배치된다. 여기서 오버레이 버니어 자패턴(120)은 반도체 기판(10)을 박스 형상 또는 막대 패턴 형상으로 식각하여 형성된 트렌치(trench) 구조이거나 또는 반도체 기판(10) 표면으로부터 박스 형상 또는 막대 패턴 형상으로 돌출하게 형성된 메사(mesa) 구조로 형성된다.
오버레이 버니어 자패턴(120)의 외측에 상기 오버레이 버니어 자패턴(120)을 둘러싸는 형상으로 형성된 오버레이 버니어 모패턴(117)은 제1 형상의 제1 모패턴(100a, 100b) 및 제2 형상의 제2 모패턴(115a, 115b)을 포함하여 구성된다. 여기서 제2 형상의 제2 모패턴(115a, 115b)은 제1 모패턴(100a, 100b)의 인근에 이격하여 배치되며, 제1 형상의 제1 모패턴(100a, 100b) 및 제2 형상의 제2 모패턴(115a, 115b)은 서로 상이한 형상으로 형성된다.
구체적으로, 도 1a에 도시한 바와 같이, 제1 형상의 제1 모패턴(100a, 100b)은 직사각형의 박스 형상으로 형성되어 있고, 제2 형상의 제2 모패턴(115a, 115b)은 적어도 2개의 막대 패턴들(105a, 110a, 105b, 110b)이 서로 평행하게 배열된다. 여기서 제2 모패턴(115a, 115b)은 제1 모패턴(100a, 100b)과 동일한 방향을 가지게 배치된다. 예를 들어, 도 1a에 도시한 바와 같이, 수평 방향으로 제1 모패턴(100a)과 제2 모패턴(115a)이 한 변을 이루게 배치되고, 수직 방향으로 제1 모패턴(100b)과 제2 모패턴(115b)이 또 다른 한 변을 이루게 배치된다. 이 경우, 동일한 형태의 패턴들은 서로 마주보는 방향으로 배치된다. 즉, 박스 형상의 제1 모패턴(100a, 제1 100b)들끼리 서로 마주보는 방향으로 배치되며, 막대 패턴인 제2 모패턴(115a,115a)들끼리 서로 마주보는 방향으로 배치된다. 여기서 오버레이 버니어 모패턴(117)은 반도체 기판(10)을 박스 형상 또는 막대 패턴 형상으로 식각하여 형성된 트렌치(trench) 구조이거나 또는 반도체 기판(10) 표면으로부터 박스 형상 또는 막대 패턴 형상으로 돌출하게 형성된 메사(mesa) 구조로 형성된다. 제1 모패턴(100a, 100b) 및 제2 모패턴(115a, 115b)은 레이아웃(layout)을 설계하는 단계에서 각각 상이한 형상으로 설계한다.
이러한 오버레이 버니어 모패턴을 구성하는 제1 모패턴 및 제2 모패턴은 상술한 형상이외에도 각각 상이한 형상으로 배치할 수 있다. 예를 들어 도 1b의 오버레이 버니어 구조는, 오버레이 버니어 자패턴(120)이 배치되어 있고, 오버레이 버니어 자패턴(120) 외측에 형성된 오버레이 버니어 모패턴(127)에서 제1 형상의 제1 모패턴(100a, 100b)은 도 1a의 제1 모패턴과 동일한 박스 형상으로 형성되어 있다. 그리고 제1 모패턴(100a, 100b)에 인근하여 배치된 제2 형상의 제2 모패턴(125a, 125b)은 복수 개의 도트(dot) 패턴들이 배치된 구조로 형성되어 있다. 또한 도 1c에 도시한 바와 같이, 오버레이 버니어 모패턴(137)에서 제1 형상의 제1 모패턴(130a, 130b)은 적어도 2개의 막대 패턴들이 서로 평행하게 배열된 구조로 형성되어 있고, 제1 모패턴(130a, 130b)에 인근하여 배치된 제2 형상의 제2 모패턴(125a, 125b)은 복수 개의 도트(dot) 패턴들이 배치된 구조로 형성할 수도 있다.
이와 같이 오버레이 버니어 모패턴을 서로 상이한 형상을 가지는 제1 모패턴 및 제2 모패턴으로 분리하여 배치하면, 각 단계에서 형성된 패턴들, 즉, 이전 단계에서 형성된 버니어와 후 단계에서 형성된 버니어 간의 상대적인 위치관계를 검사하여 패턴들의 오버레이 정확도를 검사하는 단계에서 신뢰도를 향상시킬 수 있다. 이에 대해 도 2 및 도 3을 참조하여 설명하기로 한다.
도 2 및 도 3은 오버레이 버니어를 이용한 오버레이 정렬도 측정을 설명하기 위해 나타내보인 도면들이다.
오버레이는 이전 레이어(layer)에서 형성된 오버레이 버니어 모패턴과, 현 레이어에서 형성된 오버레이 버니어 자패턴의 상하간의 차 또는 좌우간의 차를 검사하여 오버레이 정확도를 측정하고 있다. 도 2 및 도 3을 참조하면, 종래의 경우에는 오버레이 버니어 자패턴(205, 325) 외측에 형성된 오버레이 버니어 모패턴(200, 300)은 단일한 형상으로 형성하여 왔다. 이와 같이 오버레이 버니어 모패턴이 단일 형상을 가지는 구조로 형성되면, 도 2의 (a)에 도시한 바와 같이 오버레이 버니어 모패턴(200)의 신호 강도가 약하거나 노이즈와 같은 신호 불량이 발생하는 경우에 오버레이 버니어 자패턴(205)과의 오버레이 정확도를 검사하기 어려운 문제가 발생하였다. 또한 도 3의 (a)에 도시한 바와 같이, 오버레이 버니어 모패턴(300)에 균열(crack, A)이 발생하거나 파티클에 의한 어택(B)이 발생하는 경우에도 오버레이 버니어 자패턴(325)과의 오버레이 정확도를 검사하기 어려운 점이 있었다. 이러한 균열 또는 파티클에 의한 어택은 현재 반도체 소자 제조 공정에서 가장 널리 사용되는 하드마스크 물질인 비정질 탄소층이 스탭 커버리지(Step coverage)가 좋지 않아 그 모서리를 따라 O2 플라즈마 공정시 균열이 발생하는 것으로 관측되고 있다. 이 경우 종래에는 불량이 발생한 오버레이 버니어 모패턴을 제거한 후 다시 모패턴을 형성함으로써 공정 단계가 증가하고, 후속 공정에 영향을 미치는 문제가 있었다.
이에 대해 오버레이 버니어 모패턴을 서로 상이한 형상을 가지는 제1 모패턴(210a, 210b) 및 제2 모패턴(215a, 215b)으로 분리하여 배치한 도 2의 (b)를 참조하면, 제1 모패턴(210a, 210b)에서 검출되는 신호 강도가 약하거나 노이즈와 같은 신호 불량이 발생하더라도 제2 모패턴(215a, 215b)로 변경하여 검사를 수행할 수 있다. 또한 도 3의 (b)를 참조하면, 제1 모패턴(310a, 310b)에 어택(D)이 발생하거나, 균열(C)이 발생하더라도 제2 모패턴(315a, 315b, 315c, 315d)로 변경하면 오버레이 정확도에 대한 검사를 수행할 수 있다. 이에 따라 오버레이 버니어 모패턴을 제거하고 재형성하는 공정을 생략할 수 있다. 또한 오버레이 버니어 구조 및 각 레이어의 오버레이 버니어를 한 곳으로 통합함으로써 프레임 공간면적을 최소화하며, 형성된 다른 형태의 버니어 패턴들간의 오버레이를 한 번에 확인할 수 있다. 이 경우, 제1 모패턴(210a, 210b) 및 제2 모패턴(215a, 215b)은 제1 모패턴이 박스 형상으로 형성되어 있는 경우에는 제2 모패턴은 적어도 2개의 막대 패턴들이 서로 평행하게 배열되게 형성하고, 제1 모패턴을 박스 형상으로 배치한 경우에는 제2 모패턴은 복수 개의 도트(dot) 패턴들로 배치하며, 제1 모패턴이 적어도 2개의 막대 패턴들이 서로 평행하게 배열된 경우에는 제2 모패턴은 복수 개의 도트(dot) 패턴들로 배열하는 것이 바람직하다. 즉, 오버레이 버니어 모패턴을 구성하는 제1 모패턴(210a, 210b) 및 제2 모패턴(215a, 215b)은 서로 상이한 형상을 가지게 배치하는 경우, 오버레이 정확도를 향상시킬 수 있다.
10: 반도체 기판 117: 오버레이 버니어 모패턴
120: 오버레이 버니어 모패턴 100a, 100b: 제1 모패턴
115a, 115b, 125a, 125b: 제2 모패턴

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1 형상의 제1 모패턴 및 상기 제1 모패턴과 상이한 제2 형상으로 상기 제1 모패턴의 인근에 이격하여 배치된 제2 모패턴을 포함하는 오버레이 버니어 모패턴과, 오버레이 버니어 자패턴의 상하간의 차 또는 좌우간의 차를 검사하여 오버레이 정확도를 측정하는 방법에 있어서,
    상기 오버레이 버니어 자패턴과 오버레이 버니어 모패턴의 제1 모패턴을 선택하여 오버레이 검사를 수행하는 단계; 및
    상기 오버레이 검사를 수행하는 과정에서 상기 제1 모패턴으로부터 신호 검출이 어려우면 상기 오버레이 버니어 자패턴과 상기 오버레이 버니어 모패턴의 제2 모패턴을 선택하여 오버레이 검사를 수행하는 단계를 포함하는 오버레이 정확도 측정방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 제1 모패턴 및 제2 모패턴은 오버레이 버니어 자패턴을 둘러싸게 배치되면서 동일한 형태의 패턴들이 서로 마주보는 방향으로 위치하며, 상기 제2 모패턴은 상기 제1 모패턴과 동일한 방향으로 배치된 오버레이 정확도 측정방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 제1 형상의 제1 모패턴은 박스 형상으로 형성되어 있고, 상기 제2 형상의 제2 모패턴은 적어도 2개의 막대 패턴들이 서로 평행하게 배열되어 있는 오버레이 정확도 측정방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 제1 형상의 제1 모패턴은 박스 형상으로 형성되어 있고, 상기 제2 형상의 제2 모패턴은 복수 개의 도트(dot) 패턴들로 이루어진 오버레이 정확도 측정방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 제1 형상의 제1 모패턴은 적어도 2개의 막대 패턴들이 서로 평행하게 배열되어 있고, 상기 제2 형상의 제2 모패턴은 복수 개의 도트(dot) 패턴들로 이루어진 오버레이 정확도 측정방법.
KR1020100132634A 2010-12-22 2010-12-22 오버레이 버니어 및 이를 이용한 오버레이 정확도 측정방법 KR101179270B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100132634A KR101179270B1 (ko) 2010-12-22 2010-12-22 오버레이 버니어 및 이를 이용한 오버레이 정확도 측정방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100132634A KR101179270B1 (ko) 2010-12-22 2010-12-22 오버레이 버니어 및 이를 이용한 오버레이 정확도 측정방법

Publications (2)

Publication Number Publication Date
KR20120071051A KR20120071051A (ko) 2012-07-02
KR101179270B1 true KR101179270B1 (ko) 2012-09-03

Family

ID=46706196

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100132634A KR101179270B1 (ko) 2010-12-22 2010-12-22 오버레이 버니어 및 이를 이용한 오버레이 정확도 측정방법

Country Status (1)

Country Link
KR (1) KR101179270B1 (ko)

Also Published As

Publication number Publication date
KR20120071051A (ko) 2012-07-02

Similar Documents

Publication Publication Date Title
US10747123B2 (en) Semiconductor device having overlay pattern
KR100874922B1 (ko) 반도체 소자의 오버레이 마크 및 그 오버레이 마크를포함한 반도체 소자
KR100787941B1 (ko) 중첩 마크를 갖는 포토 마스크 및 반도체 장치의 제조 방법
US5296917A (en) Method of monitoring accuracy with which patterns are written
KR101179270B1 (ko) 오버레이 버니어 및 이를 이용한 오버레이 정확도 측정방법
US7136520B2 (en) Method of checking alignment accuracy of patterns on stacked semiconductor layers
JP4525067B2 (ja) 位置ずれ検出用マーク
KR20110001804A (ko) 오버레이 버니어 패턴을 이용한 하부 단차 변화 측정 방법
KR20130062697A (ko) 오버레이 버니어 및 이를 이용한 오버레이 정확도 측정방법
US20160043037A1 (en) Mark, semiconductor device, and semiconductor wafer
TWI514492B (zh) 驗證晶圓之電性測試是否存在偏移誤差的方法
US8502384B2 (en) Semiconductor device and manufacturing method thereof
KR101095081B1 (ko) 오버레이 버니어 및 이를 이용한 오버레이 측정 방법
KR20090098207A (ko) 반도체 소자의 오버레이 버니어 및 반도체 소자의 제조방법
KR100591132B1 (ko) 반도체 공정 마진 확인용 패턴
KR100698750B1 (ko) 오버레이 마크를 포함하는 반도체 소자 및 그 제조방법
JP2007335459A (ja) 半導体ウエハ、半導体装置、及び半導体装置の製造方法
KR20080088914A (ko) 반도체 소자의 오버레이 버니어 및 반도체 소자의 제조방법
KR20120067129A (ko) 오버레이 버니어 및 이를 이용한 오버레이 측정 방법
KR20110112725A (ko) 면적 비교를 이용한 콘택홀 크기 검사방법
TW202300901A (zh) 半導體圖案化製程的檢測方法及檢測圖案單元
KR20080084255A (ko) 반도체 소자의 오버레이 버니어 및 반도체 소자
KR20070066050A (ko) 반도체 소자의 오버레이 버니어
KR20110001192A (ko) 오버레이 버니어 및 이를 이용한 오버레이 측정 방법
JP2013110226A (ja) アライメント方法、及びマスクの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150721

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160721

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180829

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190829

Year of fee payment: 8