KR20090077554A - 반도체 장치의 얼라인 키 및 얼라인먼트 측정방법 - Google Patents
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Abstract
얼라인 키의 일부에 손상이 발생하여도 얼라인먼트를 측정할 수 있는 반도체 장치의 얼라인 키는, 반도체기판의 스크라이브 영역에 배치되며, 일정한 길이 및 폭을 가지면서 일정 간격을 두고 서로 쉬프트(shift)되어 배치된 적어도 둘 이상의 단위 얼라인 키 패턴으로 이루어진다.
얼라인 키, 얼라인먼트, 미스얼라인, 패턴 분할
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 노광 단계에서의 패턴 단의 얼라인먼트(alignment)를 측정하기 위한 얼라인 키 및 얼라인먼트 측정방법에 관한 것이다.
최근의 반도체 장치들은 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 반도체 장치들은 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조기술들이 개발되고 있다. 반도체 장치들은 다수의 패턴을 포함하고, 다수의 패턴이 서로 적층되고 전기적으로 연결되어 있다. 이렇게 다수의 적층된 패턴들은 서로 정확한 위치에 정렬되어 위치하여야 하는데, 이를 위하여 정렬 마크로서 얼라인 키(align key) 패턴이 필요하다.
얼라인 키 패턴은 회로 패턴들이 형성되는 칩 영역과 칩 영역 사이에 위치하는 스크라이브 레인(scribe lane)에 형성된다. 얼라인 키 패턴은 독립적으로 형성되는 것이 아니라, 칩 영역의 회로 패턴들이 형성될 때 함께 형성된다. 따라서, 얼라인 키 패턴을 이루는 물질과 얼라인 키 패턴의 두께 등은 회로 패턴에 따라 변화 될 수 있다. 또한, 회로 패턴 상부 또는 인접하게 다른 회로 패턴이 더 형성되는 경우, 얼라인 키 패턴은 다른 회로 패턴들을 형성하기 위한 공정들에 영향을 받게 된다.
예를 들면, 디램(DRAM)에서 캐패시터를 형성하는 공정에서 몰드절연막을 식각하기 위한 식각 마스크로서 포토레지스트 패턴을 형성할 때, 포토레지스트 패턴의 정렬을 위하여 얼라인 키 패턴을 형성하게 된다. 이때, 얼라인 키 패턴은 캐패시터를 형성하기 전 비트라인 구조물을 형성할 때 비트라인 구조물과 함께 형성된다. 즉, 비트라인 도전막 및 하드마스크막이 적층되어 형성된 비트라인 구조와 동일하게 얼라인 키 패턴도 도전막 및 하드마스크막이 적층된 구조로 형성된다.
비트라인 구조와 함께 형성된 얼라인 키 패턴은 후속 공정인 스토리지 노드 컨택을 형성하는 과정에서 손상될 수 있다. 상세하게, 스토리지 노드 컨택은 폴리실리콘으로 이루어지며 내벽에는 실리콘질화물로 이루어진 스페이서가 구비될 수 있다. 그런데, 스페이서를 형성하는 동안 스페이서용 실리콘질화물의 일부를 제거하게 된다. 이 과정에서 스크라이브 영역의 얼라인 키 패턴 상부의 실리콘질화물이 함께 제거된다. 따라서, 얼라인 키 패턴은 얼라인 키 패턴 사이의 갭을 메우고 있는 층간절연막보다 낮은 두께를 갖게 된다. 이로 인하여 층간절연막보다 낮은 두께를 갖는 얼라인 키 패턴은 포토레지스트 패턴을 형성하는 동안 얼라인 키로 인식되지 않게 되어 포토레지스트 패턴의 정렬 불량을 초래할 수 있다.
또는, 반도체 소자의 제조과정 중에 열공정, 화학기계적연마(CMP) 공정 등 얼라인 키 패턴에 손상을 줄 수 있는 공정이 진행되는 경우, 얼라인 키의 손상이 발생할 수 있다. 이렇게 얼라인 키 패턴이 손상되는 경우 더 이상 패터닝 공정 진행에 어려움이 있으며 얼라인 테스트 과정을 거쳐 차선의 다른 얼라인 키를 사용하게 되는데, 이로 인해 시간적 손실이 발생하며, 심지어 반도체 제조공정 자체를 더 이상 진행할 수 없게 되어 여러 단계의 공정을 거친 로트(lot)를 폐기해야 하는 현상까지 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 얼라인 키의 일부에 손상이 발생하여도 얼라인먼트를 측정할 수 있는 반도체 장치의 얼라인 키를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 반도체장치의 얼라인먼트 측정방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 장치의 얼라인 키는, 반도체기판의 스크라이브 영역에 배치되며, 일정한 길이 및 폭을 가지면서 일정 간격을 두고 서로 쉬프트(shift)되어 배치된 적어도 둘 이상의 단위 얼라인 키 패턴으로 이루어진 것을 특징으로 한다.
상기 얼라인 키는 X 방향으로 배열된 단위 얼라인 키 패턴 및 Y 방향으로 배치된 단위 얼라인 키 패턴들로 이루어질 수 있다.
상기 단위 얼라인 키 패턴들은 X 방향 또는 Y 방향으로 서로 동일한 간격으로 쉬프트되거나, 서로 다른 간격으로 쉬프트되어 배치될 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 장치의 얼라인먼트 측정방법은, 반도체기판의 스크라이브 영역에, 제1 길이 및 폭을 가지면서 일정 간격을 두고 서로 쉬프트(shift)되어 배치된 적어도 둘 이상의 단위 얼라인 키 패턴으로 이루어진 얼라인 키를 형성하는 단계, 및 얼라인 키를 이용하여 상, 하부 패턴의 얼라인먼트를 측정하되, 어느 하나의 단위 얼라인 키 패턴이 손상된 경우, 손상되지 않은 단위 얼라인 키 패턴을 사용하여 얼라인먼트를 측정하는 단계를 포함하는 것을 특징으로 한다.
상기 얼라인 키는 X 방향으로 배열된 단위 얼라인 키 패턴 및 Y 방향으로 배치된 단위 얼라인 키 패턴들로 이루어질 수 있다.
상기 단위 얼라인 키 패턴들은 X 방향 또는 Y 방향으로 서로 동일한 간격으로 쉬프트되거나, 서로 다른 간격으로 쉬프트되도록 배치된 것일 수 있다.
본 발명에 따르면, X 및 Y 방향의 얼라인 키를 여러 개의 단위 얼라인 키 패턴으로 분할하고, 단위 얼라인 키 패턴들을 일정 간격 쉬프트되도록 배치함으로써, 얼라인 키의 일부에 손상이 발생하더라도 손상되지 않은 단위 얼라인 키 패턴을 이용하여 얼라인먼트를 정확히 측정할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
반도체 소자를 제조하기 위하여 적층된 다층의 패턴들은 서로 정확한 위치에 정렬되어 위치하여야 하는데, 이를 위하여 정렬 마크로서 얼라인 키(align key) 패턴이 필요하다. 얼라인 키 패턴은 회로 패턴들이 형성되는 칩 영역과 칩 영역 사이에 위치하는 스크라이브 레인(scribe lane)에 형성된다
도 1은 손상이 없는 얼라인 키 패턴을 보여주는 SEM 사진이고, 도 2는 여러 공정을 거치면서 손상이 발생한 얼라인 키 패턴을 보여주는 SEM 사진이다. 도면에서 동그라미로 표시된 부분이 손상이 발생한 얼라인 키를 나타낸다.
도 3은 손상된 얼라인 키를 사용하여 얼라인했을 때 패턴 미스얼라인이 나타난 것을 보여주는 버니어 키 패턴이다. 아들자 페턴(110)이 어미자 패턴(120)의 중앙에 정확히 얼라인되어야 하지만, 아들자 패턴(110)이 어미자 패턴(120)의 중앙에서 완전히 벗어나 미스얼라인이 발생한 것을 보여준다.
도 4는 일반적으로 사용되고 있는 얼라인 키의 일 예를 보여 준다.
얼라인 키(210, 220)는 스크라이브 영역에 각각 수평 방향(X 방향) 및 수직 방향(Y 방향)으로 배열된다. X 방향의 얼라인 키(210)만을 고려하면, X 방향의 얼라인 키 자체는 반도체기판 상에 존재하기 때문에 반도체기판의 원점으로부터의 위치에 대응하는 좌표(x,y)를 갖는다. Y 방향의 얼라인 키(220) 역시 일정한 위치에 대응하는 좌표(x,y)를 갖는다. X 방향 또는 Y 방향의 각 얼라인 키(210, 220)는 도시된 것과 같이, 통상적으로 대략 740㎛ 정도의 길이와 80㎛ 정도의 폭을 갖는다.
이미 언급한 바와 같이, 얼라인 키는 반도체 제조공정을 거치면서 손상을 입을 수 있는데, 도시된 것과 같이 단일 패턴으로 이루어진 얼라인 키의 경우 손상을 받게 되면 더 이상 패터닝 공정 진행에 어려움이 있으며 얼라인 테스트 과정을 거쳐 차선의 다른 얼라인 키를 사용하게 되는데, 이로 인해 시간적 손실이 발생하며, 반도체 제조공정 자체를 더 이상 진행할 수 없게 되어 여러 단계의 공정을 거친 로트(lot)를 폐기해야 하는 현상까지 발생하게 된다. 이러한 문제점을 개선하기 위하 여 제시된 본 발명의 얼라인 키가 도 5에 도시되어 있다.
도 5는 본 발명에 따른 얼라인 키 형성방법을 설명하기 위한 도면이다.
도 5를 참조하면, X 방향 및 Y 방향의 얼라인 키가 각각 세 개의 단위 얼라인 키 패턴들(311, 312, 313, 321, 322, 323)로 분할되어 있다. 각각의 단위 얼라인 키 패턴들(311, 312, 313, 321, 322, 323)은 일정 간격을 두고 배치되며, 일정 간격 쉬프트(shift)되도록 배치된다. X 방향 및 Y 방향의 단위 얼라인 키 패턴들은 동일한 길이와 폭을 가질 수 있으며, 경우에 따라서는 길이와 폭을 다르게 할 수도 있다. 또한, 각 단위 얼라인 키 패턴들은 일정 간격 쉬프트되도록 배치되는데, 그 쉬프트되는 간격은 동일하거나 또는 다를 수도 있으며 소자의 특성에 따라 적절히 설정할 수 있다.
예를 들면, X 방향의 얼라인 키의 경우 740㎛의 길이와 20㎛의 폭을 갖는 세 개의 얼라인 키 패턴들(311, 312, 313)을 10㎛의 간격을 두고 10㎛씩 쉬프트되도록 배치할 수 있다. 이 경우, 세 개의 얼라인 키 패턴(311, 312, 313)의 폭과 각 얼라인 키 패턴 사이의 간격을 합하면 도 4에 도시된 종래의 X 방향의 얼라인 키(도 4의 210)와 동일하게 된다.
이와 같이, X 방향 및 Y 방향의 얼라인 키를 작은 단위 얼라인 키 패턴으로 분할한 경우 얼라인먼트 측정 장비에서 얼라인 키를 읽을 때, 반사된 신호의 무게중심을 측정하기 때문에 얼라인 키를 분할하여도 그 측정에는 문제가 없게 된다. 또한, 얼라인 키를 여러 개의 얼라인 키 패턴으로 분할하면, 얼라인 키에 이상이 발생할 경우 기존 노광장비의 잡 파일(job file)에서 미리 생성된 좌표값에 이상이 없는 단위 얼라인 키 패턴의 좌표 또는 그 이상이 없는 단위 얼라인 키 패턴과의 상대위치 등을 입력하면 손상되지 않은 얼라인 키 패턴으로 얼라인먼트의 측정이 가능하게 된다. 예를 들어, 도 2의 경우와 같이 얼라인 키의 좌측에 손상이 발생할 경우 X와 Y 방향으로 각각 10㎛ 이동된 두 번째 얼라인 키 패턴을 사용하면 얼라인컨트 측정이 가능하다. Y 방향의 얼라인 키에 손상이 발생할 경우에도 동일하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 손상이 없는 얼라인 키 패턴을 보여주는 SEM 사진이다.
도 2는 여러 공정을 거치면서 손상이 발생한 얼라인 키 패턴을 보여주는 SEM 사진이다.
도 3은 손상된 얼라인 키를 사용하여 얼라인했을 때 패턴 미스얼라인이 나타난 것을 보여주는 버니어 키 패턴이다.
도 4는 일반적으로 사용되고 있는 얼라인 키의 일 예를 보여 주는 도면이다.
도 5는 본 발명에 따른 얼라인 키 형성방법을 설명하기 위한 도면이다.
Claims (8)
- 반도체기판의 스크라이브 영역에 배치되며,일정한 길이 및 폭을 가지면서 일정 간격을 두고 서로 쉬프트(shift)되어 배치된 적어도 둘 이상의 단위 얼라인 키 패턴으로 이루어진 것을 특징으로 하는 반도체 장치의 얼라인 키.
- 제1항에 있어서,상기 얼라인 키는 X 방향으로 배열된 단위 얼라인 키 패턴 및 Y 방향으로 배치된 단위 얼라인 키 패턴들로 이루어진 것을 특징으로 하는 반도체 장치의 얼라인 키.
- 제1항에 있어서,상기 단위 얼라인 키 패턴들은 X 방향 또는 Y 방향으로 서로 동일한 간격으로 쉬프트된 것을 특징으로 하는 반도체 장치의 얼라인 키.
- 제1항에 있어서,상기 단위 얼라인 키 패턴들은 X 방향 또는 Y 방향으로 서로 다른 간격으로 쉬프트된 것을 특징으로 하는 반도체 장치의 얼라인 키.
- 반도체기판의 스크라이브 영역에, 제1 길이 및 폭을 가지면서 일정 간격을 두고 서로 쉬프트(shift)되어 배치된 적어도 둘 이상의 단위 얼라인 키 패턴으로 이루어진 얼라인 키를 형성하는 단계; 및상기 얼라인 키를 이용하여 상, 하부 패턴의 얼라인먼트를 측정하되, 어느 하나의 단위 얼라인 키 패턴이 손상된 경우, 손상되지 않은 단위 얼라인 키 패턴을 사용하여 얼라인먼트를 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 얼라인먼트 측정방법.
- 제5항에 있어서,상기 얼라인 키는 X 방향으로 배열된 단위 얼라인 키 패턴 및 Y 방향으로 배치된 단위 얼라인 키 패턴들로 이루어진 것을 특징으로 하는 반도체 장치의 얼라인 키.
- 제5항에 있어서,상기 단위 얼라인 키 패턴들은 X 방향 또는 Y 방향으로 서로 동일한 간격으로 쉬프트된 것을 특징으로 하는 반도체 장치의 얼라인 키.
- 제5항에 있어서,상기 단위 얼라인 키 패턴들은 X 방향 또는 Y 방향으로 서로 다른 간격으로 쉬프트된 것을 특징으로 하는 반도체 장치의 얼라인 키.
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|---|---|---|---|---|
| KR20220117488A (ko) | 2021-02-17 | 2022-08-24 | 주식회사 진성바이오 | 케이킹 현상이 없는 마늘분말소스 및 그 제조방법 |
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2008
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| KR20220117488A (ko) | 2021-02-17 | 2022-08-24 | 주식회사 진성바이오 | 케이킹 현상이 없는 마늘분말소스 및 그 제조방법 |
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