KR20160029593A - 오실레이터 및 상기 오실레이터를 포함하는 디스플레이 구동 회로 - Google Patents

오실레이터 및 상기 오실레이터를 포함하는 디스플레이 구동 회로 Download PDF

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KR20160029593A
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김희종
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서동욱
신창희
이상민
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Abstract

오실레이터 및 오실레이터를 포함하는 디스플레이 구동 회로가 개시된다. 본 발명의 실시 예에 따른 오실레이터는, 기준 전류를 생성하는 기준 전류 생성부;
상기 기준 전류에 비례하는 기준 전압을 생성하는 기준 전압 생성부; 상기 기준 전류에 기초하여, 클럭 신호를 반전 지연시킨 비교 전압을 생성하는 비교 전압 생성부; 및 상기 비교 전압 및 상기 기준 전압을 비교하고, 비교 결과에 기초하여 상기 클럭 신호를 생성하는 클럭 신호 생성부를 포함한다.

Description

오실레이터 및 상기 오실레이터를 포함하는 디스플레이 구동 회로{Oscillator and display driving circuit comprising thereof}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로서, 특히 클럭 신호를 생성하는 오실레이터 및 상기 오실레이터를 포함하는 디스플레이 구동 회로에 관한 것이다.
최근 반도체 장치에 대한 고화질, 고해상도, 다기능 및 고속도에 대한 시장의 요구가 지속적으로 증가되고 있으며, 반도체 장치는 내부 회로를 구동하기 위한 다양한 동작 주파수를 필요로 한다. 반도체 장치는 내부 회로에 높은 동작 주파수의 클럭 신호를 제공하기 위하여 오실레이터를 구비할 수 있다. 오실레이터에서 생성되는 클럭 주파수는 다른 내부 회로의 동작에 영향을 미치므로, 오실레이터는 공정, 온도 및 전원 전압의 변화에 무관한 주파수를 갖는 클럭 신호를 제공하여야 한다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 온도 변화 및 전원 전압의 변화에 무관하게 일정한 주파수를 갖는 클럭 신호를 생성하는 오실레이터 및 상기 오실레이터를 포함하는 디스플레이 구동 회로를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 온도 변화 및 전원 전압의 변화에 따른 클럭 신호의 주파수의 변화를 보상하는 오실레이터 및 상기 오실레이터를 포함하는 디스플레이 구동 회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 오실레이터는, 기준 전류를 생성하는 기준 전류 생성부; 상기 기준 전류에 비례하는 기준 전압을 생성하는 기준 전압 생성부; 상기 기준 전류에 기초하여, 클럭 신호를 지연 반전시킨 비교 전압을 생성하는 비교 전압 생성부; 및 상기 비교 전압 및 상기 기준 전압을 비교하고, 비교 결과에 기초하여 상기 클럭 신호를 생성하는 클럭 신호 생성부를 포함한다.
실시예들에 있어서, 상기 클럭 신호의 주파수는, 상기 기준 전압의 전압 레벨 및 상기 비교 전압의 전압 변화 속력에 기초하여 결정될 수 있다.
실시예들에 있어서, 상기 기준 전류 생성부는, 인가되는 전원 전압 또는 온도의 변화에 둔감한 전압 또는 전류를 생성하는 밴드갭 레퍼런스 회로를 포함할 수 있다.
실시예들에 있어서, 상기 기준 전류 생성부는, 온도 변화에 대하여 일정한 기울기를 갖는 상기 기준 전류를 생성할 수 있다.
실시예들에 있어서, 상기 기준 전류 생성부는, 상기 기준 전류의 온도 계수를 조절하기 위한 가변 저항을 포함할 수 있다.
실시예들에 있어서, 상기 기준 전류 생성부는, 온도 계수 제어 신호에 응답하여 상기 가변 저항의 저항값을 조절할 수 있다.
실시예들에 있어서, 상기 클럭 신호 생성부는, 상기 비교 전압 및 상기 기준 전압을 비교하고 비교 결과를 출력하는 비교기를 포함하고, 상기 비교기에 인가되는 바이어스 전류는 상기 기준 전류에 비례할 수 있다.
실시예들에 있어서, 상기 비교기의 응답 속도의 온도 특성은, 상기 기준 전류의 온도 특성에 기초하여 조절될 수 있다.
실시예들에 있어서, 상기 기준 전압 생성부는, 상기 기준 전류를 미러링하여 상기 기준 전류에 비례하는 제1 바이어스 전류를 생성하는 제1 전류 미러링부; 및 기준 저항을 포함하고, 상기 제1 바이어스 전류와 상기 기준 저항에 기초하여 생성되는 상기 기준 전압을 출력하는 기준 전압 출력부를 포함할 수 있다.
실시예들에 있어서, 상기 기준 전압 생성부는, 상기 제1 바이어스 전류의 전원 전압에 대한 특성을 조절하는 전압 계수 조절부를 더 포함할 수 있다.
실시예들에 있어서, 상기 전압 계수 조절부는, 전압 계수 제어 신호에 응답하여 상기 제1 전류 미러링부의 미러링 비를 가변시킬 수 있다.
실시예들에 있어서, 상기 비교 전압 생성부는, 상기 기준 전류를 미러링하여 상기 기준 전류에 비례하는 제2 바이어스 전류를 생성하는 제2 전류 미러링부; 및 클럭 신호가 천이되면, 상기 제2 바이어스 전류를 기초로 내부의 커패시터를 충전 또는 방전하여 상보적으로 천이되는 제1 비교 전압 및 제2 비교 전압을 생성하는 충전 및 방전 회로를 포함할 수 있다.
실시예들에 있어서, 상기 비교 전압 생성부는, 주파수 제어 신호에 기초하여, 상기 클럭 신호의 주파수를 설정하는 주파수 조절부를 더 포함할 수 있다.
실시예들에 있어서, 상기 비교 전압의 전압 레벨 또는 상기 비교 신호의 지연 시간을 트리밍하여 상기 클럭 신호의 주파수를 타겟 주파수로 변경하는 트리밍 블록을 더 포함할 수 있다.
실시예들에 있어서, 상기 비교 전압 생성부 및 상기 기준 전압 생성부는, 상기 기준 전류를 미러링하여 상기 기준 전류에 비례하는 전류를 생성하는 전류 미러링부를 각각 포함하고, 상기 트리밍 블록은, 상기 비교 전압 생성부 또는 상기 기준 전압 생성부의 상기 전류 미러링부에 연결되어, 상기 전류 미러링부의 미러링 비를 조절할 수 있다.
실시예들에 있어서, 상기 트리밍 블록은, 외부로부터 인가되는 M 비트의 바이너리 코드 신호(M은 자연수)를 2M-1 비트의 써모미터 코드 신호로 변환하는 써모미터 디코더; 및 상기 2M-1 비트의 써모미터 코드 신호의 각각의 비트에 응답하여 턴온 또는 턴오프되고, 길이와 폭이 동일한 복수의 트랜지스터를 포함하는 트리밍 회로를 포함할 수 있다.
실시예들에 있어서, 상기 M 비트의 바이너리 코드 신호는, 상기 클럭 신호의 주파수 측정 결과와 타겟 주파수의 차이에 기초하여 설정될 수 있다.
실시예들에 있어서, 상기 오실레이터는 반도체 집적 회로에 포함될 수 있다.
실시예들에 있어서, 상기 오실레이터는 신호 처리 장치에 포함될 수 있다.
실시예들에 있어서, 상기 오실레이터는 디스플레이 장치에 포함될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 오실레이터는, 기준 전류를 생성하고, 상기 기준 전류의 온도 특성을 조절하는 기준 전류 생성부; 상기 기준 전류를 기초로 기준 전압을 생성하는 기준 전압 생성부; 상기 기준 전류를 기초로 클럭 신호를 지연 반전시킨 비교 전압을 생성하는 비교 전압 생성부; 상기 비교 전압 및 상기 기준 전압을 비교하고, 비교 결과를 출력하는 비교부; 및 상기 비교 결과를 래치하여 클럭 신호를 생성하는 래치부를 포함할 수 있다.
실시예들에 있어서, 상기 기준 전류 생성부는, 온도 계수 제어 신호에 응답하여 상기 기준 전류의 온도 계수를 조절할 수 있다.
실시예들에 있어서, 상기 기준 전류 생성부는, 상기 온도 계수 제어 신호에 응답하여, 저항값이 변하는 가변 저항을 포함할 수 있다.
실시예들에 있어서, 상기 온도 계수 제어 신호는, 상기 오실레이터의 측정된 온도 특성 및 타겟 온도 특성의 차이에 기초하여 설정될 수 있다.
실시예들에 있어서, 상기 기준 전류 생성부는, 온도 계수 제어 신호에 응답하여 상기 기준 전류의 온도 계수를 조절할 수 있다.
실시예들에 있어서, 상기 비교부는, 상기 비교 전압 및 상기 기준 전압을 입력으로 수신하고, 상기 기준 전류에 기초하여 바이어스되는 비교기를 포함할 수 있다.
실시예들에 있어서, 상기 비교부는, 제1 비교 전압 및 상기 기준 전압을 비교하여, 제1 출력 전압을 생성하는 제1 비교기; 및 상기 제1 비교 전압에 대하여 상보적으로 천이되는 제2 비교 전압 및 상기 기준 전압을 비교하여, 제2 출력 전압을 생성하는 제2 비교기를 포함하고, 상기 제1 비교기 및 상기 제2 비교기에 인가되는 바이어스 전류는 상기 기준 전류에 비례할 수 있다.
실시예들에 있어서, 상기 제1 비교기에 인가되는 상기 바이어스 전류 및 상기 제2 비교기에 인가되는 상기 바이어스 전류는 실질적으로 동일할 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 구동 회로는, 클럭 신호를 생성하는 오실레이터; 상기 클럭 신호를 분주하여 타이밍 제어 신호를 생성하는 타이밍 컨트롤러; 및 상기 타이밍 제어 신호에 응답하여 구동 전압을 출력하는 구동 회로를 포함하며, 상기 오실레이터는, 온도 계수 제어 신호에 기초하여 온도 특성이 조절되는 기준 전류를 생성하는 밴드갭 레퍼런스 회로; 및 상기 기준 전류에 기초하여 주파수가 조절되는 클럭 신호를 생성하는 클럭 생성 회로를 포함할 수 있다.
실시예들에 있어서, 상기 비교 전압의 전압 레벨 또는 상기 비교 신호의 지연 시간을 트리밍하여 상기 클럭 신호의 주파수를 타겟 주파수로 변경하는 트리밍 블록을 더 포함할 수 있다.
실시예들에 있어서, 상기 클럭 생성 회로는, 상기 기준 전류를 미러링하여 생성되는 전류를 이용하여 상기 클럭 신호를 생성하고, 상기 트리밍 블록은 써모미터 코드 신호에 기초하여 상기 생성되는 전류와 상기 기준 전류의 미러링 비를 조절하고, 상기 써모미터 코드 신호에 대하여 상기 미러링 비가 선형적으로 변할 수 있다.
실시예들에 있어서, 상기 클럭 생성 회로는, 상기 기준 전류를 수신하여 기준 전압을 생성하는 기준 전압 생성부; 상기 기준 전류를 수신하여 상보적으로 천이되는 제1 비교 전압 및 제2 비교 전압을 생성하는 비교 전압 생성부; 상기 제1 비교 전압 및 상기 제2 비교 전압을 각각 상기 기준 전압과 비교하고, 비교 결과를 출력하는 비교부; 및 상기 비교 결과를 래치하여 상기 클럭 신호로서 출력하는 래치부를 포함할 수 있다.
실시예들에 있어서, 선택 신호에 응답하여, 상기 클럭 신호 및 외부로부터 수신되는 외부 클럭 신호 중 하나를 선택하여 출력하는 선택부를 더 포함하고, 상기 타이밍 컨트롤러는, 상기 선택부에서 출력되는 신호에 기초하여 상기 타이밍 제어 신호를 생성할 수 있다.
실시예들에 있어서, 상기 선택 신호는, 상기 디스플레이 구동 회로의 동작 모드에 따라 설정될 수 있다.
본 발명의 실시 예에 따른 오실레이터는 밴드갭 레퍼런스 회로에서 생성되는 기준 전류를 기초로 클럭 신호를 생성함으로써, 전원 전압 및 온도 변화에 상관없이 일정한 주파수를 갖는 클럭 신호를 생성할 수 있다.
또한, 본 발명의 실시 예에 따른 오실레이터는, 기준 전류의 온도 특성을 가변시킴으로써, 온도 변화에 따른 클럭 신호의 주파수 변화를 보상할 수 있다.
또한, 본 발명의 실시 예에 따른 오실레이터는, 기준 전류를 미러링하여 생성되는 전류를 이용하여 클럭 신호를 생성하고, 디지털 제어로 미러링 비를 조절함으로써, 클럭 신호의 주파수를 용이하게 조절할 수 있으며, 또한 전원 전압에 대한 클럭 신호의 주파수 변화를 보상할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 오실레이터를 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 오실레이터를 개략적으로 나타내는 회로도이다.
도 3은 도 2의 오실레이터의 동작을 나타내는 타이밍도이다.
도 4는 본 발명의 실시 예에 따른 기준 전류 생성부의 일 예를 나타내는 회로도이다.
도 5는 도 4의 가변 저항의 일 예를 나타내는 회로도이다.
도 6a는 본 발명의 실시 예에 따른 기준 전류의 온도 특성을 나타내는 그래프이다.
도 6b는 본 발명의 실시 예에 따른 오실레이터 주파수의 온도 특성을 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 기준 전압 생성부의 일 예를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 비교 전압 생성부의 일 예를 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 오실레이터를 나타내는 블록도이다.
도 10은 본 실시예에 따른 트리밍부를 도시한 회로도이다.
도 11은 본 발명의 실시예에 따른 써모미터 트리밍 방법을 설명하는 도면이다.
도 12는 본 명의 일 실시예에 따른 기준 전압 생성부의 다른 예를 나타내는 회로도이다.
도 13은 본 명의 일 실시예에 따른 비교 전압 생성부의 다른 예를 나타내는 회로도이다.
도 14는 본 발명의 실시예에 따른 오실레이터를 포함하는 신호 처리 장치의 일 예를 나타내는 블록도이다.
도 15는 본 발명의 실시 예에 따른 오실레이터를 포함하는 신호 처리 장치의 다른 예를 나타내는 블록도이다.
도 16은 본 발명의 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 17은 본 발명의 실시예에 따른 디스플레이 모듈을 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 디스플레이 시스템을 나타낸 도면이다.
도 19는 본 발명의 실시 예에 따른 디스플레이 장치가 탑재되는 다양한 전자 제품의 응용 예를 나타내는 도면이다.
이하, 본 발명의 다양한 실시예가 첨부된 도면과 연관되어 기재된다. 본 발명의 다양한 실시예는 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들이 도면에 예시되고 관련된 상세한 설명이 기재되어 있다. 그러나, 이는 본 발명의 다양한 실시예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 다양한 실시예의 사상 및 기술 범위에 포함되는 모든 변경 및/또는 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용되었다.
본 발명의 다양한 실시예에서 사용될 수 있는“포함한다” 또는 “포함할 수 있다” 등의 표현은 개시(disclosure)된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 발명의 다양한 실시예에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명의 다양한 실시예에서 “또는” 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, “A 또는 B”는, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.
본 발명의 다양한 실시예에서 사용된 “제 1,”“제 2,”“첫째,”또는“둘째,”등의 표현들은 다양한 실시예들의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 수 있다. 예를 들어, 제 1 사용자 기기와 제 2 사용자 기기는 모두 사용자 기기이며, 서로 다른 사용자 기기를 나타낸다. 예를 들어, 본 발명의 다양한 실시예의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 발명의 다양한 실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명의 다양한 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 다양한 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 발명의 다양한 실시예에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 오실레이터를 나타내는 블록도이다.
도 1을 참조하면, 오실레이터(10)는 기준 전류 생성부(100), 기준 전압 생성부(200), 비교 전압 생성부(300) 및 클럭 신호 생성부(400)를 포함할 수 있다.
기준 전류 생성부(100)는 클럭 신호(CLK)를 생성하는데 이용되는 기준 전류(Iref)를 생성할 수 있다. 일 실시예에 있어서, 기준 전류 생성부(100)는 공정, 인가되는 전원 전압 또는 온도의 변화에 무관하게 일정한 전류값을 가지는 기준 전류(Iref)를 생성할 수 있다. 다른 실시 예에 있어서, 기준 전류 생성부(100)는 온도의 변화에 대하여 일정한 기울기로 변하는 기준 전류(Iref)를 생성할 수 있다. 예컨대, 기준 전류 생성부(100)는 기준 전류(Iref)의 온도 계수를 조절할 수 있다. 이를 위해, 기준 전류 생성부(100)는 온도 또는 전원 전압의 변화에 둔감한 전압 또는 전류를 생성하는 밴드갭 레퍼런스 회로를 포함할 수 있다. 일 실시예에 있어서, 밴드갭 레퍼런스 회로는 제어 신호, 예컨대 온도 계수 제어 신호에 기초하여 온도 변화에 대한 기준 전류(Iref)의 변화량을 조절할 수 있다.
도 1에서 기준 전류 생성부(100)는 한 개의 기준 전류(Iref)를 생성하고 상기 기준 전류(Iref)가 기준 전압 생성부(200), 비교 전압 생성부(300) 및 클럭 신호 생성부(400)에 인가되는 것으로 도시되었는데, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 기준 전류 생성부(100)는 전류값이 다른 복수개의 기준 전류를 생성할 수 있다. 이때, 기준 전류 생성부(100)에서 생성되는 복수개의 기준 전류들은 공정, 온도 및 전압에 대하여 동일한 특성을 가질 수 있다.
기준 전압 생성부(200)는 기준 전류(Iref)를 수신하고, 상기 기준 전류(Iref)에 기초하여 기준 전압(Vref)을 생성할 수 있다. 기준 전압(Vref)은 기준 전류(Iref)에 비례할 수 있다. 예를 들어, 기준 전류(Iref)가 증가하면, 기준 전압(Vref)이 증가될 수 있다. 기준 전압(Vref)은 클럭 신호(CLK)의 주파수를 결정하는 파라미터들 중 하나이다. 일 실시예에 있어서, 기준 전압 생성부(200)는 전원 전압에 대한 기준 전압(Vref)의 전압 계수를 조절하여, 전원 전압의 변화에 대한 클럭 신호(CLK)의 주파수의 변화를 보상할 수 있다.
비교 전압 생성부(300)는 기준 전류(Iref) 및 클럭 신호(CLK)를 수신하고, 기준 전류(Iref)에 기초하여 클럭 신호(CLK)를 지연 반전시킨 비교 전압(Vcp)을 생성할 수 있다. 비교 전압 생성부(300)는 적어도 하나의 비교 전압(Vcp)을 생성할 수 있다.
비교 전압 생성부(300)는 클럭 신호 생성부(400)에서 출력되는 클럭 신호(CLK)를 피드백 받아 반전하는 동작을 수행할 수 있으며, 상기 클럭 신호(CLK)가 반전되기까지의 시간을 지연한다. 예를 들어, 현재 출력 중인 비교 전압(Vcp)이 로우 레벨이고, 입력되는 클럭 신호(CLK)가 하이 레벨에서 로우 레벨로 천이될 경우, 출력되는 비교 전압(Vcp)은 로우 레벨에서부터 점차적으로 높아져 하이 레벨로 된다. 이때, 기준 전류(Iref)는 비교 전압(Vcp)이 로우 레벨에서 하이 레벨로 천이되기 까지의 비교 전압(Vcp)의 변화 시간, 즉 지연 시간에 영향을 미칠 수 있다. 비교 전압(Vcp)의 지연 시간, 즉 전압 변화 속력은 클럭 신호(CLK)의 주파수를 결정하는 파라미터들 중 하나일 수 있다. 일 실시예에 있어서, 비교 전압 생성부(300)는 비교 전압(Vcp)의 지연 시간을 조절함으로써, 클럭 신호(CLK)의 주파수를 조절할 수 있다.
클럭 신호 생성부(400)는 상기 기준 전압(Vref)과 비교 전압(Vcp)을 비교하고, 그 비교 결과에 기초하여 클럭 신호(CLK)를 생성할 수 있다. 일 실시예에 있어서, 클럭 신호 생성부(400)의 내부 회로는 기준 전류(Iref)에 기초하여 바이어스 될 수 있다. 클럭 신호(CLK)는 피드백되어 비교 전압 생성부(300)로 입력된다. 비교 전압(Vcp)은 전압 레벨이 점차적으로 변화하지만, 클럭 신호 생성부(400)는 기준 전압(Vref)과 비교 전압(Vcp)의 값을 비교 연산하여 출력하므로, 수직적으로 변화하는 신호를 출력할 수 있다. 클럭 신호 생성부(400)는 비교 전압(Vcp)이 로우 레벨에서 하이 레벨로 점차적으로 상승할 때, 비교 전압(Vcp)의 전압 레벨이 기준 전압(Vref)보다 낮은 경우에는, 로우 레벨의 신호를 비교 결과로서 생성하고, 상기 비교 전압(Vcp)의 전압 레벨이 기준 전압(Vref)보다 높아지면 하이 레벨의 신호를 비교 결과로서 생성할 수 있다. 그리고, 클럭 신호 생성부(400)는 상기 생성된 비교 결과에 기초하여 클럭 신호(CLK)를 출력할 수 있다. 이에 따라, 기준 전압(Vref)의 전압 레벨 및 비교 전압(Vcp)의 변화 속도에 기초하여 클럭 신호(CLK)의 주파수가 가변될 수 있다. 또한, 클럭 신호(CLK)의 주파수는 전원 전압에 무관하게 설정될 수 있다. 한편, 클럭 신호 생성부(400)의 응답 지연 속도 또한 클럭 신호(CLK)의 주파수에 영향을 미칠 수 있다. 이에 따라, 클럭 신호 생성부(400)의 응답 지연 속도가 공정, 온도 또는 전원 전압의 변화에 따라 변화될 경우, 클럭 신호(CLK)의 주파수가 변화될 수 있다. 클럭 신호 생성부(400)의 응답 지연 속도는 바이어스 전류에 의하여 결정될 수 있다. 일 실시예에 있어서, 클럭 신호 생성부(400)는 기준 전류(Iref)에 기초하여 바이어스 될 수 있으므로, 기준 전류 생성부(100)에서 온도에 대한 기준 전류(Iref)의 특성을 변화시킬 경우, 온도 변화에 대한 클럭 신호 생성부(400)의 응답 지연 속도의 특성이 변화되며, 이에 따라 클럭 신호(CLK)의 주파수의 특성 또한 변화될 수 있다. 따라서, 기준 전류 생성부(100)는 기준 전류(Iref)의 온도 계수를 조절함으로써, 클럭 신호(CLK)의 주파수를 원하는 값으로 조절할 수 있다.
도 2는 본 발명의 일 실시예에 따른 오실레이터를 개략적으로 나타내는 회로도이고, 도 3은 도 2의 오실레이터의 동작을 나타내는 타이밍도이다.
우선, 도 2를 참조하면, 오실레이터(10)는 기준 전류 생성부(100), 기준 전압 생성부(200), 비교 전압 생성부(300) 및 클럭 신호 생성부(400)를 포함할 수 있다.
기준 전류 생성부(100)는 도 1을 참조하여 전술한 바와 같이, 공정, 온도 및 전원 전압의 변화에 무관하게 일정하거나 또는 일정한 기울기로 변하는 기준 전류를 생성한다. 본 실시예에서 기준 전류 생성부(100)는 서로 다른 회로로 출력되는 복수의 기준 전류들(Iref1, Iref2, Iref3, Iref4)을 생성하는 것으로 도시되었다. 이때, 상기 복수의 기준 전류들(Iref1, Iref2, Iref3, Iref4)은 공정, 온도 및 전압에 대하여 동일한 특성을 가질 수 있으며, 실질적으로 동일한 전류일 수 있다. 기준 전류 생성부(100)의 구체적인 회로 및 동작은 도 4를 참조하여 후술하기로 한다.
기준 전압 생성부(200)는 기준 저항(Rref)을 포함하고, 제1 기준 전류(Iref1)를 미러링하여 생성된 제1 바이어스 전류(IB1) 및 상기 기준 저항(Rref)을 이용하여 기준 전압(Vref)을 생성할 수 있다. 이에 따라, 기준 전압(Vref)은 기준 저항(Rref)의 저항값 및 제1 기준 전류(Iref1)에 비례할 수 있으며, 기준 전압(Vref)의 온도 특성은 제1 기준 전류(Iref1) 및 기준 저항(Rref)의 온도 특성에 영향을 받을 수 있다.
비교 전압 생성부(300)는 제1 반전부(310) 및 제2 반전부(320)를 포함할 수 있다. 제1 반전부(310)는 클럭 신호(CLK)를 피드백 받아 제1 비교 전압(Vcp1)을 생성하고, 제2 반전부(320)는 반전 클럭 신호(CLKB)를 피드백 받아, 제2 비교 전압(Vcp2)을 생성할 수 있다. 제1 비교 전압(Vcp1) 및 제2 비교 전압(Vcp2)은 서로 상보적으로 천이될 수 있다. 제1 반전부(310)는 직렬 연결되어 인버터로서 동작하는 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N1)를 포함할 수 있으며, 또한 출력 되는 전압, 예컨대 제1 비교 전압(Vcp1)의 전압 레벨의 변화를 지연시키는 제1 커패시터(C1)를 포함할 수 있다. 도시된 바와 같이, 제2 기준 전류(Iref2)를 미러링하여 생성되는 제2 바이어스 전류(IB2)에 의해 제1 커패시터(C1)가 충전된다. 따라서, 제1 비교 전압(Vcp1)이 로우 레벨에서 하이 레벨로 천이되는 시간은 제2 기준 전류(Iref2) 및 제1 커패시터(C1)에 의하여 결정될 수 있다.
제2 반전부(320)의 구조 및 동작은 제1 반전부(310)와 유사하다. 제2 반전부(320)는 직렬 연결되어 인버터로서 동작하는 제2 PMOS 트랜지스터(P2) 및 제2 NMOS 트랜지스터(N2)를 포함할 수 있으며, 또한 출력 되는 전압, 예컨대 제2 비교 전압(Vcp2)의 전압 레벨의 변화를 지연시키는 제2 커패시터(C2)를 포함할 수 있다. 일 실시예에 있어서, 제2 PMOS 트랜지스터(P2) 및 제2 NMOS 트랜지스터(N2)의 사이즈는 각각 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N1)의 사이즈와 동일할 수 있다. 또한, 제2 커패시터(C2)의 커패시턴스는 제1 커패시터(C1)의 커패시턴스와 동일할 수 있다.
도시된 바와 같이, 제2 기준 전류(Iref2)를 미러링하여 생성되는 제2 바이어스 전류(IB2)에 의해 제2 커패시터(C2)가 충전된다. 따라서, 제2 비교 전압(Vcp2)이 로우 레벨에서 하이 레벨로 천이되는 시간은 제2 기준 전류(Iref2) 및 제2 커패시터(C2)에 의하여 결정될 수 있다.
클럭 신호 생성부(400)는, 제1 비교 전압(Vcp1) 및 제2 비교 전압(Vcp2)을 각각 기준 전압(Vref)과 비교하고 비교 결과를 출력하는 비교부(410) 및 출력 전압들(Vout1, Vout2)을 래치하여 클럭 신호를 생성하는 래치 회로(420)를 포함할 수 있다. 도시되지 않았으나, 클럭 신호 생성부(400)는 외부로 출력되는 클럭 신호(CLK)를 버퍼링하여 출력하는 복수의 인버터를 더 포함할 수 있다.
비교부(410)는 제1 비교기(CMP1) 및 제2 비교기(CMP2)를 포함할 수 있다. 제1 비교기(CMP1)는 기준 전압(Vref)과 제1 비교 전압(Vcp1)의 비교 결과를 제1 출력 전압(Vout1)으로서 출력할 수 있다. 일 실시예에 있어서, 제1 비교기(CMP1)는 제3 기준 전류(Iref3)를 수신하고, 제3 기준 전류(Iref3)를 미러링한 제3 바이어스 전류(IB3)로 바이어스될 수 있다. 제1 비교 전압(Vcp1)이 기준 전압(Vref)보다 낮으면 제1 비교기(CMP1)는 로우 레벨의 제1 출력 전압(Vout1)을 출력하고, 제1 비교 전압(Vcp1)이 기준 전압(Vref) 이상이면, 제1 비교기(CMP1)는 하이 레벨의 제1 출력 전압(Vout1)을 출력할 수 있다.
제2 비교기(CMP2)는 기준 전압(Vref)과 제2 비교 전압(Vcp2)의 비교 결과를 제2 출력 전압(Vout2)으로서 출력할 수 있다. 일 실시예에 있어서, 제2 비교기(CMP2)는 제4 기준 전류(Iref4)를 수신하고, 제4 기준 전류(Iref4)를 미러링한 제4 바이어스 전류(IB4)로 바이어스될 수 있다. 제4 바이어스 전류(IB4)는 제3 바이어스 전류(IB3)와 동일할 수 있다. 제2 비교 전압(Vcp2)이 기준 전압(Vref)보다 낮으면 제2 비교기(CMP2)는 로우 레벨의 제2 출력 전압(Vout2)을 출력하고, 제2 비교 전압(Vcp2)이 기준 전압(Vref) 이상이면, 제2 비교기(CMP2)는 하이 레벨의 제2 출력 전압(Vout2)을 출력할 수 있다.
래치 회로(420)는 제1 출력 전압(Vout1)과 제2 출력 전압(Vout2)을 래치하여, 클럭 신호(CLK) 및 반전 클럭 신호(CLKB)를 출력할 수 있다. 일 실시예로서, 래치 회로(420)는 도시된 바와 같이 SR 래치 회로로 구현될 수 있다. 래치 회로(420)의 제1 입력 노드(S)에는 제1 출력 전압(Vout1)이 인가되고, 제2 입력 노드(R)에는 제2 출력 전압(Vout2)이 인가될 수 있다. 제1 출력 전압(Vout1) 및 제2 출력 전압(Vout2)의 전압 레벨이 서로 상이하면, 예컨대 제1 출력 전압(Vout1)은 하이 레벨이고 제2 출력 전압(Vout2)은 로우 레벨, 래치 회로(420)는 제1 출력 노드(Q)를 통해 제1 출력 전압(Vout1)과 동일한 레벨의 클럭 신호(CLK)를 출력하고, 제2 출력 노드(QB)를 통해 제2 출력 전압(Vout2)과 동일한 레벨의 반전 클럭 신호(CLKB)를 출력할 수 있다. 래치 회로(420)는 제1 출력 전압(Vout1) 및 제2 출력 전압(Vout2)이 모두 로우 레벨이 되면 제1 출력 노드(Q) 및 제2 출력 단자(QB)를 통해, 이전 상태와 동일한 상태의 클럭 신호(CLK) 및 반전 클럭 신호(CLKB)를 출력할 수 있다.
도 3을 참조하여 오실레이터(10)의 동작을 설명하기로 한다. 래치 회로(420)의 제1 출력 노드(Q)는 로우 레벨로, 제2 출력 노드(QB)는 하이 레벨로 초기화된 것으로 가정하기로 한다. t1 시점에 제1 비교 전압(Vcp1)이 기준 전압(Vref)보다 높으면, 제1 출력 전압(Vout1)은 하이 레벨, 제2 출력 전압(Vout2)은 로우 레벨이되어, 래치 회로(420)는 제1 출력 노드(Q)를 통해 하이 레벨을, 제2 출력 노드(QB)를 통해 로우 레벨의 신호를 출력한다. 래치 회로(420)의 제1 출력 노드(Q) 및 제2 출력 노드(QB)에서 출력되는 신호는 비교 전압 생성부(300)의 제1 반전부(310) 및 제2 반전부(320)에 각각 인가되고, 이에 따라, 제1 비교 전압(Vcp1)은 하이 레벨에서 로우 레벨로 떨어지며, 제2 비교 전압(Vcp2)은 로우 레벨에서 하이 레벨로 상승한다. 이때, 제2 비교 전압(Vcp2)이 기준 전압(Vref) 이상이 될 때까지, 제1 비교기(VCMP1) 및 제2 비교기(VCMP2)는 모두 로우 레벨을 출력하고, 래치 회로(420)는 이전 상태, 즉 제1 출력 노드(Q)는 하이 레벨이고, 제2 출력 노드(QB)는 로우 레벨인 상태를 유지하게 된다. t2 시점에 제2 비교 전압(Vcp2)이 기준 전압(Vref) 이상이 되면, 제1 비교기(VCMP1)는 로우 레벨의 제1 출력 전압(Vout1)을, 제2 비교기(CMP2)는 하이 레벨의 제2 출력 전압(Vout2)을 출력하게 되고, 래치 회로(420)는 제1 출력 노드(Q)를 통해 로우 레벨의 신호를, 제2 출력 노드(QB)를 통해 하이 레벨의 신호를 출력한다. 이에 따라, 제1 비교 전압(Vcp1)은 로우 레벨에서 하이 레벨로 증가되며, 제2 비교 전압(Vcp2)은 하이 레벨에서 로우 레벨로 떨어진다. 제1 비교 전압(Vcp1)이 기준 전압(Vref) 이상이 될 때까지, 제1 비교기(VCMP1) 및 제2 비교기(VCMP2)는 모두 로우 레벨을 출력하고, 래치 회로(420)는 이전 상태, 즉 제1 출력 노드(Q)는 로우 레벨이고, 제2 출력 노드(QB)는 하이 레벨인 상태를 유지하게 된다. t3 시점에 제1 비교 전압(Vcp1)이 기준 전압(VRef) 이상이 되면, 제1 비교기(VCMP1)는 하이 레벨의 제2 출력 전압(Vout1)을, 제2 비교기(CMP2)는 로우 레벨의 제2 출력 전압(Vout2)을 출력하게 되고, 래치 회로(420)는 제1 출력 노드(Q)를 통해 하이 레벨의 신호를, 제2 출력 노드(QB)를 통해 로우 레벨의 신호를 출력한다. 이상에서와 같은 동작이 반복되어, 소정의 주기로 진동하는 클럭 신호(CLK)를 생성하게 된다.
한편, 도 2 및 도 3을 참조하면, C1 과 C2가 C와 같다고 가정하면, 클럭 신호(CLK)의 주파수(FCLK)는 수학식 1으로 나타낼 수 있다.
Figure pat00001
이때, Vref는 Rref*(a*Iref1) 이므로, 제1 기준 전류(Iref1)와 제2 기준 전류(Iref2)가 동일하다고 가정할 경우, 클럭 신호(CLK)의 주파수(FCLK) 및 주기(TCLK)는 수학식 2 및 3으로 나타낼 수 있다.
Figure pat00002
Figure pat00003
이에 따라 클럭 신호(CLK)의 주파수(FCLK)는 전원 전압과 무관하며, 제1 기준 전류(Iref1) 및 제2 기준 전류(Iref2)에 대한 제1 바이어스 전류(IB1) 및 제2 바이어스 전류(IB2)의 전류 미러링 비(a, b), 기준 저항(Rref) 및 제1 커패시터(C1)에 의하여 결정될 수 있다.
한편, 비교부(410)의 비교기(CMP1, CMP2) 및 래치 회로(420)의 응답 지연 시간을 고려할 경우, 클럭 신호(CLK)의 주기(TCLK)는 수학식 4로 나타낼 수 있다.
Figure pat00004
여기서 τ는비교기(CMP1, CMP2) 및 래치 회로(420)의 응답 지연 시간을 나타낸다.
또한, 상기 수학식 4를 기초로, 클럭 신호(CLK)의 주기(TCLK)의 온도에 대한 변화를 수학식 5로 나타낼 수 있다.
Figure pat00005
이때, α는 온도 변화에 무관하다. 그러나, 커패시터(C)의 커패시턴스와 기준 저항(Rref)의 저항값은 온도 변화에 따라 달라질 수 있다. 이에 따라 클럭 신호(CLK)의 주기(TCLK)가 온도 변화에 따라 달라질 수 있는데, 이때 τ값, 즉 온도 변화에 대한 비교기(CMP1, CMP2) 및 래치 회로(420)의 응답 지연 시간을 조절함으로써, 온도 변화에 대한 클럭 신호(CLK)의 주기(TCLK) 변화를 보상할 수 있다.
본 발명의 실시예에 있어서, 비교기들(CMP1, CMP2)은 기준 전류 생성부(100)에서 출력되는 제3 및 제4 기준 전류(Iref3, Iref4)를 기초로 바이어스 될 수 있으므로 비교기(CMP1, 및 CMP2)의 응답 지연 속도는 제3 및 제4 기준 전류(Iref3, Iref4)에 의하여 영향을 받을 수 있다. 이때, 전술한 바와 같이, 기준 전류 생성부(100)는 기준 전류들(Iref1~Iref4)에 대한 온도 특성을 조절할 수 있다. 따라서, 본 발명의 실시예에 따른 오실레이터(10)는 기준 전류들(Iref1~Iref4)의 온도 특성을 조절함으로써, 온도에 대한 클럭 신호(CLK)의 주파수를 조절할 수 있다. 또한 온도 변화에 대하여 클럭 신호(CLK)의 주파수가 변화될 경우, 오실레이터(10)는 기준 전류들(Iref~Iref4)의 온도 특성을 조절함으로써 클럭 신호(CLK)의 주파수 변화를 보상할 수 있다.
도 4는 본 발명의 일 실시예에 따른 기준 전류 생성부의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 기준 전류 생성부(100)는 BJT(bipolar junction transistor)(Q1, Q2), 가변 저항(RT) 및 연산 증폭기(AMP)를 포함하는, 밴드 갭 레퍼런스 회로로 구현될 수 있다. 도 4에서는 설명의 편의를 위하여 하나의 기준 전류(Iref)를 생성하는 것으로 도시되었으나, 본 발명의 실시예는 이에 제한되는 것은 아니다. 기준 전류(Iref)가 흐르는 PMOS 트랜지스터(P13)와 동일한 연결 구조를 갖는 복수의 PMOS 트랜지스터들이 배치되면, 각각의 PMOS 트랜지스터들을 통해 복수의 기준 전류들, 예컨대 도 2의 제1 내지 제4 기준 전류들(Iref1~Iref4)이 생성될 수 있다. 일 실시예에 있어서, 기준 전류 생성부(100)의 전원 전압(VDD1)은 기준 전압 생성부(200), 비교 전압 생성부(300) 및 클럭 신호 생성부(400)의 전원 전압(VDD, 도 2 참조)과 동일하거나 또는 다를 수 있다. 예컨대, 오실레이터(10)의 소비 전류를 감소시키기 위하여 전원 전압 VDD의 전압 레벨은 전원 전압 VDD1의 전압 레벨보다 낮을 수 있다.
계속하여 도 4를 참조하면, 연산 증폭기(AMP)의 입력 및 출력에 연결되는 PMOS 트랜지스터들(P11, P12)의 사이즈가 동일하고, 연산 증폭기(AMP)의 피드백 동작에 의하여 노드 1 (ND1) 및 노드 2(ND2)는 동일한 전압을 가지며, 저항 Ra 및 Rb가 동일하다고 가정할 경우, 제1 및 제2 전류(I1, I2)는 다음과 같이 나타낼 수 있다.
Figure pat00006
이때, VT는 열전압이고, N은 BJT들(Q1, Q2)의 비를 나타낸다. VBE는 BJT(Q1)의 베이스-에미터 전압이다. VT*ln(N)/RT는 BJT(Q1, Q2)에 흐르는 전류(IQ1, IQ2)로서, 절대 온도에 비례하는 특성(Proportional to Absolute Temperature, PTAT)을 나타낸다. VBE/Ra는 저항 Ra 및 Rb를 통해 흐르는 전류(Ia, Ib)이며, 절대 온도에 반비례하는 특성(complementary to absolute temperature, CTAT)을 나타낸다.
기준 전류(Iref)는 상기 전류 I1 및 I2에 비례하는 값으로서, 공정, 온도 및 전압에 대하여 전류 I1 및 I2와 동일한 특성을 가질 수 있다. PMOS 트랜지스터들(P11, P12 및 P13)의 사이즈가 동일하다고 가정할 경우, 기준 전류(Iref)는 제1 및 제2 전류(I1, I2)와 동일한 값을 가질수 있다. 따라서, 상기 수학식 6에서의 PTAT 성분 및 CTAT 성분의 조합을 통해, 기준 전류들(Iref1, Iref2)의 온도 특성이 조절될 수 있다.
한편, 수학식 6을 기초로 기준 전류(Iref)의 온도에 대한 변화량은 다음과 같이 나타낼 수 있다.
Figure pat00007
이때, VT 및 VBE의 온도에 대한 변화량은 (VT/RT)(∂RT/∂T) 및(VBE/Ra)(∂Ra/∂T)보다 매우 크므로, 기준 전류 생성부(100)는 가변저항(RT)의 저항값을 조절함으로써, 기준 전류(Iref)의 온도에 대한 변화량, 예컨대 온도 계수를 조절할 수 있다.
한편, 본 실시예에 따른 기준 전류 생성부(100)는 가변 저항(RT)의 저항값을 디지털 제어에 의하여 가변 시킴으로써, 기준 전류(Iref)의 온도 특성을 용이하게 조절할 수 있다. 기준 전류 생성부(100)는 온도 계수 제어 신호(TC[n:0])에 응답하여 가변 저항(RT)의 저항값을 조절할 수 있다. 이때, 온도 계수 제어 신호(TC[n:0])는 상기 오실레이터(10)의 측정된 온도 특성(이는, 오실레이터(10)에서 생성되는 클럭 신호(CLK)의 주파수의 온도 특성을 의미함) 및 타겟 온도 특성의 차이에 기초하여 변경될 수 있다. 예컨대, 온도 계수 제어 신호(TC[n:0])가 기본 값(default)로 설정되었을때, 오실레이터(10)의 측정된 온도 특성이 타겟 온도 특성과 차이가 있을 경우, 상기 클럭 신호(CLK)의 온도 특성이 타겟 온도 특성과 같아지도록 온도 계수 제어 신호(TC[n:0])가 변경될 수 있다. 온도 계수 제어 신호(TC[n:0])에 따라 기준 전류(Iref)의 온도 계수가 변화되고, 이에 따라 오실레이터(10)의 온도 특성이 가변될 수 있다.
도 5는 도 4의 가변 저항(RT)의 일 예를 나타내는 회로도이다.
도 5를 참조하면, 가변 저항(RT)은 기본(default) 저항(Rt0) 및 선택적으로 상기 기본 저항(Rt0)에 병렬 연결되는 추가 저항들(R0~Rn)을 포함할 수 있다. 추가 저항들(R0~Rn)은 온도 계수 제어 신호(TC[n:0])의 각각의 비트에 응답하여 동작하는 스위칭 소자(TG0~TGn)에 연결되며, 상기 스위칭 소자(TG0~TGn)가 턴온되면 상기 기본 저항(Rt0)에 병렬연결될 수 있다. 본 실시 예에서 스위칭 소자(TG0~TGn)는 트랜스미션 게이트인 것으로 도시되었으나, 이는 일 예일 뿐이며, 인가되는 신호에 응답하여 스위칭 동작을 하는 다른 소자들로 대체될 수 있다. 일 실시예에 있어서, 인접한 추가 저항의 저항값의 차이는 두배일 수 있다. 예컨대, 제2 추가 저항(R2)의 저항값은 제1 추가 저항(R1)의 저항값의 두배일 수 있다. 기본 저항(Rt0)에 연결되는 추가 저항들(R0~Rn)의 개수가 증가되면, 가변 저항(Rt)의 저항값이 감소되고, 추가 저항들(R0~Rn)의 개수가 감소되면, 가변 저항(Rt)의 저항값이 증가될 수 있다. 인접한 추가 저항의 저항값의 차이가 두배일 경우, 온도 계수 제어 신호(TC[n:0])의 값이 증가되거나, 감소됨에 따라 상기 가변 저항(RT)의 저항값이 선형적으로 감소 또는 증가될 수 있다.
한편, 가변 저항(RT)은 도 5에 도시된 구조 외에도 온도 계수 제어 신호(TC[n:0])에 의하여 저항값이 선형적으로 변하는 다양한 구조의 회로로 변형 가능하다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 기준 전류 및 오실레이터 주파수의 온도 특성을 나타내는 그래프이다.
도 6a 및 도 6b에서 점선은 가변 저항(RT)의 저항값을 변경하기 전의 기준 전류(Iref) 및 오실레이터(10)에서 생성되는 클럭 신호(CLK)의 주파수(FCLK)를 나타내고, 실선은 가변 저항(RT)의 저항값을 변경함에 따라 변화되는 기준 전류(Iref) 및 클럭 신호(CLK)의 주파수(FCLK)를 나타낸다. 기준 전류(Iref)가 온도에 따라 변화하지 않더라도, 클럭 신호(CLK)의 주파수(FCLK)는 저항, 커패시터 또는 트랜지스터 등에 대한 공정변화의 영향으로 온도에 따라 변화될 수 있다. 수학식 5를 참조하면, 클럭 신호(CLK)의 주파수(FCLK)의 온도 특성은 온도 변화에 대한 비교기(CMP1, CMP2) 및 래치 회로(420)의 응답 지연 시간 조절을 통해 변화 가능하고, 비교기(CMP1, CMP2)의 응답 지연 시간은 바이어스 전류에 의하여 결정될 수 있다. 따라서 클럭 신호(CLK)의 주파수(FCLK)의 온도 특성은 기준 전류(Iref)의 온도 특성에 의하여 조절될 수 있다. 그러므로, 도시된 바와 같이, 가변 저항(RT)의 저항값을 변경하여, 기준 전류(Iref)의 온도 특성, 예컨대 온도 계수를 조절함으로써, 클럭 신호(CLK)의 주파수(FCLK)가 온도 변화에 무관하게 일정하도록 제어할 수 있다. 한편, 도 6a에서는 가변 저항(RT)의 저항값이 증가되면 기준 전류(Iref)의 온도 계수가 감소되는 것으로 도시되었다. 반대로 가변 저항(RT)의 저항값이 감소하게 되면 기준 전류(Iref)의 온도 계수는 증가될 수 있다.
도 7은 본 발명의 일 실시예에 따른 기준 전압 생성부의 일 예를 나타내는 회로도이다.
도 7을 참조하면, 기준 전압 생성부(200a)는 제1 전류 미러링부(21) 및 기준 전압 출력부(22)를 구비할 수 있다. 제1 전류 미러링부(21)는 인가되는 제1 기준 전류(Iref1)를 미러링하여 제1 바이어스 전류(IB1)를 생성할 수 있다. 이때, 미러링 비(a)는 대응하는 트랜지스터들(N21, N22, P21, P22)간의 사이즈 비에 의하여 결정될 수 있다. 기준 전압 출력부(22)는 제1 저항(R1) 및 기준 저항(Rref)을 포함하고, 제1 저항(R1)과 기준 저항(Rref) 사이의 연결 노드의 전압을 기준 전압(Vref)으로서 출력할 수 있다. 기준 전압(Vref)은 제1 바이어스 전류(IB1) 또는 기준 저항(Rref)에 비례할 수 있다.
도 8은 본 발명의 일 실시예에 따른 비교 전압 생성부의 일 예를 나타내는 회로도이다.
도 8을 참조하면, 비교 전압 생성부(300a)는 제2 전류 미러링부(330), 제1 반전부(310) 및 제2 반전부(320)를 포함할 수 있다. 제2 전류 미러링부(330)는 인가되는 제2 기준 전류(Iref2)를 미러링하여 제2 바이어스 전류(IB2)를 생성할 수 있다. 미러링 비(b)는 대응하는 트랜지스터들(N31, N32, P31, P32, P33)간의 사이즈 비율에 의하여 결정될 수 있다.
제1 반전부(310) 및 제2 반전부(320)는 충전 및 방전 회로로 통칭될 수 있다. 제1 반전부(310)는 클럭 신호(CLK)를 지연 반전시켜 제1 비교전압(Vcp1)으로서 출력한다. 클럭 신호(CLK)가 로우 레벨이면, 제2 바이어스 전류(IB2)가 제1 커패시터(C1)를 충전함에 따라, 제1 비교 전압(Vcp1)의 전압 레벨이 점차적으로 상승할 수 있다. 반대로 클럭 신호(CLK)가 하이 레벨이면, 제1 커패시터(C1)에 충전된 전하가 제1 NMOS 트랜지스터(N1)를 통해 방전되어 제1 비교 전압(Vcp1)의 전압 레벨이 하강할 수 있다. 제1 NMOS 트랜지스터(N1)을 통해 하강하는 제1 비교 전압(Vcp1)의 전압 레벨과 제2 바이어스 전류(IB2)에 의해 상승하는 제1 비교 전압(Vcp1)의 전압 레벨을 비교하면, 제1 비교 전압(Vcp1)의 하강하는 속력이 상승하는 속력보다 상대적으로 클 수 있다. 따라서, 제1 비교 전압(Vcp1)은 느리게 상승하고, 빠르게 하강할 수 있다.
제2 반전부(320)는 반전 클럭 신호(CLK)를 지연 반전시켜 제2 비교전압(Vcp2)으로서 출력한다. 반전 클럭 신호(CLKB)가 로우 레벨이면, 제2 바이어스 전류(IB2)가 제2 커패시터(C2)를 충전함에 따라, 제2 비교 전압(Vcp2)의 전압 레벨이 점차적으로 상승할 수 있다. 반대로 반전 클럭 신호(CLKB)가 하이 레벨이면, 제2 커패시터(C2)에 충전된 전하가 제2 NMOS 트랜지스터(N2)를 통해 방전되어 제2 비교 전압(Vcp2)의 전압 레벨이 하강할 수 있다. 제2 비교 전압(Vcp2) 또한 느리게 상승하고, 빠르게 하강할 수 있다.
일 실시예에 있어서, 제1 반전부(310) 및 제2 반전부(320)는 동일한 구조를 가질 수 있으며, 제1 비교전압(Vcp1)의 천이 주기(transition period) 및 제2 비교 전압(Vcp2)의 천이 주기는 동일할 수 있다.
도 9는 본 발명의 일 실시예에 따른 오실레이터를 나타내는 블록도이다.
도 9를 참조하면, 오실레이터(10a)는 기준 전류 생성부(100), 기준 전압 생성부(200), 비교 전압 생성부(300), 클럭 신호 생성부(400) 및 트리밍부(500)를 포함할 수 있다. 도 9의 오실레이터(10a)의 구조 및 동작은 도 1의 오실레이터(10)와 유사하다. 다만 오실레이터(10a)는 트리밍부(500)를 더 포함할 수 있다. 트리밍부(500)는 클럭 신호(CLK)의 주파수를 타겟 주파수로 이동시킴으로써, 주파수 산포를 향상시킬 수 있다. 클럭 신호(CLK)의 주파수가 타겟 주파수와 차이가 날 경우, 트리밍부(500)는 디지털 제어를 통해 클럭 신호(CLK)의 주파수를 타겟 주파수로 이동시킬 수 있다. 이에 대하여 도 10을 참조하여 자세하게 설명하기로 한다.
도 10은 본 실시예에 따른 트리밍부를 도시한 회로도이다. 설명의 편의를 위하여, 비교 전압 생성부(300)를 함께 도시하였다.
트리밍부(500)는 써모미터 디코더(510) 및 트리밍 회로(520)를 포함할 수 있다. 써모미터 디코더(510)는 외부로부터 M 비트의 바이너리 코드(BC)가 인가되면, 이를 2 M -1 비트의 써모미터 코드(TMC)로 변환할 수 있다. 이때, M 비트의 바이너리 코드(BC)는 클럭 신호(CLK)의 주파수 측정 결과와 타겟 주파수의 차이에 기초하여 설정될 수 있다. 바이너리 코드(BC)는 클럭 신호(CLK)의 주파수가 타겟 주파수로 이동되도록 조절하는 값일 수 있다. 도 10에서는, 설명의 편의를 위하여 외부로부터 3비트의 바이너리 코드(BC[2:0])가 인가되고, 이에 따라, 써모미터 디코더(510)로부터 7비트의 써모미터 코드(TMC[7:1])가 출력되는 것으로 도시되었다. 그러나, 이에 제한되는 것은 아니고, 바이너리 코드(BC)의 비트 수는 다양하게 설정될 수 있다.
트리밍 회로(520)는 복수의 트랜지스터들(NC11~NC17) 및 복수의 스위치들(SW11~SW17)을 포함할 수 있다. 복수의 트랜지스터들(NC11~NC17)의 사이즈는 서로 동일할 수 있다. 복수의 트랜지스터들(NC11~NC17)은 비교 전압 생성부(300)의 제1 NMOS 트랜지스터(N31)와 병렬연결될 수 있다. 복수의 트랜지스터들(NC11~NC17)은 써모미터 코드(TMC[7:1])의 비트들 각각에 응답하여 턴온 또는 턴오프될 수 있다. 복수의 트랜지스터들(NC11~NC17)이 써모미터 코드(TMC[7:1])에 응답하여 턴온되면, 제1 기준 전류(Iref1)가 흐르는 트랜지스터의 전체 사이즈가 증가되는 효과가 발생한다. 이에 따라 제2 바이어스 전류(IB2)의 미러링 비(b)가 변화되어, 제2 바이어스 전류(IB2)의 전류값이 변화될 수 있다. 따라서, 클럭 신호(CLK)의 주파수가 변화될 수 있다.
한편, 본 실시예에 따른 트리밍부(500)는 싸이즈가 동일한 복수의 트랜지스터들(NC11~NC17)을 써모미터 방식을 이용하여 턴온되도록 제어함으로써, 바이너리 코드(BC[2:0])의 증가에 따른 클럭 신호(CLK)의 주파수가 선형적으로 변화될 수 있다.
도 11은 본 발명의 실시예에 따른 써모미터 트리밍 방법을 설명하는 도면이다.
도 10의 써모미터 디코더(510)는 도시된 바와 같이, 3 비트의 바이너리 코드(BC[2:0]) 를 8 비트의 써모미터 코드(TMC[7:1])로 디코딩할 수 있다. 바이너리 코드(BC[2:0])가 차례로 증가되면, 0에서 1로 변하는 써모미터 코드(TMC[7:1])의 비트수가 차례로 증가하게 된다. 그리고 써모미터 코드(TMC[7:1])에 응답하여, 턴온되는 복수의 트랜지스터들(TR)의 수가 증가될 수 있다. 복수의 트랜지스터들(TR)은 동일한 폭(W)과 길이(L)를 가지므로, 매칭 특성이 좋다. 따라서, 도시된 써모미터 트리밍 방식으로 클럭 신호(CLK)의 주파수를 조절할 경우, 사이즈가 서로 다른 트랜지스터들의 온/오프를 제어하여, 온되는 트랜지스터의 전체 사이즈를 조절하는 바이너리 트리밍 방식으로 주파수를 조절할 경우보다, 주파수 변화의 선형성이 증가될 수 있다.
한편, 도 9 및 10에서 트리밍부(500)는 비교 전압 생성부(300)에 병렬 연결되는 것으로 도시되었으나. 본원 발명의 기술적 사상은 이에 제한되지 않는다. 다른 실시예에 있어서, 트리밍부(500)는 기준 전압 생성부(200)에 병렬 연결되고, 인가되는 바이너리 코드(BC)에 따라 제1 전류 미러링부(도 7의 21)의 미러링 비(a)를 변경하여 클럭 신호(CLK)의 주파수를 변경할 수 있다.
도 12는 본 발명의 일 실시예에 따른 기준 전압 생성부의 다른 예를 나타내는 회로도이다.
도 12를 참조하면, 기준 전압 생성부(200b)는 제1 전류 미러링부(21), 기준 전압 출력부(22) 및 전압 계수 조절부(23)를 포함할 수 있다. 도 12의 기준 전압 생성부(200b)는 도 7의 기준 전압 생성부(200a)에 전압 계수 조절부(23)를 더 포함할 수 있다.
기준 전압 생성부(200b)에서 생성되는 기준 전압(Vref)은 제1 바이어스 전류(IB1) 및 기준 저항(Rref)의 값에 의하여 전압 레벨이 결정되며, 제1 바이어스 전압(IB1)은 제1 기준 전류(Iref1)를 미러링하여 생성되므로, 이상적으로는 전원 전압(VDD)의 증감에 의하여 기준 전압(Vref)의 전압 레벨이 변동되지 않는다.
그러나, 전원 전압(VDD)이 증가하면, 제2 NMOS 트랜지스터(N22)의 소스-드레인 전압이 증가되고, 채널 길이 변조 효과(channel length modulation effect)에 의하여 제2 NMOS 트랜지스터(N22)의 드레인 전류(Id)가 상승하게 된다. 이에 따라 제1 바이어스 전류(IB1) 또한 상승하게 되므로, 기준 전압(Vref)의 전압 레벨이 높아질 수 있다.
전압 계수 조절부(23)는 전압 계수 제어 신호(CS1[m:1])에 응답하여, 제1 바이어스 전류(IB1)의 미러링 비(a)를 가변시킬 수 있으며, 이에 따라 제1 바이어스 전류(IB1)의 전압 계수 및 기준 전압(Vref)의 전압 계수가 조절될 수 있다. 도시된 바와 같이, 전압 계수 조절부(23)는 복수의 트랜지스터(PC21~PC2m) 및 상기 복수의 트랜지스터(PC21~PC2m) 각각에 직렬 연결되는 스위치들(SW21~SW2m)을 포함할 수 있다. 전압 계수 제어 신호(CS1[m:1])의 각각의 비트에 응답하여 스위치들(SW21~SW2m)이 턴온되면, 이에 대응하는 트랜지스터들(PC21~PC2m)을 통해 전류가 흐르게 되므로, 제1 바이어스 전류(IB1)의 미러링 비(a)가 가변될 수 있다.
오실레이터(10)의 전원 전압(VDD)이 변하면 클럭 신호(CLK)의 주파수가 달라질 수 있다. 이때, 도 2를 참조하여 전술한 바와 같이, 클럭 신호(CLK)의 주파수는 기준 전압(Vref)의 전압 레벨에 반비례한다. 그러므로, 본 실시예에 따른 기준 전압 생성부(200b)는 기준 전압(Vref)의 전압 계수를 디지털 제어를 통해 조절함으로써, 전원 전압(VDD)에 대한 클럭 신호(CLK)의 주파수의 변화를 보상할 수 있다. 예를 들어, 전원 전압(VDD)의 전압 레벨이 높아질수록 클럭 신호(CLK)의 주파수가 빨라지는 경향을 보이면, 사용자는 기준 전압(Vref)의 전압 계수가 높아지도록 전압 계수 제어 신호(CS1[m:1])를 조절하여 클럭 신호(CLK)의 주파수 변화를 보상할 수 있다.
도 13은 본 명의 일 실시예에 따른 비교 전압 생성부의 다른 예를 나타내는 회로도이다.
도 13을 참조하면, 비교 전압 생성부(300b)는 제2 전류 미러링부(330), 제1 반전부(310), 제2 반전부(320) 및 주파수 조절부(340)를 포함할 수 있다.
도 13의 비교 전압 생성부(300b)를 도 8의 비교 전압 생성부(300a)와 비교하면, 비교 전압 생성부(300b)는 주파수 조절부(340)를 더 포함할 수 있다. 주파수 조절부(340)는 주파수 제어 신호(CS2[k:1])에 응답하여 제2 전류 미러링부(330)의 미러링 비(b)를 조절함으로써, 프로그래머블하게 클럭 신호(CLK)의 주파수를 조절할 수 있다.
도시된 바와 같이 주파수 조절부(340)는 복수의 NMOS 트랜지스터들(NC21~NC2k) 및 상기 복수의 트랜지스터들(NC21~NC2k)에 각각 연결된 복수의 스위치들(SW31~SW3k)을 포함할 수 있다. 복수의 스위치들(SW31~SW3k)은 주파수 제어 신호(CS2[k:1])의 각각의 비트에 응답하여 턴온 또는 턴오프될 수 있다. 복수의 스위치들(SW31~SW3k)이 각각 턴온되면, 이에 대응하는 복수의 트랜지스터들(NC21~NC2k)을 통해 전류가 흐르므로, 제2 바이어스 전류(IB2)의 미러링 비(b)가 증가되어 제2 바이어스 전류(IB2)의 전류값이 증가될 수 있다. 클럭 신호(CLK)의 주파수는 제2 바이어스 전류(IB2)의 전류값에 의하여 가변될 수 있으므로, 주파수 제어 신호(CS2[k:1])가 변경되면, 클럭 신호(CLK)의 주파수가 변경될 수 있다.
도 14는 본 발명의 실시예에 따른 오실레이터를 포함하는 신호 처리 장치의 일 예를 나타내는 블록도이다.
도 14를 참조하면, 신호 처리 장치(1000)는 오실레이터(10) 및 로직 회로(20)를 포함한다. 신호 처리 장치(1000)는 디스플레이 장치, 동기식 메모리, 및 클럭 신호 기반 프로세서 등일 수 있다. 신호 처리 장치(1000)는 오실레이터(10) 및 로직 회로(20)를 포함하는 반도체 칩으로 구현될 수 있다.
오실레이터(10)는 로직 회로(20)를 구동하기 위한 클럭 신호(CLK)를 출력할 수 있다. 오실레이터(10)는 도 1 내지 도 13을 참조하여 전술한 바와 같이, 공정, 온도 및 전원 전압의 변화에 무관하게 일정한 주파수를 갖는 클럭 신호(CLK)를 생성할수 있다. 또한 오실레이터(10)는 회로 내의 수동 소자들에 의하여 온도 및 전원 전압에 따라 클럭 신호(CLK)의 주파수가 변화될 경우, 내부적으로 주파수 변화를 보상하여, 온도 및 전원 전압에 따라 주파수가 변화되지 않도록 제어할 수 있다.
로직 회로(LC)는 클럭 신호(CLK)에 응답하여 신호 처리 장치(1000)의 동작을 전반적으로 제어할 수 있다. 예컨대, 신호 처리 장치(1000)가 메모리 장치일 경우, 로직 회로(20)는 오실레이터(10)로부터 출력되는 클럭 신호(CLK)에 응답하여 데이터의 기입 동작을 제어하기 위한 명령과 기입 데이터(DATA)를 출력할 수 있다. 또한 로직 회로(20)는 신호 처리 장치(1000)의 독출 동작, 또는 검증 동작 등을 제어하기 위한 명령을 발생할 수 있다.
다른 예로서, 신호 처리 장치(1000)가 디스플레이 장치로 구현될 경우, 로직 회로(20)는 디스플레이의 타이밍을 제어하는 타이밍 컨트롤러일 수 있으며, 로직 회로(20)는 오실레이터(10)로부터 출력되는 클럭 신호(CLK)를 분주하여 타이밍 제어 신호를 생성할 수 있다.
오실레이터(10)로부터 출력되는 클럭 신호(CLK)가 공정, 온도 및 전원 전압의 변화에 무관하게 일정한 주파수를 가질 수 있으므로, 클럭 신호(CLK)에 응답하여 동작하는 로직 회로(20)는 온도 또는 전원 전압이 변화되더라도 안정적으로 동작할 수 있다.
도 15는 본 발명의 실시 예에 따른 오실레이터를 포함하는 신호 처리 장치의 다른 예를 나타내는 블록도이다.
도 15를 참조하면, 신호 처리 장치(1000a)는 오실레이터(10), 로직 회로(20) 및 선택기(30)를 포함할 수 있다.
신호 처리 장치(1000a)는 외부로부터 외부 클럭(EXT_CLK)을 수신할 수 있으며, 오실레이터(10)는 내부 클럭(INT_CLK)을 발생할 수 있다. 선택기(30)는 오실레이터(10)로부터 출력되는 내부 클럭(INT_CLK) 및 외부 클럭(EXT_CLK) 중 적어도 하나를 선택하여 로직 회로(20)에 클럭 신호(CLK)로서 제공할 수 있다.
일 실시예에 있어서, 외부 클럭(EXT_CLK)이 수신되면, 선택기(30)는 외부 클럭(EXT_CLK)을 클럭 신호(CLK)로서 로직 회로(20)에 제공하고, 로직 회로(20)는 외부 클럭(EXT_CLK)에 응답하여 동작할 수 있다. 외부 클럭(EXT_CLK)이 수신되지 않으면, 오실레이터(10)가 동작하여 내부 클럭(INT_CLK)을 출력하고, 이에 따라, 로직 회로(20)는 내부 클럭(INT_CLK)에 응답하여 동작할 수 있다.
일 실시예에 있어서, 신호 처리 장치(1000a)가 디스플레이 장치이고, 신호 처리 장치(1000a)는 외부 호스트(미도시)로부터 디스플레이 데이터와 함께 외부 클럭(EXT_CLK)을 수신할 수 있다. 선택기(30)는 선택 신호에 응답하여 외부 클럭(EXT_CLK) 및 내부 클럭(INT_CLK) 중 하나를 선택하며, 선택 신호는 신호 처리 장치(1000a)의 동작 모드에 따라 설정될 수 있다. 다양한 실시예에 있어서, 신호 처리 장치(1000a)가 호스트로부터 동영상을 수신하여 디스플레이할 경우, 로직 회로(20)는 외부 클럭(EXT_CLK)에 응답하여 동작할 수 있다. 신호 처리 장치(1000a)가 호스트로부터 정지 영상을 수신하여 디스플레이할 경우, 로직 회로(20)는 오실레이터(10)에서 출력되는 내부 클럭(INT_CLK)에 응답하여 동작할 수 있다.
도 16은 본 발명의 실시예에 따른 디스플레이 장치(2000)를 나타내는 블록도이다.
도 16을 참조하면, 디스플레이 장치(2000)는 디스플레이 패널(DP) 및 구동 회로(DRVC)를 포함한다.
디스플레이 패널(DP)은 프레임 단위로 이미지를 표시한다. 디스플레이 패널(DP)은 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이 및 플렉시블(flexible) 디스플레이로 구현될 수 있고, 그 밖에 다른 종류의 평판 디스플레이로 구현될 수 있다. 설명의 편의상, 이하 본 발명을 설명함에 있어서 액정 디스플레이 패널을 예를 들어 설명하기로 한다.
디스플레이 패널(DP)은 행방향으로 배열된 게이트 라인들(GL1~GLj), 열방향으로 배열된 소스 라인들(SL1~SLi) 및 상기 게이트 라인들(GL1~GLj) 및 소스 라인들(SL1~SLi)의 교차 지점에 형성된 픽셀(PX)들을 구비한다. 액정 디스플레이 패널에서 픽셀(PX)은 도시된 바와 같이, 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)의 드레인에 연결되는 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함한다. 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)의 타단에는 공통전압(Vcom)이 연결될 수 있다. 게이트 라인(GL1~GLj)이 순차적으로 스캔되면, 선택된 게이트 라인에 연결된 픽셀(PX)의 박막 트랜지스터(TFT)가 턴 온되고, 이어서 각 소스 라인(SL1~SLi)에 픽셀의 데이터(RGB2)에 대응하는 계조 전압이 인가된다. 계조 전압은 해당 픽셀(PX)의 박막 트랜지스터(TFT)를 거쳐 액정 커패시터(Clc)와 스토리지 커패시터(Cst)에 인가되며, 액정 및 스토리지 커패시터(Clc, Cst)들이 구동됨으로써 디스플레이 동작이 이루어진다.
구동 회로(DRVC)는 소스 드라이버(SD), 게이트 드라이버(GD), 타이밍 컨트롤러(TC), 전압 발생부(VG) 및 오실레이터(OSC)를 포함할 수 있다. 구동 회로(DRVC)는 하나의 반도체 칩 또는 복수의 반도체 칩으로 구현될 수 있다.
타이밍 컨트롤러(TC)는 외부 장치(예를 들어, 호스트 장치(미도시))로부터 이미지 데이터(RGB1), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 클럭 신호(DCLK) 및 데이터 인에이블 신호(DE)를 수신하고, 상기 수신된 신호들에 기초하여 게이트 드라이버(GD) 및 소스 드라이버(SD)를 제어하기 위한 제어신호(CNT1, CNT2)를 생성한다. 또한, 타이밍 컨트롤러(TC)는 외부로부터 수신한 이미지 데이터(RGB1)를, 소스 드라이버(SD)와의 인터페이스 사양에 맞도록 포맷(format)을 변환한 픽셀 데이터(RGB2)로 생성하고 이를 소스 드라이버(SD)에 전송한다.
게이트 드라이버(GD) 및 소스 드라이버(SD)는 타이밍 컨트롤러(TC)에서 제공된 제어신호(CNT1, CNT2)에 따라 디스플레이 패널(DP)의 픽셀들(PX)을 구동한다.
소스 드라이버(SD)는 소스 드라이버 제어 신호(CNT1)에 기초하여, 디스플레이 패널(DP)의 소스 라인들(SL1~SLi)을 구동한다. 소스 드라이버(SD)는 복수의 감마 전압을 생성하고, 픽셀 데이터(RGB2)에 상응하는 감마 전압을 디스플레이 패널(DP)의 소스 라인들(SL1~SLm)로 출력한다. 소스 드라이버(SD)는 단일 칩으로 형성될 수 있으며, 또는 복수의 소스 구동 칩으로 형성될 수 있다.
게이트 드라이버(GD)는 디스플레이 패널(DP)의 게이트 라인(GL1~GLj)을 차례로 스캔한다. 게이트 드라이버(GD)는 선택된 게이트 라인에 게이트-온 전압(GON)을 인가함으로써 선택된 게이트 라인을 활성화 시키고, 소스 드라이버(SD)는 활성화된 게이트 라인에 연결된 픽셀들에 대응되는 감마 전압을 출력한다. 이에 따라, 디스플레이 패널(DP)은 한 수평 라인 단위로, 즉 한 행씩 이미지가 디스플레이될 수 있다.
전압 발생부(VG)는 구동 회로(DRVC) 및 디스플레이 패널(DP)에서 사용되는 전압들을 생성한다. 전압 발생부(VG)는 게이트-온 전압(GON), 게이트-오프 전압(GOFF), 공통전압(Vcom), 아날로그 전원 전압(VDDA) 등을 생성할 수 있다. 게이트-온 전압(GON) 및 게이트-오프 전압(GOFF)은 게이트 드라이버(GD)에 제공되어, 게이트 라인(G1~Gj)에 인가되는 게이트 신호를 생성하는데 이용된다. 공통전압(Vcom)은 디스플레이 패널(DP)의 픽셀들(PX)에 공통적으로 제공될 수 있다. 도시된 바와 같이 공통 전압(Vcom)은 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)의 일단에 제공될 수 있다. 아날로그 전원 전압(VDDA)은 소스 드라이버(SD) 동작시 사용될 수 있다. 또한 전압 발생부(VG)는 오실레이터(OSC) 또는 타이밍 컨트롤러(TC)에서 사용되는 전원 전압(미도시)을 생성할 수도 있다.
오실레이터(OSC)는 클럭 신호(CLK)를 생성하여 타이밍 컨트롤러(TC) 또는 전압 발생부(VG) 에 제공할 수 있다. 클럭 신호(CLK)는 또한 소스 드라이버(SD) 또는 게이트 드라이버(GD)에 제공될 수도 있다. 타이밍 컨트롤러(TC)는 클럭 신호(CLK)를 분주하고 분주된 클럭 신호에 기초하여 제어신호(CNT1, CNT2)를 생성할 수 있다. 전압 발생부(VG)는 클럭 신호(CLK) 또는 분주된 클럭 신호에 기초하여 상기 전압들을 생성할 수 있다.
도 17은 본 발명의 실시예에 따른 디스플레이 모듈을 나타낸 도면이다.
도 17을 참조하면, 디스플레이 모듈(3000)은 디스플레이 장치(3100), 편광판(3200) 및 윈도우 글라스(3300)를 구비할 수 있다. 디스플레이 장치(3100)는 디스플레이 패널(3110), 인쇄 기판(3120) 및 디스플레이 구동 집적회로(3130)를 구비할 수 있다.
윈도우 글라스(3300)는 일반적으로 아크릴이나 강화유리 등의 소재로 제작되어, 외부 충격이나 반복적인 터치에 의한 긁힘으로부터 디스플레이 모듈(1500)을 보호한다. 편광판(3200)은 디스플레이 패널(3100)의 광학적 특성을 좋게 하기 위하여 구비될 수 있다. 디스플레이 패널(3110)은 인쇄 기판(3120) 상에 투명전극이 패터닝되어 형성될 수 있다. 디스플레이 패널(3110)은 프레임을 표시하기 위한 복수의 픽셀들을 포함한다. 일 실시예에 따르면 디스플레이 패널(3110)은 액정 패널일 수 있다. 그러나 이에 제한되는 것은 아니고, 디스플레이 패널(3110)은 다양한 종류 디스플레이 소자들을 포함할 수 있다. 예컨대, 디스플레이 패널(3110)은 OLED(Organic Light Emitting Diode), ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Value), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), LED(Light Emitting Diode) 디스플레이, VFD(Vacuum Fluorescent Display) 중 하나 일 수 있다.
디스프레이 구동 집적회로(3130)는 본 발명의 실시예들에 따른 오실레이터(도 1의 10, 도 9의 10a)를 포함할 수 있다.
본 실시예에서는 디스플레이 구동 집적회로(3130)가 하나의 칩으로 도시되었으나, 이는 도시에 편의를 위함에 불과하고 복수의 칩으로 장착될 수 있다. 또한, 유리 소재의 인쇄 기판 상에 COG(Chip On Glass) 형태로 실장될 수 있다. 그러나, 이는 일 실시 예일 뿐, 디스플레이 구동 집적회로(3130)는 COF(Chip on Film), COB(chip on board) 등과 같이 다양한 형태로 실장될 수 있다.
디스플레이 모듈(3000)은 터치 패널(3400) 및 터치 컨트롤러(3410)를 더 포함할 수 있다. 터치 패널(3400)은 유리기판이나 PET(Polyethylene Terephthlate) 필름 위에 ITO(Indium Tin Oxide)와 같은 투명 전극이 패터닝되어 형성될 수 있다. 터치 컨트롤러(3410)는 터치 패널(3400)상의 터치 발생을 감지하여 터치 좌표를 계산하여 호스트(미도시)로 전달한다. 터치 컨트롤러(3410)는 디스플레이 구동 집적회로(3130)와 하나의 반도체 칩에 집적될 수도 있다.
도 18은 본 발명의 실시 예에 따른 디스플레이 시스템을 나타낸 도면이다.
도 18을 참조하면, 디스플레이 시스템(4000)은 시스템 버스(4010)에 전기적으로 연결되는 프로세서(4020), 디스플레이 장치(4050), 주변 장치(4030) 및 메모리(4040)를 포함할 수 있다.
프로세서(4020)는 주변 장치(4030), 메모리(4040) 및 디스플레이 장치(4050)의 데이터의 입출력을 제어하며, 상기 장치들간에 전송되는 이미지 데이터 의 이미지 처리를 수행할 수 있다. 디스플레이 장치(4050)는 디스플레이 패널(DP) 및 디스플레이 구동 집적회로(DRVC)를 포함하며, 시스템 버스(4010)를 통해 인가된 이미지 데이터들을 디스플레이 구동 집적회로(DRVC) 내부에 포함된 프레임 메모리 또는 라인 메모리에 저장하였다가 디스플레이 패널(DP)에 디스플레이한다. 디스플레이 장치(4050)는 도 16의 디스플레이 장치(2000)일 수 있으며, 디스플레이 구동 집적회로(DRVC)는 본 발명의 실시예들에 따른 오실레이터(도 1의 10, 도 9의 10a)를 포함할 수 있다.
주변 장치(4030)는 카메라, 스캐너, 웹캠 등 동영상 이미지 또는 정지 이미지등을 전기적 신호로 변환하는 장치일 수 있다. 상기 주변 장치(4030)를 통하여 획득된 이미지 데이터는 상기 메모리(4040)에 저장될 수 있고, 또는 실시간으로 상기 디스플레이 장치(4050)의 패널에 디스플레이 될 수 있다. 메모리(4040)는 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(4040)는 DRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다. 메모리(4040)는 주변 장치(4030)로부터 획득된 이미지 데이터를 저장하거나 또는 프로세서(4020)에서 처리된 이미지 신호를 저장할 수 있다.
본 발명의 실시예에 따른 디스플레이 시스템(4000)은 태블릿 PC, TV 등과 같은 전자 제품에 구비될 수 있다. 그러나 이에 제한되는 것은 아니다. 디스플레이 시스템(4000)은 이미지를 표시하는 다양한 종류의 전자 제품에 구비될 수 있다.
도 19는 본 발명의 실시 예에 따른 디스플레이 장치가 탑재되는 다양한 전자 제품의 응용 예를 나타내는 도면이다. 본 발명에 따른 디스플레이 장치(5000)는 다양한 전자 제품에 채용될 수 있다. 스마트 폰(5900)에 채용될 수 있음을 물론이고, TV(5100), 은행의 현금 입출납을 자동적으로 대행하는 ATM기(5200), 엘리베이터(5300), 지하철 등에서 사용되는 티켓 발급기(5400), 태블릿 PC(5500), PMP(5600), e-book(5700) 및 네비게이션(5800) 등에 폭넓게 사용될 수 있다. 또한 디스플레이 장치(5000)는 웨어러블한 전자 장치에 탑재될 수도 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 10a: 오실레이터
100: 기준 전류 생성부
200, 200a, 200b: 기준 전압 생성부
300, 300a, 300b: 비교 전압 생성부
400: 클럭 신호 생성부
500: 트리밍부

Claims (20)

  1. 기준 전류를 생성하는 기준 전류 생성부;
    상기 기준 전류에 비례하는 기준 전압을 생성하는 기준 전압 생성부;
    상기 기준 전류에 기초하여, 클럭 신호를 지연 반전시킨 비교 전압을 생성하는 비교 전압 생성부; 및
    상기 비교 전압 및 상기 기준 전압을 비교하고, 비교 결과에 기초하여 상기 클럭 신호를 생성하는 클럭 신호 생성부를 포함하는 오실레이터.
  2. 제1 항에 있어서, 상기 기준 전류 생성부는,
    인가되는 전원 전압 또는 온도의 변화에 둔감한 전압 또는 전류를 생성하는 밴드갭 레퍼런스 회로를 포함하는 것을 특징으로 하는 오실레이터.
  3. 제1 항에 있어서, 상기 기준 전류 생성부는,
    온도 변화에 대하여 일정한 기울기를 갖는 상기 기준 전류를 생성하는 것을 특징으로 하는 오실레이터.
  4. 제1 항에 있어서, 상기 기준 전류 생성부는,
    상기 기준 전류의 온도 계수를 조절하기 위한 가변 저항을 포함하는 것을 특징으로 하는 오실레이터.
  5. 제4 항에 있어서, 상기 기준 전류 생성부는,
    온도 계수 제어 신호에 응답하여 상기 가변 저항의 저항값을 조절하는 것을 특징으로 하는 오실레이터.
  6. 제1 항에 있어서, 상기 클럭 신호 생성부는,
    상기 비교 전압 및 상기 기준 전압을 비교하고 비교 결과를 출력하는 비교기를 포함하고,
    상기 비교기에 인가되는 바이어스 전류는 상기 기준 전류에 비례하는 것을 특징으로 하는 오실레이터.
  7. 제6 항에 있어서,
    상기 비교기의 응답 속도의 온도 특성은, 상기 기준 전류의 온도 특성에 기초하여 조절되는 것을 특징으로 하는 오실레이터.
  8. 제1 항에 있어서, 상기 기준 전압 생성부는,
    상기 기준 전류를 미러링하여 상기 기준 전류에 비례하는 제1 바이어스 전류를 생성하는 제1 전류 미러링부; 및
    기준 저항을 포함하고, 상기 제1 바이어스 전류와 상기 기준 저항에 기초하여 생성되는 상기 기준 전압을 출력하는 기준 전압 출력부를 포함하는 것을 특징으로 하는 오실레이터.
  9. 제8 항에 있어서, 상기 기준 전압 생성부는,
    상기 제1 바이어스 전류의 전원 전압에 대한 특성을 조절하는 전압 계수 조절부를 더 포함하는 것을 특징으로 하는 오실레이터.
  10. 제9 항에 있어서, 상기 전압 계수 조절부는,
    전압 계수 제어 신호에 응답하여 상기 제1 전류 미러링부의 미러링 비를 가변시키는 것을 특징으로 하는 오실레이터.
  11. 제1 항에 있어서, 상기 비교 전압 생성부는,
    상기 기준 전류를 미러링하여 상기 기준 전류에 비례하는 제2 바이어스 전류를 생성하는 제2 전류 미러링부; 및
    상기 클럭 신호가 천이되면, 상기 제2 바이어스 전류를 기초로 내부의 커패시터를 충전 또는 방전하여 상보적으로 천이되는 제1 비교 전압 및 제2 비교 전압을 생성하는 충전 및 방전 회로를 포함하는 것을 특징으로 하는 오실레이터.
  12. 제11 항에 있어서, 상기 비교 전압 생성부는,
    주파수 제어 신호에 기초하여, 상기 클럭 신호의 주파수를 설정하는 주파수 조절부를 더 포함하는 것을 특징으로 하는 오실레이터.
  13. 제1 항에 있어서,
    상기 비교 전압의 전압 레벨 또는 상기 비교 신호의 지연 시간을 트리밍하여 상기 클럭 신호의 주파수를 타겟 주파수로 변경하는 트리밍 블록을 더 포함하는 것을 특징으로 하는 오실레이터.
  14. 제13 항에 있어서,
    상기 비교 전압 생성부 및 상기 기준 전압 생성부는, 상기 기준 전류를 미러링하여 상기 기준 전류에 비례하는 전류를 생성하는 전류 미러링부를 각각 포함하고,
    상기 트리밍 블록은,
    상기 비교 전압 생성부 또는 상기 기준 전압 생성부의 상기 전류 미러링부에 연결되어, 상기 전류 미러링부의 미러링 비를 조절하는 것을 특징으로 하는 오실레이터.
  15. 제13 항에 있어서, 상기 트리밍 블록은,
    외부로부터 인가되는 M 비트의 바이너리 코드 신호(M은 자연수)를 2M-1 비트의 써모미터 코드 신호로 변환하는 써모미터 디코더; 및
    상기 2M-1 비트의 써모미터 코드 신호의 각각의 비트에 응답하여 턴온 또는 턴오프되고, 길이와 폭이 동일한 복수의 트랜지스터를 포함하는 트리밍 회로를 포함하는 것을 특징으로 하는 오실레이터.
  16. 제15 항에 있어서, 상기 M 비트의 바이너리 코드 신호는, 상기 클럭 신호의 주파수 측정 결과와 타겟 주파수의 차이에 기초하여 설정되는 것을 특징으로 하는 오실레이터.
  17. 기준 전류를 생성하고, 상기 기준 전류의 온도 특성을 조절하는 기준 전류 생성부;
    상기 기준 전류를 기초로 기준 전압을 생성하는 기준 전압 생성부;
    상기 기준 전류를 기초로, 클럭 신호를 지연 반전시킨 비교 전압을 생성하는 비교 전압 생성부;
    상기 비교 전압 및 상기 기준 전압을 비교하고, 비교 결과를 출력하는 비교부; 및
    상기 비교 결과를 래치하여 클럭 신호를 생성하는 래치부를 포함하는 오실레이터.
  18. 제17 항에 있어서, 상기 기준 전류 생성부는,
    온도 계수 제어 신호에 응답하여 저항값이 변하는 가변 저항을 포함하는 것을 특징으로 하는 오실레이터.
  19. 제17 항에 있어서, 상기 온도 계수 제어 신호는,
    상기 오실레이터의 측정된 온도 특성 및 타겟 온도 특성의 차이에 기초하여 설정되는 것을 특징으로 하는 오실레이터.
  20. 제17항에 있어서, 상기 비교부는,
    상기 비교 전압 및 상기 기준 전압을 입력으로 수신하고, 상기 기준 전류에 기초하여 바이어스되는 비교기를 포함하는 것을 특징으로 하는 오실레이터.
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