TW409254B - Semiconductor read only memory and a method for reading data stored in the same - Google Patents

Semiconductor read only memory and a method for reading data stored in the same Download PDF

Info

Publication number
TW409254B
TW409254B TW086119485A TW86119485A TW409254B TW 409254 B TW409254 B TW 409254B TW 086119485 A TW086119485 A TW 086119485A TW 86119485 A TW86119485 A TW 86119485A TW 409254 B TW409254 B TW 409254B
Authority
TW
Taiwan
Prior art keywords
bit lines
bit line
bit
lines
line
Prior art date
Application number
TW086119485A
Other languages
English (en)
Inventor
Cheol-Ung Jang
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW409254B publication Critical patent/TW409254B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Description

24S5PIF1.DOC/002 Λ Α7 第 S61I 948 5 號說#读^ 五、發明說明（if ) 圖式標號之簡單說明： 10 記憶體陣列 12 輸入緩衝器 14 輸入緩衝器 16 輸入緩衝器 18 輸入緩衝器 20 行傳遞夾 22 感應放大電路 24 資料鎖存電路 26 預先解碼器 28 預先解碼器 30 CAPiATM 電路 32 資料鎖存電路 34 短脈衝產生電路 36 短脈衝產生電路 38 短脈衝產生電路 ' 40 加法器 42 讀取控制電路 44 元件陣列區塊 46 選擇電路 48 選擇電路 50 偏壓選擇電路 50a 偏壓選擇電路 52 預先充電電路 54 預先充電電路 56 電流反映型差異放大器 17-1 I I l· I-----------------訂--！|!線 (諳先閲讀背面之注意事項再填寫本頁) ： 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 2485PIF.DOC/006 409254 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（/ ) 本發明是有關於一種半導體唯讀記憶體(ROM)元件， 且特別是有關於一種具有階級位元線結構之反或閘（NOR) 型罩幕ROM，其中由金氧半場效電晶體（MOSFET)組成 之記憶單元以平行方式相互連接，及其中執行位址轉移偵 測(address transition detection, ATD)，以及讀取與儲存數據 之方法。 第1圖顯示一種典型含有執行ATD技術之ROM元件。 如圖所示，輸入緩衝器12、14、16與18接收一晶片許可 訊號、列位址訊號、行位址訊號與一輸出許可訊號，上述 訊號由外部供應，並可輸出一內部的訊號，例如是一晶片 許可訊號CEPi、一列位址訊號RAPi、行位置訊號CAPi、 以及一輸出許可訊號OEi。從列與行位置緩衝器14和16 的訊號RAPi與CAPi將分別進入列預先解碼器26與行預 先解碼器28。預先解碼器26與28會回應訊號RAPi與 CAPi，從記憶體陣列10中選出特定的記憶單元。緩衝器 12、14 與 16 中的訊號 CEPi、RAPi 與 CAPi ATM 電路 30 中的短脈衝產生電路34、36與38中。每當晶片許可訊號 CEPi產生時，段脈衝產生電路34會產生一個短脈衝訊號。 每當至少有一輸入位址發生時，每一個其他的電路36與38 也會產生一個短脈衝訊號。上述所有產生的短脈衝訊號均 傳入加法器40，而加法器40會產生一個脈衝訊號SM0藉 由合計所輸入的短脈衝訊號寬度產生一個預設的寬度。爲 回應從加法器40所提供之脈衝訊號SM0，讀取控制電路 42產生一預先充電控制訊號PRE與一感應放大控制訊號 4 本紙張尺度適用中國國家標準（CMS ) A4規格（210X：297公釐） ---------裝------訂------線 (請先閲讀背面之注$項再填寫本頁) , ~ 經濟部中央標隼局員工消費合作社印製 409254 2485PIF.DOC/006 A7 B7 五、發明説明（1 ) SACS。然後，當預先充電控制訊號PRE保持在預定的電 壓時，將對位元線執行預先充電的動作。 感應放大電路22會將被預先解碼器26與28選定之 記憶單元中之所儲存的資料訊號，並將訊號供給到資料鎖 存電路24。根據輸出許可訊號Oei，資料鎖存電路32的輸 出訊號經由資料輸出緩衝器32供應至外部電路(未顯示）。 請參照第2圖，其繪示習知具有階級位元線結構之反 或閘型罩幕唯讀記憶體，每一個罩幕唯讀記憶體元件陣列 區塊以位元線階級排列的方式形成。例如，位元線是由延 伸的主要位元線MBL1、MBL2...以及次位元線SBL1、SBL2... 組成。每一個主要位元線均爲金屬位元線，例如是鋁金屬； 每一個次位元線則爲擴散位元線，例如是以擴散層所組 成。由兩個次位元線組成一個主位元線。在每一個元件陣 列區塊中，次位元線分成兩群，其中一群由奇數的次位元 線SBL1、SBL3...所組成，另一群則由偶數的次位元線 SBL2、SBL4·..所組成。兩個偶數的次位元線對應於一個地 線GL。兩個基數的與偶數的次位元線則互相交叉排列。 在第2圖的每個陣列元件區塊中，組成MOSFET的記 憶單元Mmn(m=l,2，...、11=1,2，...)以平行方式和複數個次位 元線SBU、SBL2...相連接，且次位元線與字元線WLl~WLi 相互交錯。例如每一個記憶單元Mmn排列在每一個元件 區域，元件區域是由定義在每一組行方向延伸的次位元線 SBL1與SBL2、SBL3與SBL4...與列方向延伸的字元線 WLl~WLi之交錯區域。排列在列方向記憶單元之閘極與其 5 本紙ϋ度適用中國國家標準（CNS > A4規格（210X297公^ |_^---l----©-^.------1Τ------. jm (請先閱讀背面之注意事項再填寫本頁) · 409254 2485PIF.DQC/006 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明（3) 所相對應之字元線連接。如熟知此技藝者所知，組成 MOSFET的每一個記憶單元均程式化爲開啓狀態或關閉狀 態。在此，開啓狀態表示記憶單元具有低的起始電壓，例 如是0.5伏特’而關閉狀態則表示記億單元具有高的起始 電壓，例如是5伏特。 位於兩相鄰次位元線SBL1與SBL2、SBL2與SBL3、 SBL3與SBL4中，個別行記憶單元M1K、M2k...MiK(k爲 整數並大於1)夠成一串聯或是一堆積。在兩相鄰奇數次位 元線 SBL2k-l 與 SBL2k+卜例如是 SBL1 與 SBL3、SBL3 與SBL5等以及在兩相鄰偶數次位元線SBL2k與SBL2k+2， 例如是SBL2與SBL4、SBL4與SBL6等之間，將指定兩個 元件串聯。在兩相鄰串聯之記憶單元源極區通常連接到所 對應的偶數次位元線SBL2k，汲極區則連接分別位於每一 串聯兩側之兩奇數的次位元線SBL2k-l與SBL2k+l。例如， 記憶單元M13與M14的源極區通常連接至次位元線SBL4， 汲極區則分別連接至次位元線SBL3與SBL5。奇數的次位 元線SBL1、SBL3…等經由第一串聯選擇電路與主位元線 MBL1、MBL2...等電性連接，其中第一串聯選擇電路分別 由串聯選擇MOSFET ST1、ST2…等所組成。同樣的，偶數 次位元線SBL2、SBL4...等經由第二串聯選擇電路與地線 GL1、GL2...等電性連接，其中第二串聯選擇電路分別由地 線選擇MOSFET GL1、GL2...等所組成。主位元線MBL1 ' MBL2…等經由一群第一行選擇MOSFET GBT1、GBT2…等 分別與感應放大器SA1、SA2...等電性連接。地線GL1、GL2... ΰ I-------裝-- ί (請先閲讀背面之注意事項再填寫本頁) 訂 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨ΟΧ 297公釐） 2485PIF.DOC/006 409254 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（务） 等經由一群第二行選擇MOSFET GBT1、GBT...等分別與地 線Vss連接。 第1圖中典型的ROM元件和第2圖中的NOR型ROM 元件相比能夠降低位元線之寄生電容。特別是當位元線組 成在不同層時，配線電阻能夠大幅的降低。 然而，在位元線預先充電操作讀取儲存在記憶單元中 資料時，位元線的預先充電狀態會根據所選取以及鄰近記 憶單元之程式化狀態而改變。例如，在被選定記憶單元相 鄰之記憶單元其程式化爲關閉狀態，則栢對於被選定之記 億單兀的主位元線被預先充電，以致於記憶單元之讀取操 作能夠正常的執行。若在第2圖中所有之記憶單元 M11-MH均程式化爲開啓狀態，而記憶單元M15爲關閉 狀態，在主位元線MBL2開始預先充電後，主位元線MBL1 預先充電的程度並不會保持在特定的程度而會降低.，藉由 允許字元線WU被開啓以及串聯選擇MOSFET ST3被開 啓，其位於選擇的記憶單元15與資料感應之間。這是因 爲當字兀:線WL1被開啓時，所有的記憶單元M11-M14均 被開啓，以致於遺漏電流流到次位元線SBL4、SBL3、SBL2 與SBL卜經過主位元線MBL2、次位元線SBL5、記憶單 元MU、M13、!Vn2與Mil。結果造成次位元線SBL4、SBL3、 SBL2與SBL1作爲所選擇主位元線MBL2的負載。主位元 線預先充電的程度掉落導致資料感應邊緣的減少，並造成 罩幕ROM元件高速讀取的障礙。同時，具有上述限制的 罩幕ROM元件將無法以一低的電源供應Vcc來操作。 7 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） L---„-----------ηιτ------J線 (請先聞讀背面之注意事項再填寫本頁) 、：丨 2485PIF.DOC/006 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明（f) 因此本發明的主要目的就是在提供一種閘笔》 記憶體之記憶體元件，能在低電壓下操作並具有高的操作 速度。 Z^oR, 本發明的另一目的就是在提供一^反^型唯讀記憶 體之記憶體元件，其位元線預先充電之¥乍能穩定之執 行。 本發明的又一目的就是在提供一種讀取儲存在反或閘 型唯讀記憶體之記憶體資料的方法， 本發明一種具有一階級位元線結構之半導體唯讀記憶 體’包括：複數個第一位元線；複數個記憶單元群組，每 一個該記憶單元群組連接在該些第一位元線兩相鄰該位元 線之間；複數個第二位元線，該第一與該第二位元線之比 率爲2··1 ;複數個地線，該些地線分別相對於該些第二位 元線；複數個第一切換器，每一個該第一切換器連接在該 些第一位元線之相對應奇數位元線之一端與該些第二位元 線所對應位元線之一端；複數個第二切換器，每一個該第 二切換器連接在該些第二位元線之相對應偶數位元線之一 端與該些地線所對應地線之一端；以及一用以充電之裝 置’當經由在該些第二位元線中至少被選擇之一位元線執 行一預先充電來偵測資料時，對該些第一位元線中至少一 個相鄰的非選擇位元線之兩側及該些第一位元線中至少一 選擇之位元線充電至一預定電壓水平。 本發明一種讀取儲存在具有階級位元線結構之半導體 唯讀記憶體資料的方法，包括下列步驟：當該些第二位元
S 本紙張尺度適用中國國家標率（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
2485PIF.DOC/006 at 40925i B7 五、發明説明（έ) 線中至少一個被選擇之該位元線被預先充電時，對該些第 一位元線至少一個被選擇之該位元線兩側之該些第一位元 線中至少一相鄰的未選擇之該位元線進行充電至預定之電 壓水平；以及經由該些第二位元線中至少一被選擇之該位 元線執行一資料感測操作。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1圖是典型的半導體唯讀記憶體實行位址轉移偵測 的方塊圖； 第2圖是顯示習知具有階級位元線結構罩幕唯讀記憶 體的核心部分之電路圖； 第3圖是根據本發明第一較佳實施例，一種罩幕唯讀 記憶體核心部分之電路圖； 第4圖是表示第3圖中感應放大器之電路圖； 第5圖是表示第3圖中偏壓電路的電路圖； 第6圖是表示第3圖中罩幕唯讀記憶體之操作時間 圖；以及 第7圖是根據本發明第二較佳實施例，一種罩幕唯讀 記憶體核心部分之電路圖。 實施例 第3圖其繪示依照本發第一較佳實施例，一種具有階 級位元線結構反或閘型罩幕唯讀記憶體之記憶體陣列區塊 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ---- - ΙΓ - - - ^ -- (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作杜印製 409254 2485PIF.DOC/006 A7 — B7 五、發明説明（〇) 與其周圍電路圖。 請參照第3圖，反或閘型罩幕唯讀記憶體具有一元件 陣列區塊44、第一與第二行選擇電路46與48、感應放大. 器電路SA1〜SAj、偏電壓產生電路Bl~Bj以及偏壓選擇電 路50。反或閘型罩幕唯讀記憶體中的位元線以延伸的主位 元線MBL1、MBL2…與沿著對應定義在基底上行的次位元 線SBL1、SBL2...所組成。每一個次位元線均由一擴散層 所組成。兩個次位元線對應一個主位元線。在每一個元件 陣列區塊44中，將次位元線區分爲兩群組，在這兩個群 組中，其中一個群組由奇數的次位元線SBL1、SBL3...所 組成，另一個群組則由偶數的次位元線SBL2、SBL4...所 組成。兩個奇數次位元線與兩個偶數次位元線互相交叉排 列。 此外，由MOSFET所組成的記憶單元Mmn(其中 m=l，2,...，I、而n=l，2,...，j)以平行方式和兩相鄰的次位元線， 例如是SBL1與SBL2 ' SBL2與SBL3...相連接，且次位元 線與字元線WL1〜WLi相互交錯。每一個記憶單元Mmn排 列在每一個元件區域，元件區域是由定義在每一組行方向 延伸的次位元線SBL1與SBL2、SBL3與SBL4...與列方向 延伸的字元線WL1〜WLi之交錯區域。排列在列方向記憶 單元之閘極與其所相對應之字元線連接。 位於兩相鄰次位元線SBL1與SBL2、SBL2與SBL3、 SBL3與SBL4中，個別行記憶單元M1K、M2k...MiK(k爲 整數並大於1)夠成一串聯或是一堆積。在兩相鄰奇數次位 ---------0^·裝------訂------踩 (請先閲讀背面之注$項再填寫本頁) . : 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐} 409254 2485PIF.DOC/006 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（g ) 元線 SBL2k-l 與 SBL2k+l，例如是 SBL1 與 SBL3、SBL3 與SBL5等以及在兩相鄰偶數次位元線SBL2k與SBL2k+2， 例如是SBL2與SBL4、SBL4與SBL6等之間，將指定兩個 元件串聯。在兩相鄰串聯之記憶單元源極區通常連接到所 對應的偶數次位元線SBL2k，汲極區則連接分別位於每一 串聯兩側之兩奇數的次位元線SBL2k-l與SBL2k+l。例如， 記憶單元M13與M14的源極區通常連接至次位元線SBL4， 汲極區則分別連接至次位元線SBL3與SBL5 〇 奇數的次位元線SBL1、SBL3...等經由第一串聯選擇 電路與主位元線MBL1、MBL2...等電性連接，其中第一串 聯選擇電路分別由串聯選擇MOSFET ST1、ST2...等所組 成。同樣的，偶數次位元線SBL2、SBL4…等經由第二串 聯選擇電路與地線GL1、GL2...等電性連接，其中第二串 聯選擇電路分別由地線選擇MOSFET GL1、GL2...等所組 成。 主位元線MBLl~MBLj經由第一行選擇電路46與感應 放大器SAl~SAj連接，其中感應放大器46由分別由一群 第一行選擇器MOSFET BT1、BT2…所組成。 第4圖其繪示第3圖中其中一個感應放大器SAn，其 中η從1,2,...j。如圖所示，感應放大器SAn具有一資料線 DL、模擬的資料線或參考線DDL、第一與第二預先充電 電路52與54以及一電流反映型差異放大器56。資料線DL 經由第一行選擇電路46之MOSFET BTn與相對應的主位 元線MBU電性連接。模擬的資料線DDL用來接收參考電 11 — 一——"-----------ΐτ------}銀 (請先聞讀背面之注意事項再填寫本頁) . ： ' 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 2485PIF.DOC/006 409254 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（9 ) 壓作爲從熟知的模擬元件之資料感測（未顯示）。第一預先 充電電路52在對位元線預先充電時間中，用來對對應的 主位元線MBLn進行預先充電；而第二預先充電電路54 則在預.先充電時間中，對對應的模擬位元線（未顯示）進行 預先充電。 第一預先充電電路52由四個nMOSFET ΜΝ1~ΜΝ4與 兩個pMOSFET ΜΡ1與ΜΡ2所組成。汲極-源極通道區，也 就是nMOSFET MN1的電流路徑連接在差異放大器56的一 輸出點N1與資料線DL之間。nMOSFET MN2的電流路徑 連接在nMOSFET MN1的閘極與地線之間，其閘極與相對 應的資料線DLn相連接。nMOSFET MN3的電流路徑連接 在nMOSFET MN1的閘極與地線之間，其閘極連接至一輸 入端，該輸入端可接收第1圖中ATD電路30中感應放大 控制訊號SACS的互補訊號SACA。pMOSFET MP1的電流 路徑連接在電源供應與nMOSFET MN1的閘極與地線之 間，其聞極連接在一輸入端能接收互補訊號SACA。 nMOSFET ΜΝ4的電流路徑連接在電源供應差異放大器56 的輸入點N1之間，其閘極連接至-一輸入端，該輸入端可 接收第1圖中ATD電路30中預先充電控制訊號pre。 pMOSFET MP2的電流路徑連接在電源供應與輸入點N1之 間’其閘極亦連接至輸入點N1。在預先充電電路52中， 當位元線預先充電時，FET MN4與MP2其作用是作爲傳 送特殊預先充電電流至相對應主位元線之電流源；以及FET MN1-MN3與MP2其作用是作爲准許相對應主與次位元線 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X29?公；i ) I--^----------IT-----J 線 (請先閲讀背面之注意事頃再填寫本頁) ΑΊ 2485PIF.DOC/006 B7 五、發明説明（邝） 電壓水平與nMOSFET MN2起始電壓水平相同的偏壓電 路。 (請先閱讀背面之注意事項再填寫本頁) 請參照第4圖，相同地，預先充電電路54由四個 nMOSFET MN5-MN8 與兩個 pMOSFET MP3 與 MP4所組成， 並和預先充電電路52有著相同之結構，除了 nMOSFET MN5 的電流路徑連接在差異放大器56其他的輸入點N2與模擬 資料線DDL之間。在預先充電電路54中，當位元線預先 充電時，FET MN8與MP4其作用是作爲傳送特殊預先充 電電流至相對應主位元線之電流源；以及FET MN5~MN7 與MP4其作用是作爲允許相對應模擬位元線電壓水平與 nMOSFET MN6起始電壓水平相同的偏壓電路·' 經濟部中央標準局貝工消費合作社印製 如第4圖中所示，差異放大器56是由一組連接到電 源供應的pMOSFET MP5與MP6、分別連接至FET MP5與 MP6的nMOSFET MN9與MN10、以及連接地線與FET MN9 與 MN10 之接觸點的 nMOSFET ΜΝΠ。FET MN9 與戌iNtG 具有相同之特性，在資料感測操作時，閘極經由FET MN5 與MN1分別和參考線DDLn與資料線DU相連接，以及FET MN11的閘極與接收感應放大控制訊號SACS的接點相連 接。 再參照第3圖，地線GLl~GLj分別經由一群行選擇 MOSFET GBTl~GBTj所組成的第二行選擇電路48與接地 電壓Vss電性連接，同時地線GLl~GLj也分別經由一群行 選擇MOSFET BBTl~BBTj所組成的偏壓選擇電路50與偏 壓產生電路相連接。 本紙張尺度適用中國國家標準{ CNS ) Λ4規格（210 X 297公釐） 409254 2485PIF.DOC/006 A7 B7 經濟部令央標準局貝工消費合作社印製 五、發明説明（"） 第_5圖繪示根據本發明一較佳實施例’個別的偏壓產 生電路圖Bn。請參照第5圖，偏壓產生電路具有四個 nMOSFET QN1〜QN4與一個pMOSFET QP卜在電源供應與 所對應的地線GLn之間，nMOSFET QN1與QN2的電流路 徑爲一連串的連接。nMOSFET QN3的電流路徑連接在 nMOSFET QN2的閘極與地線之間*其閘極與接點N3相連 接。接點N3經由偏壓選擇電路中相對應的FET BBTn與相 對應的地線GLn相連接。nMOSFET QN4的電流路徑連接 在nMOSFET QN2的閘極與地線之間，其閘極連接在一接 點能接收感應放大控制訊號SACS的互補訊號SACS。 pMOSFET QP1的電流路徑連接在電源供應與nMOSFET QN2 的閘極之間，其閘極連接在一能接受互補訊號SACS的接 點上。 在具有上述結構之實施例中，當以預先充電動作經由 主位元線MBLl~MBLj中至少一個被選擇的主位元線來執 行感測資料時，將提供第二行選擇電路46、偏壓產生電路 Bl~Bj以及偏壓選擇電路50允許至少一個設置在被選擇次 位元線SB1、SB3...相鄰的非選擇次位元線被充電至預定 的電壓。充電的操作將在下文中參照第6圖的時間圖作描 述。 請參照第6圖，若一位址訊號Add由外部供應到選擇 的記憶單元15，一區塊選擇訊號BS2將首先被行預先解碼 器28所啓動(參照第1圖），以致於主位元線MBL2與感應 放大器SA2電性連接。然後區塊選擇訊號GB2被啓動， 14 ---:-----Φ-裝-------玎-----j線 (請先閲讀背面之注急事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 2485PIF.DOC/006 409254 A7 經濟部中央標準局員工消費合作社印製 ___B7_ _ 五、發明説明（Μ) 導致地線GL2接地。接著，感應放大器SA2的預先充電 電路52與54讓主位元線MBL2與參考線DDL2被充電至 預定的電壓水平，以回應由位址轉換偵測電路30(參照第1 圖）的預先充電訊號PRE與感應放大控制訊號SACS。結 果，字元線WL1與串連選擇訊號SS1均被啓動，然後， 資料感測操作將開啓。此時，若記憶單元M15被程式化爲 開啓之記憶單元，也就是具有較低的起始電壓，例如是0,5 伏特，流經記憶單元M15的電流量將比經由模擬記憶單元 (未顯示）的電流量來的多，因此，主位元線MBL2的電壓 水平比參考線的電壓水平降低的更少。造成差異放大器56 在開啓記憶單元中產生具有高水平的資料(標示爲”H”）。 另一方面，若記憶單元M15被程式化爲關閉之記憶單 元，也就是具有較高的起始電壓，例如是5伏特，流經記 憶單元M15的電流量將比經由模擬記憶單元的電流量來的 少，因此，主位元線MBL2的電壓水平比參考線的電壓水 平增加的更多。造成差異放大器56在關閉記憶單元中產 生具有低水平的資料(標示爲”L”）。 假設在第3圖中記憶單元Mil、M12、M13與M14均 程式化爲開啓之記憶單元，而記憶單元M15則程式化爲關 閉之記憶單元。當位址訊號Add由外部供應到選擇的記憶 單元M15時，區塊選擇訊號BS2與GB2將被開啓，同時 地線與偏壓選擇訊號GS2與BIAS1將被開啓。偏壓產生電 路B1與預先充電電路52與54使次位元線SBL4、主位元 線MBL2與參考線DDL2被預先充電至預定的電壓水平， —；—^-----〇-裝------訂------，级 t (請先閲讀背面之注意事頃再填寫本頁) 本紙浪尺度適用中國國家標準（CNS ) A4规格（210 X 297公釐） 409254 2485PIF.DOC/006 A7 B7 五、發明説明（/>) 以回應從位址轉換偵測電路30(參照第1圖）的預先充電控 制訊號PRE與感應放大控制訊號。結果雖然字元線 WL1將記憶單元M11-M14全部開啓，但次位元線SBL4會 被預先充電以及相對於記憶單元M15的位元線負載會減 少。使得對位元線預先充電的的時間將大幅的減少，如此 使資料感測的速度能夠增進。在ROM以低的電源供應Vcc 下操作時，不會有遺漏電流產生。 第7圖其繪示依照本發第二較佳實施例，一種具有階 級位元線結構反或閘型罩幕唯讀記憶體之記憶體陣列區塊 與其周圍電路圖。 請參照第7圖，本實施例中的反或閘型罩幕唯讀記憶 體之結構與第3圖中第一實施例的反或閘型罩幕唯讀記憶 體結構相同，僅在偏壓產生電路Bl~Bj是分別經由偏壓選 擇電路50a與主位元線MBLl-MBLj電性連接。 經濟部中央標隼局負工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁)
、-iT 線 如上述所述，在第7圖中的記憶單元Mil、M12、M13 與M14均程式化爲開啓之記憶單元，而記憶單元M15則 程式化爲關閉之記憶單元。當位址訊號由外部供應到選擇 的記憶單元M15時，區塊選擇訊號BS2與GB2將被開啓， 同時地線與偏壓選擇訊號GS2與BIAS1將被開啓。偏壓產 生電路B1與預先充電電路52與54使次位元線SBL3、主 位元線MBL2與參考線DDL2被預先充電至預定的竃塵水 平，以回應從位址轉換偵測電路30(參照圖）的預先充 電控制訊號PRE與感應放大控制訊號。結果雖然字 元線WL1將記憶單元M11-M14全部開啓，但次位元線SBL3 本紙張尺度適用中國囤家標準^奶以视格“⑴〆〕”》#) 409254 2485PIF.DOC/006 A7 B7 五、發明説明（/^) 會被預先充4以及相對於記憶單元M15的位元線負載會減 少。 雖然本發明已以一較佳實施例掲露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 I---：-----φ-私衣-- f (讀先閩讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX 297公釐）
24S5PIF1.DOC/002 Λ Α7 第 S61I 948 5 號說#读^ 五、發明說明（if ) 圖式標號之簡單說明： 10 記憶體陣列 12 輸入緩衝器 14 輸入緩衝器 16 輸入緩衝器 18 輸入緩衝器 20 行傳遞夾 22 感應放大電路 24 資料鎖存電路 26 預先解碼器 28 預先解碼器 30 CAPiATM 電路 32 資料鎖存電路 34 短脈衝產生電路 36 短脈衝產生電路 38 短脈衝產生電路 ' 40 加法器 42 讀取控制電路 44 元件陣列區塊 46 選擇電路 48 選擇電路 50 偏壓選擇電路 50a 偏壓選擇電路 52 預先充電電路 54 預先充電電路 56 電流反映型差異放大器 17-1 I I l· I-----------------訂--！|!線 (諳先閲讀背面之注意事項再填寫本頁) ： 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 2485PIF.DOC/006 409254 ABCD 經濟部中央榡準局男工消費合作社印裂 申請專利範園 1. 一種具有一階級位元線結構之半導體唯讀記憶體， 包括： 複數個第一位元線； 複數個記憶單元群組，每一個該記憶單元群組連接在 該些第一位元線兩相鄰之該位元線之間； 複數個第二位元線，該第一與該第二位元線之比率爲 2:1 ； 複數個地線，該些地線分別對應於該些第二位元線； 複數個第一切換器，每一個該第一切換器連接在該些 第一位元線之相對應奇數位元線之一端與該些第二位元線 所對應位元線之一端； 複數個第二切換器，每一個該第二切換器連接在該些 第二位元線之相對應偶數位元線之一端與該些地線所對應 地線之一端；以及 一用以充電之裝置，當經由在該些第二位元線中至少 被選擇之一位元線執行一預先充電來偵測資料時，對該些 第一位元線中至少一個相鄰的非選擇位元線之兩側及該些 第一位元線中至少一選擇之位元線充電至一預定電壓水 平。 2. 如申請專利範圍第1項所述之半導體唯讀記憶體， 其中該預定電壓水平是每一個該第二位元線之預先充電水 平。 3. 如申請專利範圍第1項所述之半導體唯讀記憶體， 其中該預先充電裝置包括一用以產生一與預先充電電壓相 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 " ^0025 ^0025 A8 B8 C8 D8 2485PIF.DOC/006 六、申請專利範園 同之偏壓’以回應一位元線之預先充電控制訊號，以及複 數個第三切換器’每一個該第三切換器連接在相對應地線 之另_一 與該偏壓產生裝置之間，其中在一位兀線預先充 電之時間中，至少有一個相對應之該第二切換器與至少一 個相對應之該第三切換器在至少被選擇之該第一位元線之 兩側。 4. 如申請專利範圍第1項所述之半導體唯讀記憶體，‘ 其中該預先充電裝置包括一用以產生一與預先充電電壓相 同之偏壓，以回應一位元線之預先充電控制訊號，以及複 數個第三切換器，每一個該第三切換器連接在相對應地線 之另一端與該偏壓產生裝置之間，其中在一位元線預先充 電之時間中，至少有一個相對應之該第一切換器與至少一 個相對應之該第三切換器在至少被選擇之該第一位元線之 兩側。 5. —種讀取儲存在具有階級位元線結構之半導體唯讀 記憶體資料的方法，該半導體唯讀記憶體包括複數個第一 位元線；複數個記憶單元群組’每一個該記憶單元群組連 接在該些第一位元線雨相鄰該位元線之間；複數個第二位 元線，該第一與該第二位元線之比率爲2:1 ;複數個地線’ 該些地線分別相對於該些第二位元線；複數個第一切換 器，每一個該第一切換器連接在該些第一位元線之相對應 奇數位元線之一端與該些第二位元線所對應位元線之一 端；複數個第二切換器’每一個該第二切換器連接在該些 第二位元線之相對應偶數位元線之一端與該些地線所對應 19 本紙張尺度適用中國國家橾準（CNS)A4規格（ 210X297公麓） .. --------------ir------- (請先聞讀背面之注意事項再填寫本頁) ： . 經濟部中夬標隼局員工消費合作社印製 AB,CD 2485PIF.DOC/006 409254 六、申請專利範圍 地線之一端，該方法包括： .當該些第二位元線中至少一個被選擇之該位元線被預 先充電時，對該些第一位元線至少一個被選擇之該位元線 兩側之該些第一位元線中至少一相鄰的未選擇之該位元線 進行充電至預定之電壓水平；以及 ‘ 經由該些第二位元線中至少一被選擇之該位元線執行 一資料感測操作。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 20 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐）
TW086119485A 1996-12-31 1997-12-22 Semiconductor read only memory and a method for reading data stored in the same TW409254B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960080805A KR100240418B1 (ko) 1996-12-31 1996-12-31 반도체 독출 전용 메모리 및 그의 독출 방법

Publications (1)

Publication Number Publication Date
TW409254B true TW409254B (en) 2000-10-21

Family

ID=19493706

Family Applications (1)

Application Number Title Priority Date Filing Date
TW086119485A TW409254B (en) 1996-12-31 1997-12-22 Semiconductor read only memory and a method for reading data stored in the same

Country Status (7)

Country Link
US (1) US5886937A (zh)
EP (1) EP0851433B1 (zh)
JP (1) JP3856257B2 (zh)
KR (1) KR100240418B1 (zh)
CN (1) CN1139075C (zh)
DE (1) DE69731810T2 (zh)
TW (1) TW409254B (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5742544A (en) * 1994-04-11 1998-04-21 Mosaid Technologies Incorporated Wide databus architecture
JP3102470B2 (ja) * 1996-12-16 2000-10-23 日本電気株式会社 半導体記憶装置
KR100254568B1 (ko) * 1997-06-25 2000-05-01 윤종용 반도체 독출 전용 메모리 장치
JP3447939B2 (ja) * 1997-12-10 2003-09-16 株式会社東芝 不揮発性半導体メモリ及びデータ読み出し方法
KR100258575B1 (ko) * 1997-12-30 2000-06-15 윤종용 노어형 반도체 메모리 장치 및 그 장치의 데이터 독출 방법
JP3970402B2 (ja) * 1998-01-12 2007-09-05 沖電気工業株式会社 不揮発性半導体記憶装置およびそのデ−タ読みだし方法
JP3173456B2 (ja) * 1998-03-19 2001-06-04 日本電気株式会社 半導体記憶装置
IT1298817B1 (it) * 1998-03-27 2000-02-02 Sgs Thomson Microelectronics Circuito di scarica a massa di un nodo a potenziale negativo,con controllo della corrente di scarica
KR100294447B1 (ko) * 1998-06-29 2001-09-17 윤종용 불휘발성반도체메모리장치
US6075733A (en) * 1998-11-23 2000-06-13 Lsi Logic Corporation Technique for reducing peak current in memory operation
JP3471251B2 (ja) * 1999-04-26 2003-12-02 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
JP3615423B2 (ja) * 1999-07-02 2005-02-02 シャープ株式会社 半導体記憶装置
US6163495A (en) * 1999-09-17 2000-12-19 Cypress Semiconductor Corp. Architecture, method(s) and circuitry for low power memories
JP4593707B2 (ja) * 1999-10-06 2010-12-08 マクロニクス インターナショナル カンパニー リミテッド メモリセルのセンスアンプ
JP3583042B2 (ja) * 1999-11-09 2004-10-27 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6278649B1 (en) 2000-06-30 2001-08-21 Macronix International Co., Ltd. Bank selection structures for a memory array, including a flat cell ROM array
JP3596808B2 (ja) 2000-08-10 2004-12-02 沖電気工業株式会社 不揮発性半導体記憶装置
JP3519676B2 (ja) 2000-08-10 2004-04-19 沖電気工業株式会社 不揮発性半導体記憶装置
JP2002100196A (ja) 2000-09-26 2002-04-05 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4633958B2 (ja) * 2001-05-07 2011-02-16 ルネサスエレクトロニクス株式会社 不揮発性半導体メモリ
DE60226100D1 (de) * 2001-07-06 2008-05-29 Halo Lsi Design & Device Tech Bitzeilen-Selektions-Dekodierung und Schaltung für Doppelbitspeicher mit Doppelbitselektion
JP4454896B2 (ja) * 2001-09-27 2010-04-21 シャープ株式会社 仮想接地型不揮発性半導体記憶装置
TWI242779B (en) * 2001-09-28 2005-11-01 Macronix Int Co Ltd Rapid equalizing ground line and sense circuit
JP4072127B2 (ja) 2002-02-20 2008-04-09 株式会社ルネサステクノロジ 半導体集積回路
US6903987B2 (en) 2002-08-01 2005-06-07 T-Ram, Inc. Single data line sensing scheme for TCCT-based memory cells
US7324394B1 (en) 2002-08-01 2008-01-29 T-Ram Semiconductor, Inc. Single data line sensing scheme for TCCT-based memory cells
JP2004079099A (ja) * 2002-08-20 2004-03-11 Fujitsu Ltd 半導体メモリ
CN100435241C (zh) * 2002-09-12 2008-11-19 哈娄利公司 位线解码器电路及选择双位存储器阵列的位线的方法
KR100558482B1 (ko) * 2003-02-04 2006-03-07 삼성전자주식회사 리드 전용 메모리 장치
JPWO2004075200A1 (ja) 2003-02-19 2006-06-01 富士通株式会社 メモリ装置
EP1511042B1 (en) * 2003-08-27 2012-12-05 STMicroelectronics Srl Phase-change memory device with biasing of deselected bit lines
CN100530434C (zh) * 2004-02-19 2009-08-19 斯班逊有限公司 电流电压转换电路及非易失性半导体存储装置
JP4874637B2 (ja) * 2005-11-30 2012-02-15 ラピスセミコンダクタ株式会社 不揮発性記憶装置およびその読出し方法
JP4805700B2 (ja) * 2006-03-16 2011-11-02 パナソニック株式会社 半導体記憶装置
JP4885743B2 (ja) * 2006-07-28 2012-02-29 ラピスセミコンダクタ株式会社 不揮発性半導体記憶装置
US7643367B2 (en) * 2007-08-15 2010-01-05 Oki Semiconductor Co., Ltd. Semiconductor memory device
US7715265B2 (en) * 2007-10-31 2010-05-11 Broadcom Corporation Differential latch-based one time programmable memory
KR100853481B1 (ko) 2007-11-01 2008-08-21 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 독출방법
US8885407B1 (en) * 2010-01-19 2014-11-11 Perumal Ratnam Vertical memory cells and methods, architectures and devices for the same
KR101190681B1 (ko) 2010-09-30 2012-10-12 에스케이하이닉스 주식회사 반도체 장치
KR20130056623A (ko) * 2011-11-22 2013-05-30 에스케이하이닉스 주식회사 메모리 및 이의 동작방법
US9336890B1 (en) * 2014-10-17 2016-05-10 Cypress Semiconductor Corporation Simultaneous programming of many bits in flash memory
KR102490567B1 (ko) * 2018-03-27 2023-01-20 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258958A (en) * 1989-06-12 1993-11-02 Kabushiki Kaisha Toshiba Semiconductor memory device
US5414663A (en) * 1992-07-09 1995-05-09 Creative Integrated Systems, Inc. VLSI memory with an improved sense amplifier with dummy bit lines for modeling addressable bit lines
US5467300A (en) * 1990-06-14 1995-11-14 Creative Integrated Systems, Inc. Grounded memory core for Roms, Eproms, and EEpproms having an address decoder, and sense amplifier
EP0461904A3 (en) * 1990-06-14 1992-09-09 Creative Integrated Systems, Inc. An improved semiconductor read-only vlsi memory
JPH04311900A (ja) * 1991-04-10 1992-11-04 Sharp Corp 半導体読み出し専用メモリ
JP2565104B2 (ja) * 1993-08-13 1996-12-18 日本電気株式会社 仮想接地型半導体記憶装置
US5416743A (en) * 1993-12-10 1995-05-16 Mosaid Technologies Incorporated Databus architecture for accelerated column access in RAM
JPH09231783A (ja) * 1996-02-26 1997-09-05 Sharp Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR100240418B1 (ko) 2000-03-02
CN1193799A (zh) 1998-09-23
EP0851433A3 (en) 1999-11-17
US5886937A (en) 1999-03-23
CN1139075C (zh) 2004-02-18
DE69731810D1 (de) 2005-01-05
EP0851433B1 (en) 2004-12-01
EP0851433A2 (en) 1998-07-01
KR19980061435A (ko) 1998-10-07
DE69731810T2 (de) 2005-12-01
JPH10209304A (ja) 1998-08-07
JP3856257B2 (ja) 2006-12-13

Similar Documents

Publication Publication Date Title
TW409254B (en) Semiconductor read only memory and a method for reading data stored in the same
KR100211482B1 (ko) 감소 칩 영역을 가진 반도체 메모리 소자
EP1047079B1 (en) Semiconductor memory device generating accurate internal reference voltage
US4933906A (en) Non-volatile semiconductor memory device
US7663942B2 (en) Semiconductor memory device having local and global bit lines
US20090039462A1 (en) Efuse devices and efuse arrays thereof and efuse blowing methods
KR100824798B1 (ko) 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법
EP0175880A2 (en) Semiconductor memory device
KR930006725A (ko) 반도체 기억장치
US5844845A (en) Data read circuit for use in semiconductor storage apparatus of CMOS memory
TW379330B (en) No or pattern semiconductor memory cell and method of reading the data
US5640355A (en) Semiconductor memory device
TW382712B (en) ROM semiconductor
TW451194B (en) Memory data bus architecture and method of configuring multi-wide word memories
TW407275B (en) NOR-type nonvolatile semiconductor memory device and the method for reading thereof
JP4965844B2 (ja) 半導体メモリ装置
US6269033B1 (en) Semiconductor memory device having redundancy unit for data line compensation
KR100639637B1 (ko) 반도체 기억 장치
KR100298973B1 (ko) 반도체기억장치
TW413815B (en) Semiconductor memory device
EP0717412A2 (en) Semiconductor memory device
US6785177B2 (en) Method of accessing memory and device thereof
KR100265603B1 (ko) 계층형 워드라인 구조의 로우 디코더
KR100299872B1 (ko) 다비트데이터기록제어회로
JP3123813B2 (ja) メモリテスト回路

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees