JP2012003809A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

【課題】同時に相異なる駆動方式の評価を行い、精度良く有利な駆動方式を選択、決定することが可能な手段を提供する。
【解決手段】半導体記憶装置は、第１の拡散層及び第２の拡散層を有する第１の選択トランジスタＱ０と、第１の拡散層に接続された電極を有し、データを保持可能な第１の記憶素子Ｃｓ０とを有する第１のメモリセル１０２と、第１の選択トランジスタＱ０の第２の拡散層に接続された第１のビット線ＢＬ０と、第１のゲート電極に接続されたワード線ＷＬ０と、第１のビット線ＢＬ０に接続された第１の差動ノードＮ０を有し、第１のビット線ＢＬ０の電位をローレベルまたはハイレベルにする第１のセンスアンプＳＡ１と、第１のビット線ＢＬ０に接続されたゲート電極を有する第１のトランジスタと、信号を出力する出力ノードとを有する第２のセンスアンプＳＡ２とを備えている。
【選択図】図１

Description

本明細書に記載された技術は、半導体記憶装置に係わり、特に不揮発性半導体メモリに関するものである。

光ディスクやhard disc drive(HDD)に代わる記録媒体として近年、不揮発性半導体メモリの代表格とも言えるフラッシュメモリの需要が急増している。フラッシュメモリは、多値化など大容量化が進む一方、堅強性に優れ、セットの小型化を実現する手法として今後もあらゆる分野に採用が拡大すると考えられる。

これ以外の不揮発性半導体メモリとしては強誘電体メモリ（FeRAM）、磁気抵抗メモリ（MRAM）、相転移メモリ（PRAM）などが研究開発され、一部実用化されてはいるが、書き換え回数の無制限化、高速化や省電力化といった実用化で先行するフラッシュメモリの弱点を克服するという当初の目標を完全に実現するレベルには未だ至っていない。

これらの不揮発性半導体メモリの中で、強誘電体メモリは強誘電体キャパシタを有しており、書換え回数が多い、アクセススピードが速い、消費電力が低い、などの優れた特性を有している。強誘電体メモリは、ここ数年で微細化技術や信頼性技術が急速に進歩し、ＩＣカードやタグといったビット容量の小規模な分野からではあるがその市場規模を広げつつある。その優れた特性から今後も携帯情報機器などを中心に強誘電体メモリへのニーズが増すものと考えられる。

特性が記録材料に大きく依存する不揮発性メモリの課題としてビット毎の特性ばらつきがある。この特性ばらつきは絶縁キャパシタなど記録素子の製造、成膜工程に起因するもので、ある程度の抑制は可能であるが完全な均一化は不可能である。この特性ばらつきは不揮発性メモリの書き込み動作や読み出し動作の結果として電気的信号に現れ、構成要素であるセンスアンプなどの動作マージンの限界を超えれば装置の動作不具合に直結する。

不揮発性メモリにおいては、この特性ばらつきの抑制と同時に動作マージンの観点から特性ばらつきの正確な把握が重要であり、これを可能とする手段として特許文献１、特許文献２などが提案されている。不揮発性メモリでは、記憶素子に保持された情報が読み出し動作により当該記憶素子に接続されたビット線に電位として読み出される。当該文献に記載の技術は、読み出された信号を外部から電位比較するための参照電位の印加手段を設けることにより、間接的に記憶素子の特性を測定、把握しようというものである。

従来の強誘電体メモリの構成および記憶素子の特性評価手法について説明する。図６は、従来の強誘電体メモリにおけるメモリセル部の回路構成を示す図である。ここで説明するセンスアンプの回路構成は、前述の特許文献２に記載の強誘電体メモリにも採用されており、ダイナミック・ランダムアクセスメモリ（DRAM）や強誘電体メモリなどで一般的に使用される回路構成と同じである。

図６に示すように、メモリセル１は、ワード線ＷＬ０がゲートに接続された選択トランジスタＱ０と、選択トランジスタＱ０の一方の拡散層に接続された強誘電体キャパシタＣ０とで構成される。選択トランジスタＱ０の他方の拡散層はビット線ＢＬ０に接続され、強誘電体キャパシタＣ０の電極のうち選択トランジスタＱ０に接続された電極に対向する電極は、プレート線ＣＰ０に接続される。

ビット線ＢＬ０は同様にメモリセルを構成する選択トランジスタＱ１に接続するビット線ＢＬ１と対をなし、ビット線ＢＬ０、ＢＬ１は、それぞれ差動型センスアンプＳＡの差動ノードに接続される。

図７は、従来の強誘電体メモリにおいて、プレート線遷移駆動方式でデータの読み出しを行う場合のタイミングチャートである。

まず、ビット線プリチャージ信号ＢＰが“Ｈ”から“Ｌ”に遷移することで、ビット線ＢＬ０、ＢＬ１はフローティングとなり、ワード線ＷＬ０のレベルが“Ｈ”になることで選択トランジスタＱ０、Ｑ１はオン状態となる。続いて、プレート線ＣＰ０のレベルが“Ｈ”になる時刻ｔ１で強誘電体キャパシタＣ０、Ｃ１から記録データが読み出され、ビット線ＢＬ０、ＢＬ１の電位が上昇する。

次に、時刻ｔ２でプレート線ＣＰ０のレベルが“Ｈ”レベルを維持した状態でセンスアンプ制御信号ＳＡＥが“Ｈ”となり、ビット線ＢＬ０、ＢＬ１の電位差に応じてそれぞれのビット線の電位が“Ｈ”または“Ｌ”の飽和電位まで増幅される。図７の例では、時刻ｔ２においてビット線ＢＬ１の電位レベルがビット線ＢＬ０の電位レベルより高いため、ビット線ＢＬ１はＶＣＣレベル、ビット線ＢＬ０はグランドレベルになる。

その後、時刻ｔ３においてカラム選択回路の制御信号ＹＳＲは“Ｈ”になり、ビット線ＢＬ０、ＢＬ１はそれぞれデータ線ＤＬ０、ＤＬ１に接続される。これにより、メモリセル１に記録されたデータがメモリ装置外へと順次読み出されていく。カラム選択回路は制御信号ＹＳＲによってビット線ＢＬ０とデータ線ＤＬ０、ビット線ＢＬ１とデータ線ＤＬ１をそれぞれ接続する。この際に、データ線とビット線が干渉することで、ビット線電位、この場合はＢＬ０の“Ｈ”データ電位が一時的に低下する。低下したビット線ＢＬの電位は差動型センスアンプＳＡからの電荷供給により再び飽和電位に戻る。

次に、時刻ｔ４でセンスアンプ制御信号ＳＡＥおよびワード線ＷＬ０のレベルが“Ｌ”になると同時にビット線プリチャージ信号ＢＰが“Ｈ”になって、ビット線ＢＬ１は“Ｌ”電位に戻る。

次に、図８は、強誘電体メモリにおいて、プレート線パルス駆動方式でデータの読み出しを行う場合のタイミングチャートである。

まず、ビット線プリチャージ信号ＢＰが“Ｈ”から“Ｌ”に遷移することでビット線ＢＬ０、ＢＬ１はフローティングとなり、ワード線ＷＬ０のレベルが“Ｈ”になることで選択トランジスタＱ０、Ｑ１はオン状態となる。続いて、プレート線ＣＰ０のレベルが“Ｈ”になる時刻ｔ１で強誘電体キャパシタＣ０、Ｃ１から記録データが読み出され、ビット線ＢＬ０、ＢＬ１の電位が上昇する。

次に、時刻ｔ２でプレート線ＣＰ０のレベルが“Ｌ”レベルに変化するが、この際ビット線ＢＬ０およびビット線ＢＬ１の一端上昇した電位は再び下降し始める。その後、時刻ｔ３でセンスアンプ制御信号ＳＡＥが“Ｈ”となり、ビット線ＢＬ０，ＢＬ１の電位差に応じてそれぞれのビット線が“Ｈ”または“Ｌ”の飽和電位まで増幅される。図８の例では、時刻ｔ３においてビット線ＢＬ０の電位レベルがビット線ＢＬ１の電位レベルより高いため、ビット線ＢＬ０はＶＣＣレベル、ビット線ＢＬ１はグランドレベルになる。

その後、時刻ｔ４においてカラム選択回路の制御信号ＹＳＲは“Ｈ”になりビット線ＢＬ０、ＢＬ１はそれぞれデータ線ＤＬ０、ＤＬ１に接続され、メモリセル１に記録されたデータがメモリ装置外へと順次読み出されていく。カラム選択回路は制御信号ＹＳＲによってビット線ＢＬ０とデータ線ＤＬ０、ビット線ＢＬ１とデータ線ＤＬ１をそれぞれ接続させる。この際に、データ線とビット線が干渉することでビット線電位、この場合はＢＬ０の“Ｈ”データ電位が一時的に低下する。低下したビット線電位はセンスアンプからの電荷供給により再び飽和電位に戻る。

次に、時刻ｔ５でセンスアンプ制御信号ＳＡＥおよびワード線ＷＬ０のレベルが“Ｌ”になると同時にビット線プリチャージ信号ＢＰが“Ｈ”になって、ビット線ＢＬ０は“Ｌ”電位に戻る。

特開２００１−２９１３８５号公報 特開２００２−２１６４９８号公報

一般的なデータ保持特性評価において、データ書き込み後に高温状態に数時間放置した場合、強誘電体キャパシタの分極電荷量はデータ書き込み初期に比べて単純減少しており、読み出し動作においてセンスアンプ回路が正常に電位増幅できる限界に近い状態であることが多分にある。このように、動作マージンが小さい状態ではプレート線駆動方式の違いでビット線対に読み出される電位差の大小が発生するため、最終的なメモリビットの良否が異なる場合がある。

従来の駆動方法では、読み出し動作においてプレート線を駆動するが、ビット線対の電位上昇が起こった後、センスアンプ回路を起動した際には増幅動作によりビット線電位が変化し、初期の電位を維持することが出来ない。また、強誘電体メモリの読み出し動作はいわゆる破壊読出しであるため、一度減少した分極量を再現することは困難である。このため、同一サンプルを用いて複数のプレート線駆動方式を評価し、より有利なプレート線駆動方式を選択、決定することが困難である。

本発明の目的は、上述の課題を解決し、同時に相異なる駆動方式の評価を行い、有利な駆動方式を選択、決定することが可能な手段を提供することにある。

上述のように、開発段階においては、強誘電体キャパシタの分極電荷量が減少し、動作マージンが小さくなった状態でデータ保持特性を評価し、より有利なプレート線駆動方式を選択、決定することが重要である。本願発明者らは、複数の駆動方式を効率良く評価できる回路構成及び方法を開発するため種々の検討を重ね、以下の技術に想到するに至った。

本発明の一例に係る半導体記憶装置は、第１のゲート電極、第１の拡散層及び第２の拡散層を有する第１の選択トランジスタと、前記第１の拡散層に接続された電極を有し、データを保持可能な第１の記憶素子とを有する第１のメモリセルと、前記第１の選択トランジスタの前記第２の拡散層に接続された第１のビット線と、前記第１のゲート電極に接続されたワード線と、前記第１のビット線に接続された第１の差動ノードを有し、前記第１のビット線の電位をローレベルまたはハイレベルにする第１のセンスアンプと、前記第１のビット線に接続された、第１の電位比較ノードとなるゲート電極を有する第１のトランジスタと、信号を出力する出力ノードとを有する第２のセンスアンプとを備えている。

このように、ビット線に差動ノードが接続する差動型の第１のセンスアンプと、ビット線がトランジスタのゲート電極に接続される第２のセンスアンプとを併設することで、同時に異なる駆動方式（例えばプレート線駆動方式）の評価を行うことが可能となる。従って、破壊読み出しが行われる場合の読み出し動作において、動作マージンが減少した状態で相異なる駆動方式を同時に評価することができるので、最終的に製品に搭載される、より有利な駆動方式を開発段階で精度良く決定することが可能となる。ひいては、製品において複数の駆動方式を比較、評価する必要性を低減できるので、評価期間の短縮でき、テスト回路を最小限とすることで回路レイアウトの小面積化が可能となる。

なお、記憶素子が強誘電体キャパシタである場合には、環境要因等によって記憶素子の分極量が減少しやすいので、半導体記憶装置が強誘電体メモリである場合等に上記の構成は特に有効である。

なお、第１のセンスアンプの２つの差動ノードがビット線対のそれぞれに接続されており、第２のセンスアンプを構成する第１のトランジスタ及び第２のトランジスタのゲート電極がビット線対のそれぞれに接続されていてもよい。

本発明の一例に係る半導体記憶装置の駆動方法は、第１のゲート電極、第１の拡散層及び第２の拡散層を有する第１の選択トランジスタと、前記第１の拡散層に接続された第１の電極と、前記第１の電極に対向する第２の電極とを有し、データを保持可能な第１の記憶素子とを有する第１のメモリセルと、第２のゲート電極、第３の拡散層及び第４の拡散層を有する第２の選択トランジスタと、前記第３の拡散層に接続された第３の電極と、前記第３の電極に対向する第４の電極とを有し、データを保持可能な第２の記憶素子とを有する第２のメモリセルと、前記第１の選択トランジスタの前記第２の拡散層に接続された第１のビット線と、前記第２の選択トランジスタの前記第４の拡散層に接続された第２のビット線と、前記第１のゲート電極及び前記第２のゲート電極に接続されたワード線と、前記第１のビット線に接続された第１の差動ノードと、前記第２のビット線に接続された第２の差動ノードとを有する第１のセンスアンプと、前記第１のビット線に接続された、第１の電位比較ノードとなるゲート電極を有する第１のトランジスタと、前記第１のトランジスタと同じ導電型であって、前記第２のビット線に接続された、第２の電位比較ノードとなるゲート電極を有する第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタの拡散層の一方に接続された差動増幅部と、前記差動増幅部に接続された第３の差動ノード及び第４の差動ノードと、出力ノードとを有する第２のセンスアンプとを備えている半導体記憶装置の駆動方法である。

すなわち、この方法は、前記第１の選択トランジスタ及び前記第２の選択トランジスタをオン状態にして前記第１の記憶素子に保持されたデータを前記第１のビット線に読み出すとともに、前記第２の記憶素子に保持されたデータを前記第２のビット線に読み出すステップ（ａ）と、前記ステップ（ａ）の後、前記第２の電極及び前記第４の電極にハイレベルの信号を印加した状態で前記第２のセンスアンプを駆動させ、前記第１のビット線と前記第２のビット線との電位差に応じて前記第３の差動ノード及び前記第４の差動ノードの電位をハイレベルまたはローレベルにするステップ（ｂ）と、前記ステップ（ｂ）の後、前記第２の電極及び前記第４の電極にローレベルの信号を印加した状態で前記第１のセンスアンプを駆動させ、前記第１のビット線と前記第２のビット線の電位をローレベルまたはハイレベルにすることによって、前記第１のビット線と前記第２のビット線との電位差を増幅するステップ（ｃ）と、前記ステップ（ｂ）での前記第３の差動ノード及び前記第４の差動ノードの電位に基づいて、前記出力ノードから前記第１の記憶素子または前記第２の記憶素子に保持されたデータを出力するステップ（ｄ）と、前記ステップ（ｄ）の後、前記第２のセンスアンプを駆動させ、前記ステップ（ｃ）での前記第１のビット線と前記第２のビット線との電位差に応じて前記第３の差動ノード及び前記第４の差動ノードの電位をハイレベルまたはローレベルにするステップ（ｅ）と、前記ステップ（ｅ）での前記第３の差動ノード及び前記第４の差動ノードの電位に基づいて、前記出力ノードから前記第１の記憶素子または前記第２の記憶素子に保持されたデータを出力するステップ（ｆ）とを備えている。

この方法によれば、２つの構成の異なるセンスアンプを有する半導体記憶装置を、相異なる駆動方式によって連続的にデータ読み出し動作させることで、相異なる駆動方式の評価を同時に精度良く行うことが可能となる。このため、動作マージンが減少した場合等に有利な駆動方式を精度良く短期間で選定することができる。

本発明の不揮発性半導体記憶装置では、ビット線に差動ノードが接続された第１のセンスアンプと、ビット線がトランジスタのゲート電極に接続された第２のセンスアンプとを併設した構成を有することで、同時に相異なる駆動方式の評価を行うことが可能となる。そのため、動作マージンが減少した状態で相異なる駆動方式を同時に評価することで、最終的に製品に搭載する、有利な駆動方式を精度良く決定することが可能である。ひいては製品において複数の駆動方式を比較、評価する必要性を低減できるので、評価期間の短縮およびテスト回路を最小限とした回路レイアウトの小面積化が可能となる。

本発明の実施形態に係る強誘電体メモリの回路構成を示す図である。 本発明の実施形態に係る強誘電体メモリにおける、センスアンプＳＡ２の回路構成の具体例を示す図である。 本発明の実施形態に係る強誘電体メモリにおいて、プレート遷移駆動方式でデータの読み出しを行う場合のタイミングチャートである。 本発明の実施形態に係る強誘電体メモリにおいて、センスアンプＳＡ１を起動させずにプレート遷移駆動方式でデータの読み出しを行う場合のタイミングチャートである。 本発明の実施形態に係る強誘電体メモリにおいて、プレート遷移駆動方式及びプレートパルス駆動方式の両方式を用いてデータの読み出しを行う場合のタイミングチャートである。 従来の強誘電体メモリにおけるメモリセル部の回路構成を示す図である。 従来の強誘電体メモリにおいて、プレート線遷移駆動方式でデータの読み出しを行う場合のタイミングチャートである。 従来の強誘電体メモリにおいて、プレート線パルス駆動方式でデータの読み出しを行う場合のタイミングチャートである。

（実施形態）
以下、本発明の実施形態について、図面を参照しながら説明する。図１は、本発明の実施形態に係る強誘電体メモリ（半導体記憶装置）の回路構成を示す図である。

図１に示すように、本実施形態の強誘電体メモリは、２次元状に配置された複数のメモリセルと、複数のビット線と、複数のワード線と、互いに隣接するビット線間に設けられたセンスアンプＳＡ１と、互いに隣接するビット線間に設けられたセンスアンプＳＡ２と、カラム選択回路１０４とを備えている。本実施形態の強誘電体メモリは、後で説明するセンスアンプＳＡ２を備えている点が従来の強誘電体メモリと異なっている。

以下では、簡略化のため、２つのメモリセル１０２ａ、１０２ｂと、これに接続されたビット線ＢＬ０、ＢＬ１を挙げて回路構成及び駆動方法を説明する。

図１の左上に示すメモリセル１０２ａは、ワード線ＷＬ０に接続されたゲート電極を有するｎチャネル型の選択トランジスタＱ０と、選択トランジスタＱ０の一方の拡散層に接続され、データを保持可能な強誘電体キャパシタ（記憶素子）Ｃｓ０とで構成される。選択トランジスタＱ０の他方の拡散層はビット線ＢＬ０に接続され、強誘電体キャパシタＣｓ０の電極のうち選択トランジスタＱ０に接続された電極に対向する電極はプレート線ＣＰ０に接続されている。

ビット線ＢＬ０は、もう一つのメモリセル１０２ｂを構成する選択トランジスタＱ１に接続されたビット線ＢＬ１と対をなし、ビット線ＢＬ０、ＢＬ１は、それぞれ差動型センスアンプＳＡ１の差動ノードＮ０、Ｎ１に接続される。なお、メモリセルは少なくとも１つあればよく、ビット線、ワード線も少なくとも１本以上あればよい。ただし、ビット線が少なくとも２本ある場合、センスアンプＳＡ１はビット線間の電位差を増幅することができる。なお、センスアンプＳＡ１が１本のビット線と、メモリセルに接続されない単なる比較電位線との間に設けられていてもよい。

メモリセル１０２ｂは、メモリセル１０２ａと同一構成を有しており、選択トランジスタＱ１のゲート電極はワード線ＷＬ０に接続されている。

センスアンプＳＡ１は、ｎチャネル型の２つのＭＩＳトランジスタＱ４、Ｑ５と、ｐチャネル型の２つのＭＩＳトランジスタＱ６、Ｑ７と、グランドに接続されたソース（一方の拡散層）を有するｎチャネル型のＭＩＳトランジスタＱ８と、他の制御回路やメモリセル領域内の電源電圧と同じ電圧の電源線ＶＣＣに接続されたソースを有するｐチャネル型のＭＩＳトランジスタＱ９とで構成される。

ＭＩＳトランジスタＱ４、Ｑ５の一方の拡散層は互いに接続され、且つ他方の拡散層は差動ノードＮ０、Ｎ１にそれぞれ接続されている。ＭＩＳトランジスタＱ６の一方の拡散層はＭＩＳトランジスタＱ９に接続され、他方の拡散層は差動ノードＮ０、ＭＩＳトランジスタＱ４の他方の拡散層、ＭＩＳトランジスタＱ５、Ｑ７のゲート電極にそれぞれ接続されている。ＭＩＳトランジスタＱ７の一方の拡散層はＭＩＳトランジスタＱ７、Ｑ９に接続され、他方の拡散層は差動ノードＮ１、ＭＩＳトランジスタＱ５の他方の拡散層、ＭＩＳトランジスタＱ４、Ｑ６のゲート電極にそれぞれ接続されている。

センスアンプＳＡ１は、ＭＩＳトランジスタＱ８のゲート電極に入力されるセンスアンプイネーブル信号ＳＡＥ１と、ＭＩＳトランジスタＱ９のゲート電極に入力される、反転されたセンスアンプイネーブル信号ＳＡＥ１とによって動作制御される。

また、センスアンプＳＡ２は、いわゆるゲート受け型センスアンプであって、センスアンプイネーブル信号ＳＡＥ２がゲート電極に入力され、ソースが電源線ＶＣＣに接続されたｐチャネル型のＭＩＳトランジスタＱ１２と、ビット線ＢＬ０に接続されたゲート電極を有するｐチャネル型のＭＩＳトランジスタＱ１０と、ビット線ＢＬ１に接続されたゲート電極を有するｐチャネル型のＭＩＳトランジスタＱ１１と、ラッチ出力回路１０３とを有している。なお、本明細書中で「ゲート受け型センスアンプ」とは、センスアンプを構成するＭＩＳトランジスタのゲート電極が信号入力端子（電位比較ノード）となっており、ビット線が当該ゲート電極に接続されているセンスアンプのことをいうものとする。

ＭＩＳトランジスタＱ１０、Ｑ１１の一方の拡散層は互いに接続されるとともに、ＭＩＳトランジスタＱ１２を介して電源線ＶＣＣに接続される。ＭＩＳトランジスタＱ１０、Ｑ１１の他方の拡散層はラッチ出力回路１０３に接続され、ラッチ出力回路１０３はビット線電位を差動増幅し、信号ＹＯＵＴ０を出力する。このセンスアンプＳＡ２は、センスアンプイネーブル信号ＳＡＥ２により動作制御される。

また、ｎチャネル型のＭＩＳトランジスタＱ２、Ｑ３はそれぞれビット線ＢＬ０、ＢＬ１のプリチャージトランジスタである。センスアンプＳＡ２の出力信号ＹＯＵＴ０は信号ＹＳＲにより制御されるカラム選択回路１０４を介してデータ線ＤＬ０に出力される。

以上のように、不揮発性メモリである本実施形態の強誘電体メモリでは、センスアンプＳＡ１と、ビット線ＢＬ０、ＢＬ１が電位比較ノードに接続され、且つ電位比較ノードが出力ノードと電気的に分離されたセンスアンプＳＡ２とがビット線対ごとに設けられている。

図２は、センスアンプＳＡ２の回路構成の具体例を示す図である。上述のように、ビット線ＢＬ０及びビット線ＢＬ１は、それぞれゲートセンスアンプＳＡ２内のＭＩＳトランジスタＱ１０のゲート電極（第１の電位比較ノード）、ＭＩＳトランジスタＱ１１のゲート電極（第２の電位比較ノード）に接続される。センスアンプＳＡ２内のＭＩＳトランジスタＱ１２のソースは上述のように、他の制御回路やメモリセル領域内の電源電圧と同じ電圧を供給する電源線ＶＣＣに接続されており、ＭＩＳトランジスタＱ１２の動作はセンスアンプイネーブル信号ＳＡＥ２により制御される。

また、差動増幅部１０５は、ＭＩＳトランジスタＱ１０の一方の拡散層、ＭＩＳトランジスタＱ１１の一方の拡散層、差動ノードＬＡ０及びＬＡ１に接続されている。差動増幅部１０５は、例えばゲート電極同士及び一方の拡散層同士が互いに接続されたｐチャネル型のＭＩＳトランジスタとｎチャネル型のＭＩＳトランジスタを２つずつ有している。また、センスアンプＳＡ２は、ソースが電源線ＶＣＣに接続されたｐチャネル型のＭＩＳトランジスタＱ１３と、ソースがグランドに接続され、ドレインがＭＩＳトランジスタＱ１３のドレインに接続されたｎチャネル型のＭＩＳトランジスタＱ１５と、ソースが電源線ＶＣＣに接続されたｐチャネル型のＭＩＳトランジスタＱ１４と、ソースがグランドに接続され、ドレインがＭＩＳトランジスタＱ１４のドレインに接続されたｎチャネル型のＭＩＳトランジスタＱ１６とを有している。ＭＩＳトランジスタＱ１６のドレイン側（出力ノード）から信号ＹＯＵＴ０が出力される。

このように構成されたセンスアンプＳＡ２は、センスアンプイネーブル信号ＳＡＥ２が“Ｌ”（ロー）から“Ｈ”（ハイ）になることで活性化され、差動増幅部１０５でビット線ＢＬ０とビット線ＢＬ１との電位差を検知し、差動ノードＬＡ０、ＬＡ１の電位差を、ビット線ＢＬ０とビット線ＢＬ１との電位差を増幅したものにする。差動ノードＬＡ０、差動ノードＬＡ１の電位は最終的に“Ｌ”（０Ｖ）または“Ｈ”（ＶＣＣ）になる。この論理に従ってｐチャネル型のＭＩＳトランジスタＱ１３、Ｑ１４及びｎチャネル型のＭＩＳトランジスタＱ１５、Ｑ１６がオンまたはオフされ、出力ノードから信号ＹＯＵＴ０が出力される。

次に、本実施形態の強誘電体メモリにおける、プレート遷移駆動方式での読み出し動作について説明する。なお、以下の説明で「プレート遷移駆動方式」とは、プレート線ＣＰ０に“Ｈ”レベルの信号を印加した状態でビット線間の電位差を増幅する駆動方式のことを指し、「プレートパルス駆動方式」とは、プレート線ＣＰ０に一旦“Ｈ”レベルとした後に再び“Ｌ”レベルの信号を印加した状態でビット線間の電位差を増幅する駆動方式のことを指すものとする。

図３は、本実施形態に係る強誘電体メモリにおいて、プレート遷移駆動方式でデータの読み出しを行う場合のタイミングチャートである。同図では、特に差動増幅型のセンスアンプＳＡ１を起動し、強誘電体キャパシタＣｓ０にデータ“０”が記録され、強誘電体キャパシタＣｓ１にデータ“１”が記録された場合についての読み出し動作タイミングを示す。

まず、ビット線プリチャージ信号ＢＰが“Ｈ”から“Ｌ”に遷移した後、ワード線ＷＬ０のレベルが“Ｈ”になることで選択トランジスタＱ０、Ｑ１はオン状態になる。この状態で、時刻ｔ１にプレート線ＣＰ０のレベルが“Ｈ”になると、強誘電体キャパシタＣｓ０、Ｃｓ１から記録データが読み出され、ビット線ＢＬ０、ＢＬ１の電位が上昇する。

次に、時刻ｔ２でセンスアンプイネーブル信号ＳＡＥ１が“Ｈ”となり、ビット線ＢＬ０とビット線ＢＬ１との電位差を増幅する。この場合、データ“１”が記録されたＢＬ１の電位の方がビット線ＢＬ０の電位よりも高いため、センスアンプＳＡ１が起動された後、ビット線ＢＬ１のレベルは“Ｈ”（ＶＣＣ）レベル、ビット線ＢＬ０のレベルは“Ｌ”（０Ｖ）レベルに増幅される。

その後、時刻ｔ３でセンスアンプイネーブル信号ＳＡＥ２が“Ｈ”になると、センスアンプＳＡ２が起動され、差動ノードＬＡ０は“Ｌ”（０Ｖ）レベルになり、差動ノードＬＡ１は“Ｈ”（ＶＣＣ）レベルとなり、出力信号ＹＯＵＴ０（出力ノード）の電位が“Ｈ”（ＶＣＣ）レベルとなる。

次いで、時刻ｔ４でカラム選択回路１０４の制御信号ＹＳＲが“Ｈ”になると、出力ノードがデータ線ＤＬ０に接続され、センスアンプＳＡ１、ＳＡ２で増幅された信号（データ）がメモリ装置外へと読み出される。以上の駆動方法においては差動増幅型のセンスアンプＳＡ１が起動されるので、ビット線電位は最終的に“Ｈ”（ＶＣＣ）レベルまたは“Ｌ”（０Ｖ）レベルに増幅される。そのため、時刻ｔ１からｔ２に至るまでの読み出し初期でのビット線ＢＬ０、ＢＬ１の電位を維持することができない。

次に、本実施形態の強誘電体メモリにおける、プレート遷移駆動方式での読み出し動作について説明する。

図４は、本実施形態に係る強誘電体メモリにおいて、プレート遷移駆動方式でデータの読み出しを行う場合のタイミングチャートである。同図では、特にセンスアンプＳＡ２のみを起動し、強誘電体キャパシタＣｓ０にデータ“０”が記録され、強誘電体キャパシタＣｓ１にデータ“１”が記録された場合についての読み出し動作タイミングを示す。

まず、ビット線プリチャージ信号ＢＰが“Ｈ”から“Ｌ”に遷移した後、ワード線ＷＬ０が“Ｈ”になることで選択トランジスタＱ０、Ｑ１はオン状態になる。この状態で、時刻ｔ１にプレート線ＣＰ０のレベルが“Ｈ”になると、強誘電体キャパシタＣｓ０、Ｃｓ１から記録データが読み出され、ビット線ＢＬ０、ビット線ＢＬ１の電位が上昇する。

ここで、図３に示す例とは異なり、時刻ｔ２でセンスアンプイネーブル信号ＳＡＥ１は“Ｌ”のままである。なお、図４に示す全期間を通してセンスアンプイネーブル信号ＳＡＥ１は“Ｌ”のままである。

次に、時刻ｔ３でセンスアンプイネーブル信号ＳＡＥ２が“Ｈ”になると、センスアンプＳＡ２が起動され、ビット線ＢＬ０とビット線ＢＬ１との電位差に応じたレベルの信号ＹＯＵＴ０が出力ノードから出力される。この場合は、データ“１”が読み出されたビット線ＢＬ１の電位がビット線ＢＬ０の電位よりも高くなるので、差動ノードＬＡ０は“Ｌ”（０Ｖ）レベルになり、差動ノードＬＡ１は“Ｈ”（ＶＣＣ）レベルとなり、出力ノードから出力される信号ＹＯＵＴ０が“Ｈ”（ＶＣＣ）レベルとなる。

次に、時刻ｔ４でカラム選択回路１０４の制御信号ＹＳＲが“Ｈ”になると、出力ノードがデータ線ＤＬ０に接続され、センスアンプＳＡ２で増幅されたデータがメモリ装置外へと読み出される。以上の駆動方法においては差動増幅型のセンスアンプＳＡ１が起動されないため、ビット線電位は増幅されず、時刻ｔ１からｔ５に至る期間中読み出し初期でのビット線ＢＬ０、ＢＬ１の電位を維持することができる。

次に、本実施形態の強誘電体メモリにおける、プレート遷移駆動方式及びプレートパルス駆動方式の両方式でのデータ読み出しを同時に行う方法について説明する。ここで、「両方式でのデータ読み出しを同時に行う」とは、対象となる１つのメモリセルからの同じデータ読み出しステップ内で両方式によるデータの読み出しを連続的に行うことを意味するものとする。

図５は、本実施形態に係る強誘電体メモリにおいて、プレート遷移駆動方式及びプレートパルス駆動方式の両方式を用いてデータの読み出しを行う場合のタイミングチャートである。同図では、特に強誘電体キャパシタＣｓ０にデータ“０”が記録され、強誘電体キャパシタＣｓ１にデータ“１”が記録された後に、長時間高温環境に保存することなどにより、強誘電体キャパシタの分極量が大きく減少した場合についての読み出し動作タイミングを示している。

まず、ビット線プリチャージ信号ＢＰが“Ｈ”から“Ｌ”に遷移した後、ワード線ＷＬ０が“Ｈ”になることで選択トランジスタＱ０、Ｑ１はオン状態になる。この状態で、時刻ｔ１にプレート線ＣＰ０が“Ｈ”になることで強誘電体キャパシタＣｓ０、Ｃｓ１から記録データが読み出され、ビット線ＢＬ０、ビット線ＢＬ１の電位が上昇する。

次に、時刻ｔ２でセンスアンプイネーブル信号ＳＡＥ１が“Ｌ”のままで、センスアンプイネーブル信号ＳＡＥ２が“Ｈ”となり、センスアンプＳＡ２が起動される。このとき、ビット線ＢＬ０とビット線ＢＬ１との電位差ΔＶｓが非常に小さく、センスアンプＳＡ２の正常な増幅感度以下となる場合、結果的に差動ノードＬＡ０の方が“Ｈ”（ＶＣＣ）レベルとなり誤判定が起こる。なお、センスアンプＳＡ２はビット線ＢＬ０、ＢＬ１自体の電位差は増幅させないが、ビット線間の電位差の増幅結果は差動増幅部１０５に接続された差動ノードＬＡ０、ＬＡ１が“Ｈ”レベルまたは“Ｌ”レベルになることで保持される。ここでは、差動ノードＬＡ０の電位が“Ｈ”レベル、差動ノードＬＡ１の電位が“Ｌ”レベルとなっている。ただし、図５に示す例では、ビット線間の電位差はセンスアンプＳＡ２の検出限界以下であるので、誤判定されている。

次に、時刻ｔ３でプレート線ＣＰ０が再び“Ｌ”になると、ビット線ＢＬ０、ＢＬ１の電位は共に低下する。そして、時刻ｔ４では、ビット線ＢＬ０とビット線ＢＬ１との電位差ΔＶｐは時刻ｔ２の時よりも若干大きく、ΔＶｐ＞ΔＶｓとなっている。時刻ｔ４ではセンスアンプイネーブル信号ＳＡＥ１が“Ｈ”となり、差動型のセンスアンプＳＡ１が起動する。ここでは、ビット線ＢＬ０とビット線ＢＬ１との電位差がセンスアンプＳＡ１の正常な増幅感度以上であるため、結果的にビット線ＢＬ１は“Ｈ”（ＶＣＣ）レベル、ＢＬ０は“Ｌ”（０Ｖ）レベルに正常に増幅される。

次に、時刻ｔ５でカラム選択回路の制御信号ＹＳＲが“Ｈ”になり、出力ノードがデータ線ＤＬ０に接続されるが、このｔ５では、先にセンスアンプＳＡ２が起動された時刻ｔ２、つまりはプレート線ＣＰ０が“Ｈ”の遷移駆動状態でのビット線電位差ΔＶｓが誤って読み出されたデータ“０”を表す信号ＹＯＵＴ０が出力ノードからデータ線ＤＬ０に出力される。なお、ここで出力ノードから出力される信号ＹＯＵＴ０は差動ノードＬＡ１と同じレベルとなっている。

続いて、時刻ｔ６でセンスアンプイネーブル信号ＳＡＥ２が“Ｌ”となり、センスアンプＳＡ２の差動ノードＬＡ０、ＬＡ１は“Ｌ”（０Ｖ）レベルにリセットされる。

次に、時刻ｔ７でセンスアンプイネーブル信号ＳＡＥ２が再び“Ｈ”になると、センスアンプＳＡ２が再起動されて差動ノードＬＡ０、ＬＡ１の電位はビット線ＢＬ０、ビット線ＢＬ１の電位差に応じた電位へと変化する。この場合は、ビット線ＢＬ０、ＢＬ１の電位が強誘電体キャパシタＣｓ０、Ｃｓ１に保持されたデータの通りに十分に電位増幅されているので、センスアンプＳＡ２の差動ノードＬＡ０、ＬＡ１の極性は正常なデータ極性となり、読み出されたデータ“１”を表す信号ＹＯＵＴ０が出力ノードに現れる。

なお、ここではビット線ＢＬ０とビット線ＢＬ１の時刻ｔ４での電位差が時刻ｔ２での電位差より大きくなっている例を示しているが、この逆の場合もあり得る。また、ビット線ＢＬ１の増幅後の電位極性が信号ＹＯＵＴ０として出力端子から最終的に出力される場合に正しい判定となる。

次に、時刻ｔ８でカラム選択回路１０４の制御信号ＹＳＲが“Ｈ”になると、出力ノードがデータ線ＤＬ０に接続され、正常なデータ（出力信号ＹＯＵＴ０）がデータ線ＤＬ０に出力される。

ここでは、強誘電体キャパシタＣｓ０、Ｃｓ１の分極量が大きく減少した際にプレート遷移駆動での読み出しを行って強誘電体メモリが誤動作し、プレートパルス駆動での読み出しを行って強誘電体メモリが正常動作した例について説明している。従って、この例では、プレートパルス駆動方式でデータ読み出しを行うことにより、動作マージンが減少した場合でも誤作動を効果的に低減することができると判断できる。なお、これは一例であって、常にプレートパルス方式が有利とは限らないので、実際にどちらの駆動方式の方が有利であるのかは、上述の方法で両駆動方式を評価した上で判断すればよい。

本実施形態の強誘電体メモリでは、差動型のセンスアンプＳＡ１とゲート受け型のセンスアンプＳＡ２とが併設されている。このため、センスアンプＳＡ２を起動して第一のデータを出力し、この後もビット線電位を維持できることでプレートパルス駆動後の第二のデータ出力を可能としている。

以上の回路構成及び駆動方法により、破壊読出しである強誘電体メモリの読み出し動作において、一度減少した分極量で、すなわち動作マージンが減少した状態で複数のプレート線駆動方式を同時に評価し、最終的に製品搭載する有利なプレート線駆動方式を開発段階で精度良く決定することが可能である。

このため、本実施形態の半導体記憶装置によれば、高温下で放置するなど過酷な環境に置かれた場合でも、より有利な方法を効率良く選定できるので、従来の半導体記憶装置と比べて誤動作等の不具合を起こりにくくすることができる。

また、製品において複数のプレート線駆動方式を比較、評価する必要性を低減できるので、評価期間を短縮することができる。また、テスト回路を最小限とした回路レイアウトの小面積化が可能となる。

実際の製品では、上述の方法で選定されたいずれか一方の方法で駆動される。また、センスアンプＳＡ２は上述の評価に用いられる回路であり、実際の製品ではセンスアンプＳＡ１のみで読み出し動作を行うことができる。

なお、以上で説明した強誘電体メモリの回路構成や動作等は、本発明の趣旨を逸脱しない範囲において適宜変更可能である。例えば、センスアンプＳＡ１、ＳＡ２の回路構成は図１または図２に示す例に限られない。特に、センスアンプＳＡ２は、プレート遷移駆動方式で駆動させた場合に互いに隣接するビット線間の電位差を増幅させることなく保持できる構成であればよい。例えば、センスアンプＳＡ２を構成するＭＩＳトランジスタのゲート電極が電位比較ノードになっており、ビット線が当該ゲート電極に接続されていてもよい。

また、センスアンプＳＡ１は少なくとも一本のビット線の電位をローレベル、あるいはハイレベルに増幅できる構成であればよい。センスアンプＳＡ１を構成するＭＩＳトランジスタの一方の拡散層は差動ノードとなっており、ビット線に接続されていればよい。

また、本実施形態で説明した２種類のセンスアンプを搭載する構成は、強誘電体メモリに限らず他の半導体記憶装置にも適用可能である。

本発明の半導体記憶装置は特に不揮発性半導体メモリとして有用であるが、揮発性メモリにも応用可能である。

１０２ａ、１０２ｂ メモリセル
１０３ ラッチ出力回路
１０４ カラム選択回路
１０５ 差動増幅部

Claims (8)

1. 第１のゲート電極、第１の拡散層及び第２の拡散層を有する第１の選択トランジスタと、前記第１の拡散層に接続された電極を有し、データを保持可能な第１の記憶素子とを有する第１のメモリセルと、
   前記第１の選択トランジスタの前記第２の拡散層に接続された第１のビット線と、
   前記第１のゲート電極に接続されたワード線と、
   前記第１のビット線に接続された第１の差動ノードを有し、前記第１のビット線の電位をローレベルまたはハイレベルにする第１のセンスアンプと、
   前記第１のビット線に接続された、第１の電位比較ノードとなるゲート電極を有する第１のトランジスタと、信号を出力する出力ノードとを有する第２のセンスアンプとを備えている半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   第２のゲート電極、第３の拡散層及び第４の拡散層を有する第２の選択トランジスタと、前記第３の拡散層に接続された電極を有し、データを保持可能な第２の記憶素子とを有する第２のメモリセルと、
   前記第２の選択トランジスタの前記第４の拡散層に接続された第２のビット線とをさらに備え、
   前記ワード線は前記第２のゲート電極に接続されており、
   前記第１のセンスアンプは、前記第２のビット線に接続された第２の差動ノードを有し、前記第２のビット線の電位をローレベルまたはハイレベルにし、且つ前記第１のビット線と前記第２のビット線との電位差を増幅し、
   前記第２のセンスアンプは、前記第１のトランジスタと同じ導電型であって、前記第２のビット線に接続された、第２の電位比較ノードとなるゲート電極を有する第２のトランジスタをさらに備えている半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   前記第１のセンスアンプは、前記第１の差動ノードとなる拡散層を有する第３のトランジスタと、前記第２の差動ノードとなる拡散層を有する第４のトランジスタとを有している半導体記憶装置。
4. 請求項２または３に記載の半導体記憶装置において、
   前記第２のセンスアンプは、前記第１のビット線及び前記第２のビット線の電位を増幅することなく、前記出力ノードから前記第１のビット線及び前記第２のビット線の電位に応じてローレベルまたはハイレベルの信号を出力する半導体記憶装置。
5. 請求項４に記載の半導体記憶装置において、
   前記第２のセンスアンプは、前記第１のトランジスタの拡散層の一方、及び前記第２のトランジスタの拡散層の一方に接続された差動増幅部と、前記差動増幅部に接続された第３の差動ノードと第４の差動ノードとを有しており、
   前記第３の差動ノード及び前記第４の差動ノードの電位は、前記第１のビット線と前記第２のビット線の電圧に応じてローレベルまたはハイレベルになる半導体記憶装置。
6. 請求項２〜５のうちいずれか１つに記載の半導体記憶装置において、
   前記第１の記憶素子及び前記第２の記憶素子は強誘電体キャパシタである半導体記憶装置。
7. 第１のゲート電極、第１の拡散層及び第２の拡散層を有する第１の選択トランジスタと、前記第１の拡散層に接続された第１の電極と、前記第１の電極に対向する第２の電極とを有し、データを保持可能な第１の記憶素子とを有する第１のメモリセルと、
   第２のゲート電極、第３の拡散層及び第４の拡散層を有する第２の選択トランジスタと、前記第３の拡散層に接続された第３の電極と、前記第３の電極に対向する第４の電極とを有し、データを保持可能な第２の記憶素子とを有する第２のメモリセルと、
   前記第１の選択トランジスタの前記第２の拡散層に接続された第１のビット線と、
   前記第２の選択トランジスタの前記第４の拡散層に接続された第２のビット線と、
   前記第１のゲート電極及び前記第２のゲート電極に接続されたワード線と、
   前記第１のビット線に接続された第１の差動ノードと、前記第２のビット線に接続された第２の差動ノードとを有する第１のセンスアンプと、
   前記第１のビット線に接続された、第１の電位比較ノードとなるゲート電極を有する第１のトランジスタと、前記第１のトランジスタと同じ導電型であって、前記第２のビット線に接続された、第２の電位比較ノードとなるゲート電極を有する第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタの拡散層の一方に接続された差動増幅部と、前記差動増幅部に接続された第３の差動ノード及び第４の差動ノードと、出力ノードとを有する第２のセンスアンプとを備えている半導体記憶装置の駆動方法であって、
   前記第１の選択トランジスタ及び前記第２の選択トランジスタをオン状態にして前記第１の記憶素子に保持されたデータを前記第１のビット線に読み出すとともに、前記第２の記憶素子に保持されたデータを前記第２のビット線に読み出すステップ（ａ）と、
   前記ステップ（ａ）の後、前記第２の電極及び前記第４の電極にハイレベルの信号を印加した状態で前記第２のセンスアンプを駆動させ、前記第１のビット線と前記第２のビット線との電位差に応じて前記第３の差動ノード及び前記第４の差動ノードの電位をハイレベルまたはローレベルにするステップ（ｂ）と、
   前記ステップ（ｂ）の後、前記第２の電極及び前記第４の電極にローレベルの信号を印加した状態で前記第１のセンスアンプを駆動させ、前記第１のビット線と前記第２のビット線の電位をローレベルまたはハイレベルにすることによって、前記第１のビット線と前記第２のビット線との電位差を増幅するステップ（ｃ）と、
   前記ステップ（ｂ）での前記第３の差動ノード及び前記第４の差動ノードの電位に基づいて、前記出力ノードから前記第１の記憶素子または前記第２の記憶素子に保持されたデータを出力するステップ（ｄ）と、
   前記ステップ（ｄ）の後、前記第２のセンスアンプを駆動させ、前記ステップ（ｃ）での前記第１のビット線と前記第２のビット線との電位差に応じて前記第３の差動ノード及び前記第４の差動ノードの電位をハイレベルまたはローレベルにするステップ（ｅ）と、
   前記ステップ（ｅ）での前記第３の差動ノード及び前記第４の差動ノードの電位に基づいて、前記出力ノードから前記第１の記憶素子または前記第２の記憶素子に保持されたデータを出力するステップ（ｆ）とを備えている半導体記憶装置の駆動方法。
8. 請求項７に記載の半導体記憶装置の駆動方法において、
   前記ステップ（ｂ）では、前記第２のセンスアンプが、前記第１のビット線及び前記第２のビット線の電圧を増幅させることなく前記第３の差動ノード及び前記第４の差動ノードの電位をハイレベルまたはローレベルにする半導体記憶装置の駆動方法。

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