JPH1186575A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH1186575A
JPH1186575A JP25771697A JP25771697A JPH1186575A JP H1186575 A JPH1186575 A JP H1186575A JP 25771697 A JP25771697 A JP 25771697A JP 25771697 A JP25771697 A JP 25771697A JP H1186575 A JPH1186575 A JP H1186575A
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JP
Japan
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signal
data
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memory cell
write
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JP25771697A
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Kenichi Watanabe
謙一 渡邉
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
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Abstract

(57)【要約】 【課題】 回路規模の増加を最低限に抑えつつ，データ
プログラムに要する最大時間を測定することが可能な不
揮発性半導体記憶装置を提供する。 【解決手段】 不揮発性半導体記憶装置としてのフラッ
シュメモリ１は，ベリファイ回路ＶＣ，書き込み制御回
路ＷＣＣ，書き込みカウンタＷＣＴ，メモリセルＭＣ，
トランジスタＴｒ，抵抗素子Ｒ１，および適合信号無効
化手段１１から構成されている。かかる構成によれば，
ベリファイ回路から出力されるベリファイパス信号ＶＰ
ＡＳＳは，適合信号無効化手段によって無効化される。
したがって，書き込み制御回路は，書き込みカウンタに
よって予め設定されている回数，プログラム処理を反復
する。そして，このプログラムにかかる時間は，トラン
ジスタから出力される書き込み動作表示信号ＢＵＳＹを
測定する事によって把握可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，不揮発性半導体記
憶装置にかかり，特に電気的にデータの書き換えが可能
で，かつ，格納されたデータの検証を行うことが可能な
ベリファイ（ｖｅｒｉｆｙ）機能を有する不揮発性半導
体記憶装置に関する。
【０００２】
【従来の技術】従来のベリファイ機能を有する不揮発性
半導体記憶装置としてのフラッシュメモリ１０１の構成
を図７に示す。このフラッシュメモリ１０１は，メモリ
セルＭＣ，検証回路としてのベリファイ回路ＶＣ，書き
込み制御回路ＷＣＣ，カウント手段としての書き込みカ
ウンタＷＣＴ，モニタ手段としてのトランジスタＴｒ，
抵抗素子Ｒ１，およびモニタ信号としての書き込み動作
表示信号ＢＵＳＹを外部に対して出力する端子ＴＭから
構成されている。
【０００３】書き込み制御回路ＷＣＣは，メモリセルＭ
Ｃおよび書き込みカウンタＷＣＴに対してデータ書き込
み状態信号ＷＴＦとデータプログラム信号ＰＧを与える
ように構成されている。また，データ書き込み状態信号
ＷＴＦは，トランジスタＴｒのゲートにも入力されるよ
うになっている。
【０００４】そして，ベリファイ回路ＶＣからは，メモ
リセルＭＣに格納されている所定のデータの検証を行う
ために，このメモリセルＭＣに対してデータ電圧レベル
チェック信号ＤＶＣが出力されるように構成されてい
る。一方，メモリセルＭＣからは，ベリファイ回路ＶＣ
に対して，データ電圧レベル信号ＤＶが出力されるよう
に構成されている。
【０００５】また，ベリファイ回路ＶＣは，書き込み制
御回路ＷＣＣに対して，ベリファイ処理の終了を示すベ
リファイ終了信号ＶＤＯＮＥを与えるとともに，適合信
号としてのベリファイパス信号ＶＰＡＳＳを与えるよう
になっている。なお，このベリファイパス信号ＶＰＡＳ
Ｓは，書き込みカウンタＷＣＴにも入力されるようにな
っている。
【０００６】そして，書き込みカウンタＷＣＴは，書き
込み制御回路ＷＣＣに対して，データプログラムフェイ
ル（ｆａｉｌ）信号ＦＡＩＬを与えることが可能なよう
に構成され，また，書き込み制御回路ＷＣＣは，ベリフ
ァイ回路ＶＣに対して，ベリファイ信号ＶＲを与えるこ
とが可能なように構成されている。
【０００７】また，トランジスタＴｒのソースは，グラ
ンドレベルに接続されており，一方，トランジスタＴｒ
のドレインは，抵抗素子Ｒ１の一端に接続されるととも
に，端子ＴＭに接続されている。また，抵抗素子Ｒ１の
他端は，電源レベルＶｃｃに接続されている。
【０００８】以上のような構成を有する従来のフラッシ
ュメモリ１０１の動作を説明する。このフラッシュメモ
リ１０１に対して所定のデータがプログラム（以下の説
明において，「プログラム」と「書き込み」は，ほぼ同
義である。）される場合，メモリセルＭＣが所定のしき
い値電圧Ｖｔに達するまでプログラム／ベリファイ処理
が繰り返されることとなる。このプログラム／ベリファ
イ処理の内容を図８，９を用いて説明する。なお，以
下，プログラム回数の最大限は，書き込みカウンタＷＣ
Ｔにおいて８回と設定されている場合に即して説明す
る。
【０００９】図８に示すように，フラッシュメモリ１０
１がプログラム処理モードに入ると（ステップＳ１），
まず，書き込み制御回路ＷＣＣがメモリセルＭＣに対し
て所定のデータをプログラムする（ステップＳ２）。
【００１０】次いで，ベリファイ回路ＶＣは，データ電
圧レベルチェック信号ＤＶＣとデータ電圧レベル信号Ｄ
Ｖによって，メモリセルＭＣに格納されたデータのベリ
ファイを行う（ステップＳ３）。
【００１１】その結果，メモリセルＭＣが所定のしきい
値電圧Ｖｔに達している場合，すなわち，ベリファイが
パス（ＰＡＳＳ）した場合（ステップＳ４）は，プログ
ラム処理は終了する（ステップＳ５）。一方，ベリファ
イがパスしない場合（ステップＳ４）は，再度，データ
のプログラムが行われる。ただし，プログラムの回数
は，書き込みカウンタＷＣＴによってカウントされてお
り（ステップＳ６），ここでは，プログラム回数が８回
未満であれば再度プログラム処理が実行される。これに
対して８回目のプログラム直後のベリファイ処理におい
てもメモリセルＭＣが所定のしきい値電圧Ｖｔに達して
いない場合は，この一連のプログラム処理は失敗（ＦＡ
ＩＬ）であるとして終了する（ステップＳ７）。
【００１２】ここで，具体的に，プログラムを３回反復
した時点でベリファイがパスした場合の動作について，
図９を用いて説明する。
【００１３】フラッシュメモリ１０１がプログラム処理
モードに入ると書き込み制御回路ＷＣＣは，メモリセル
ＭＣ，書き込みカウンタＷＣＴ，およびトランジスタＴ
ｒのゲートに対して，Ｈレベルのデータ書き込み状態信
号ＷＴＦを出力する。
【００１４】このＨレベルのデータ書き込み状態信号Ｗ
ＴＦによってトランジスタＴｒはアクティブとされ，端
子ＴＭから，モニタ信号としての書き込み動作表示信号
ＢＵＳＹが出力される。
【００１５】次に，書き込み制御回路ＷＣＣは，Ｈレベ
ルのデータプログラム信号ＰＧを出力し，メモリセルＭ
Ｃに対して所定のデータをプログラムする。この時，書
き込みカウンタＷＣＴにもデータプログラム信号ＰＧが
入力されており，データのプログラム反復回数がカウン
トされるようになっている。
【００１６】以上のように，１回目のプログラム処理が
終了したところでデータプログラム信号ＰＧはオフす
る。その後，書き込み制御回路ＷＣＣは，Ｈレベルのベ
リファイ信号ＶＲをベリファイ回路ＶＣに与え，これに
よってベリファイ回路ＶＣは，メモリセルＭＣに対する
ベリファイ処理を開始する。
【００１７】そして，べリファイ処理が終了するとベリ
ファイ回路ＶＣは，ワンショットのベリファイ終了信号
ＶＤＯＮＥを書き込み制御回路ＷＣＣに対して出力し，
これによってベリファイ信号ＶＲはオフする。
【００１８】この時，メモリセルＭＣは，所定のしきい
値電圧Ｖｔに達していないために，ベリファイ回路ＶＣ
から書き込み制御回路ＷＣＣへのベリファイパス信号Ｖ
ＰＡＳＳはＬレベルを維持する。
【００１９】このように，１回目のデータプログラム
は，ベリファイ回路ＶＣによって，失敗と判断され，再
度，書き込み制御回路ＷＣＣは，所定のデータをプログ
ラムし，その後ベリファイ処理を実施する。さらに，こ
こでもメモリセルＭＣは所定のしきい値電圧Ｖｔに達し
ていないために，書き込み制御回路ＷＣＣは，３回目の
プログラム／ベリファイを実施する。
【００２０】この３回目のプログラム後のベリファイで
は，メモリセルＭＣは所定のしきい値電圧Ｖｔに達し，
ベリファイ回路ＶＣは，ベリファイパス信号ＶＰＡＳＳ
を書き込み制御回路ＷＣＣおよび書き込みカウンタＷＣ
Ｔに出力する。そして，このベリファイパス信号ＶＰＡ
ＳＳによって，書き込み制御回路ＷＣＣは，データ書き
込み状態信号ＷＴＦをオフし，データプログラム処理
は，所定のデータが正常にメモリセルＭＣへ格納された
として終了する。また，書き込みカウンタＷＣＴのカウ
ンタデータ，すなわちプログラム回数は，ベリファイパ
ス信号ＶＰＡＳＳによってリセットされる。
【００２１】
【発明が解決しようとする課題】ところで，一般的に，
フラッシュメモリのプログラム／ベリファイ処理におい
ては，上記説明のように，多くても３回程度の繰り返し
によって，所定のデータがメモリセルに対して格納され
ることとなる。すなわち，通常は，書き込みカウンタＷ
ＣＴによって制限されているプログラムの反復回数の最
大値（上記従来のフラッシュメモリ１０１では，８
回。）まで，プログラム／ベリファイ処理が繰り返され
ることはない。そして，この状況は，フラッシュメモリ
の製品動作チェックにおいても同様で，プログラム処理
が最大限繰り返された場合の所要時間を計測する事は不
可能であった。このため，従来，製品のスペックシート
において，フラッシュメモリに対して所定のデータをプ
ログラムするために必要な時間の保証は，標準値保証の
みであり，最大値保証は，なされていなかった。
【００２２】ところが，実際にこのフラッシュメモリを
搭載するシステム設計を行う場合には，ワーストケー
ス，すなわちフラッシュメモリのプログラムにかかる時
間の最大値を把握する必要がある。したがって，フラッ
シュメモリのプログラムに要する時間の最大限につい
て，メーカ保証の要請が高まってきた。
【００２３】本発明は，上記のような課題に鑑みてなさ
れたものであり，本発明の目的は，回路規模の増加を最
低限に抑えつつ，データプログラムに要する最大時間を
容易に測定することが可能な，新規かつ改良されたフラ
ッシュメモリを提供することにある。
【００２４】
【課題を解決するための手段】上記課題を解決するため
に，請求項１によれば，データを格納することが可能な
メモリセルと，前記メモリセルに格納されたデータの検
証を行い，所定の結果が得られた場合に，適合信号を出
力する検証回路と，前記適合信号が入力されるまで，前
記メモリセルに対するデータの書き込み処理を反復する
書き込み制御回路と，前記メモリセルへのデータの書き
込み処理中に所定のモニタ信号を出力するモニタ手段と
を備えた不揮発性半導体記憶装置が提供される。そし
て，この不揮発性半導体記憶装置は，前記書き込み制御
回路による前記メモリセルに対するデータ書き込み処理
が所定の回数反復されている間，前記適合信号を無効と
することが可能な適合信号無効化手段を備えたことを特
徴としている。かかる構成によれば，適合信号無効化手
段によって，データ書き込み処理が所定の回数反復され
ている期間は，適合信号を無効とする事が可能であるた
めに，データ書き込み処理が所定の回数に達する前に検
証回路から適合信号が出力されたとしても，書き込み制
御回路は，データ書き込み処理を所定の回数まで強制的
に反復する事となる。したがって，モニタ手段からのモ
ニタ信号を測定すれば，この不揮発性半導体記憶装置の
データ書き込み処理にかかる最大時間を測定することが
可能である。
【００２５】そして，請求項２に記載のように，請求項
１に記載の不揮発性半導体記憶装置において，前記メモ
リセルに対するデータ書き込み処理の反復回数をカウン
ト手段によって設定するように構成すれば，データ書き
込み処理の反復回数を容易に設定する事が可能となる。
【００２６】また，請求項３に記載のように，前記適合
信号無効化手段は，論理ゲートを含むようにして，前記
論理ゲートの一方の入力には，前記適合信号が入力さ
れ，前記論理ゲートの他方の入力には，適合信号無効化
信号が入力されるようにしてもよい。かかる構成によれ
ば，簡単な回路構成で適合信号無効化手段を実現するこ
とができ，不揮発性半導体記憶装置の回路規模増加を最
小限に抑えることが可能となる。
【００２７】そして，請求項３に記載の不揮発性半導体
記憶装置において，請求項４に記載のように，前記適合
信号無効化手段は，フリップフロップ回路をも含み，前
記フリップフロップは，所定のタイミングでセットされ
前記適合信号無効化信号を出力し，前記書き込み制御回
路による前記メモリセルへの書き込み処理が所定の回数
反復されたところでリセットされるようにしてもよい。
かかる構成によれば，所定のタイミングでフリップフロ
ップをセットする事によって適合信号無効化信号が出力
されるために，不揮発性半導体記憶装置のデータ書き込
み処理にかかる最大時間を容易に測定することが可能と
なる。さらに，このフリップフロップは，このデータ書
き込み処理が所定の回数反復されたところでリセットさ
れるために，適合信号無効化信号が必要以上出力される
ことはなく，不揮発性半導体記憶装置のデータ書き込み
処理にかかる最大時間を効率よく安定的に測定すること
が可能となる。
【００２８】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる不揮発性半導体記憶装置の好適な実施の
形態について詳細に説明する。なお，以下の説明におい
て，略同一の機能および構成を有する構成要素について
は，同一符号を付することにより，重複説明を省略する
ことにする。
【００２９】（第１の実施の形態）第１の実施の形態に
かかる不揮発性半導体記憶装置としてのフラッシュメモ
リ１の構成を図１に示す。このフラッシュメモリ１は，
従来のフラッシュメモリ１０１に対して，適合信号無効
化手段１１が追加された構成を有している。そして，こ
の適合信号無効化手段１１は，ＮＡＮＤゲート１３，イ
ンバータ１５，抵抗素子Ｒ２，およびテストパッドＴＰ
から構成されている。
【００３０】この適合信号無効化手段１１に属するＮＡ
ＮＤゲート１３の一方の入力には，ベリファイ回路ＶＣ
から出力される適合信号としてのベリファイパス信号Ｖ
ＰＡＳＳが入力されるようになっている。また，ＮＡＮ
Ｄゲート１３の他方の入力には，テストパッドＴＰおよ
び抵抗素子Ｒ２の一端が接続されており，抵抗素子Ｒ２
の他端は，電源電位Ｖｃｃに接続されている。
【００３１】そして，ＮＡＮＤゲート１３の出力は，イ
ンバータ１５の入力に接続されており，このインバータ
１５の出力は，書き込み制御回路ＷＣＣおよび書き込み
カウンタＷＣＴのＶＰＡＳＳ端子に接続されている。
【００３２】このように構成された第１の実施の形態に
かかるフラッシュメモリ１の動作を以下，詳細に説明す
る。
【００３３】第１の実施の形態にかかるフラッシュメモ
リ１を通常モードで用いる場合，すなわち，書き込み制
御回路ＷＣＣからメモリセルＭＣに対して所定のデータ
をプログラムし，その都度，ベリファイ回路によってメ
モリセルＭＣに格納された所定のデータのベリファイ処
理を行い，メモリセルＭＣが所定のしきい値電圧に達す
るまでデータプログラム処理を反復させるモードで用い
る場合，まず，適合信号無効化手段１１に属するテスト
パッドＴＰをオープン（Ｈレベル）とする。
【００３４】次に，書き込み制御回路ＷＣＣは，図２に
示すように，メモリセルＭＣ，書き込みカウンタＷＣ
Ｔ，およびトランジスタＴｒのゲートに対して，Ｈレベ
ルのデータ書き込み状態信号ＷＴＦを出力する。
【００３５】このＨレベルのデータ書き込み状態信号Ｗ
ＴＦによってトランジスタＴｒはアクティブとされ，端
子ＴＭから，モニタ信号としての書き込み動作表示信号
ＢＵＳＹが出力される。
【００３６】その後，書き込み制御回路ＷＣＣはＨレベ
ルのデータプログラム信号ＰＧを出力し，メモリセルＭ
Ｃに対して所定のデータをプログラムする。この時，書
き込みカウンタＷＣＴにもデータプログラム信号ＰＧが
入力されており，データのプログラム反復回数がカウン
トされるようになっている。
【００３７】以上のように，１回目のプログラム処理が
終了したところでデータプログラム信号ＰＧはオフす
る。そして，書き込み制御回路ＷＣＣは，Ｈレベルのベ
リファイ信号ＶＲをベリファイ回路ＶＣに与え，これに
よってベリファイ回路ＶＣは，メモリセルＭＣに対する
ベリファイ処理を開始する。
【００３８】このべリファイ処理が終了するとベリファ
イ回路ＶＣは，ワンショットのベリファイ終了信号ＶＤ
ＯＮＥを書き込み制御回路ＷＣＣに対して出力し，これ
によってベリファイ信号ＶＲはオフする。
【００３９】この時，メモリセルＭＣは所定のしきい値
電圧Ｖｔに達していないために，ベリファイ回路ＶＣか
ら出力されるベリファイパス信号ＶＰＡＳＳはオフ（Ｌ
レベル）を維持する。
【００４０】ところで，上述のようにテストパッドＴＰ
はオープンとされているために，ＮＡＮＤゲート１３の
他方の入力には，抵抗素子Ｒ２を介して，電源レベルＶ
ｃｃが印加されＨレベルに固定されている。したがっ
て，ベリファイ回路ＶＣから出力されるＬレベルのベリ
ファイパス信号ＶＰＡＳＳは，ＮＡＮＤゲート１３，イ
ンバータ１５を介して，信号の論理が変化することな
く，書き込み制御回路ＷＣＣおよび書き込みカウンタＷ
ＣＴに入力されることとなる。
【００４１】このように，１回目のデータプログラム処
理は，ベリファイ回路ＶＣによって失敗とされたため
に，書き込み制御回路ＷＣＣは，再度，所定のデータを
メモリセルＭＣにプログラムする。以後，メモリセルＭ
Ｃが所定のしきい値電圧Ｖｔに達するまで書き込み制御
回路ＷＣＣは，プログラム／ベリファイ処理を反復実施
する。
【００４２】そして，例えば，図２に示すように３回目
のプログラム／ベリファイ処理において，メモリセルＭ
Ｃが所定のしきい値電圧Ｖｔに達したところで，上記従
来のフラッシュメモリ１０１での場合と同様，ベリファ
イ回路ＶＣは，Ｈレベルのベリファイパス信号ＶＰＡＳ
Ｓを出力する。
【００４３】このベリファイパス信号ＶＰＡＳＳは，Ｎ
ＡＮＤゲート１３とインバータ１５を介して，書き込み
制御回路ＷＣＣと書き込みカウンタＷＣＴに入力される
こととなる。ところで，ここでもテストパッドＴＰはオ
ープンであるために，ＮＡＮＤゲート１３の他方の入力
はＨレベルに固定されており，ベリファイ回路ＶＣから
出力されたＨレベルのベリファイパス信号は，論理が変
わることなく書き込み制御回路ＷＣＣおよび書き込みカ
ウンタＷＣＴに入力される。そして，このＨレベルのベ
リファイパス信号ＶＰＡＳＳによって，書き込み制御回
路ＷＣＣは，データ書き込み状態信号ＷＴＦをオフし，
データプログラム処理は，所定のデータがメモリセルＭ
Ｃに対して正常に格納されたとして終了する。また，書
き込みカウンタＷＣＴのカウンタデータ，すなわちプロ
グラム回数は，ベリファイパス信号ＶＰＡＳＳによっ
て，リセットされる。
【００４４】以上が，第１の実施の形態にかかるフラッ
シュメモリ１の３回目のプログラム／ベリファイ処理に
おいて，メモリセルＭＣが所定のしきい値電圧Ｖｔに達
した場合の動作である。これに対して，例えば，フラッ
シュメモリ１の８回目のプログラム／ベリファイ処理，
すなわち，書き込みカウンタＷＣＴで予め設定されてい
るプログラム反復回数の最大限で初めてメモリセルＭＣ
が所定のしきい値電圧Ｖｔに達した場合の動作を図３を
用いて説明する。
【００４５】書き込み制御回路ＷＣＣによるメモリセル
ＭＣへの所定のデータプログラム処理と，ベリファイ回
路ＶＣによるメモリセルＭＣのベリファイ処理が７回繰
り返され，メモリセルＭＣが所定のしきい値電圧Ｖｔに
達しない場合，８回目のデータプログラム処理のための
プログラム信号ＰＧの立ち上がりに同期してデータプロ
グラムフェイル信号ＦＡＩＬがオン（Ｈレベル）する。
ところが，その直後のベリファイ処理によってメモリセ
ルＭＣが所定のしきい値電圧Ｖｔに達していることが判
断され，ベリファイ回路ＶＣはＨレベルのベリファイパ
ス信号ＶＰＡＳＳを出力する。そして，このＨレベルの
ベリファイパス信号ＶＰＡＳＳは，ＮＡＮＤゲート１３
およびインバータ１５を介して書き込み制御回路ＷＣＣ
および書き込みカウンタＷＣＴに入力される。これによ
ってデータプログラムフェイル信号ＦＡＩＬはオフ（Ｌ
レベル）するとともに，データ書き込み状態信号ＷＴＦ
はオフ（Ｌレベル）し，データプログラム処理は，所定
のデータがメモリセルＭＣに対して正常に格納されたと
して終了する。また，書き込みカウンタＷＣＴのカウン
タデータ，すなわちプログラム回数は，ベリファイパス
信号ＶＰＡＳＳによって，リセットされる。
【００４６】以上が第１の実施の形態にかかるフラッシ
ュメモリ１の通常モードにおけるデータプログラム／ベ
リファイ処理動作である。これに対して，データプログ
ラム／ベリファイ処理にかかる最大時間を計測するため
の，いわゆるテストモードでのプログラム／ベリファイ
処理動作について，図４を参照しつつ説明する。
【００４７】第１の実施の形態にかかるフラッシュメモ
リ１をテストモードで用いる場合，まず最初に，適合信
号無効化手段１１に属するテストパッドＴＰをＬレベル
とする。
【００４８】そして，書き込み制御回路ＷＣＣは，メモ
リセルＭＣ，書き込みカウンタＷＣＴ，およびトランジ
スタＴｒのゲートに対して，Ｈレベルのデータ書き込み
状態信号ＷＴＦを出力する。
【００４９】このＨレベルのデータ書き込み状態信号Ｗ
ＴＦによってトランジスタＴｒはアクティブとされ，端
子ＴＭから，モニタ信号としての書き込み動作表示信号
ＢＵＳＹが出力される。
【００５０】次に，書き込み制御回路ＷＣＣはＨレベル
のデータプログラム信号ＰＧを出力し，メモリセルＭＣ
に対して所定のデータをプログラムする。このとき書き
込みカウンタＷＣＴにもデータプログラム信号ＰＧが入
力されており，データのプログラム反復回数がカウント
されるようになっている。
【００５１】以上のように，１回目のプログラム処理が
終了したところでデータプログラム信号ＰＧはオフす
る。その後，書き込み制御回路ＷＣＣは，Ｈレベルのベ
リファイ信号ＶＲをベリファイ回路ＶＣに与え，これに
よってベリファイ回路ＶＣは，メモリセルＭＣに対する
ベリファイ処理を開始する。
【００５２】そして，べリファイ処理が終了するとベリ
ファイ回路ＶＣは，ワンショットのベリファイ終了信号
ＶＤＯＮＥを書き込み制御回路ＷＣＣに対して出力し，
これによってベリファイ信号ＶＲはオフする。
【００５３】このときメモリセルＭＣが所定のしきい値
電圧Ｖｔに達していれば，ベリファイ回路ＶＣからＨレ
ベルのベリファイパス信号ＶＰＡＳＳが出力され，メモ
リセルＭＣが所定のしきい値電圧Ｖｔに達していなけれ
ば，ベリファイパス信号ＶＰＡＳＳはオフ（Ｌレベル）
を維持する。
【００５４】ところで，上述のようにテストパッドＴＰ
はＬレベルとされているために，ＮＡＮＤゲート１３の
他方の入力はＬレベルとなる。したがって，ベリファイ
回路ＶＣから出力されるベリファイパス信号ＶＰＡＳＳ
の論理に関わらず，ＮＡＮＤゲート１３，インバータ１
５を介して，書き込み制御回路ＷＣＣおよび書き込みカ
ウンタＷＣＴに入力されるベリファイパス信号ＶＰＡＳ
ＳはＬレベルに固定される。
【００５５】そして，例えば，３回目のプログラム／ベ
リファイ処理において，初めてメモリセルＭＣが所定の
しきい値電圧Ｖｔに達した場合，図４に示すように，ベ
リファイ回路ＶＣは，Ｈレベルのベリファイパス信号Ｖ
ＰＡＳＳを出力する。ところで，テストパッドＴＰはＬ
レベルとされているために，ＮＡＮＤゲート１３の他方
の入力はＬレベルに固定されており，ベリファイ回路Ｖ
Ｃから出力されるＨレベルのベリファイパス信号ＶＰＡ
ＳＳは，ＮＡＮＤゲート１３とインバータ１５によって
Ｌレベルに変換され，書き込み制御回路ＷＣＣおよび書
き込みカウンタＷＣＴに入力される。
【００５６】したがって，書き込み制御回路ＷＣＣは，
ベリファイ回路ＶＣがベリファイパス信号ＶＰＡＳＳを
出力しているにも関わらず，メモリセルＭＣがしきい値
電圧Ｖｔに達していないとみなし，メモリセルＭＣへの
データプログラム処理を繰り返すこととなる。なお，以
後のプログラム／ベリファイ処理においても，ベリファ
イ回路ＶＣは，Ｈレベルのベリファイパス信号ＶＰＡＳ
Ｓを出力しているものの，このベリファイパス信号ＶＰ
ＡＳＳは，適合信号無効化手段１１によって，Ｌレベル
とされ，データプログラム処理は，書き込みカウンタＷ
ＣＴによって予め設定されている回数，例えば８回まで
繰り返される。
【００５７】そして，８回目のデータプログラムが行わ
れた時点で，書き込みカウンタＷＣＴはデータプログラ
ムフェイル信号ＦＡＩＬを出力する。さらに，その直後
のベリファイ処理終了にともなうベリファイ終了信号Ｖ
ＤＯＮＥのオン（Ｈレベル）によってデータ書き込み状
態信号ＷＴＦがオフ（Ｌレベル）し，最大回数のプログ
ラム処理が終了する。
【００５８】以上説明したように，第１の実施の形態に
かかるフラッシュメモリ１によれば，テストパッドＴＰ
をＨレベル，または，Ｌレベルに切り換えることによっ
て，通常モードとテストモードに切り換えることが可能
となる。すなわち，テストパッドをオープンにしてＨレ
ベルとした場合，フラッシュメモリ１は，従来のフラッ
シュメモリ１０１と略同一の処理を実施することとな
る。そして，テストパッドをＬレベルとした場合，書き
込み制御回路ＷＣＣによるメモリセルＭＣへの所定のデ
ータプログラムは，最大回数繰り返されることとなる。
したがって，端子ＴＭから出力される書き込み動作表示
信号ＢＵＳＹを測定することで，このフラッシュメモリ
１がデータプログラムにかかる最大時間を容易に把握す
ることができる。なお，フラッシュメモリ１のパッケー
ジング工程において，テストパッドＴＰに対するワイヤ
ボンディングを実施しなければ，通常のデータプログラ
ム処理中において，テストモードへ移行するといった不
具合の発生も防止される。
【００５９】（第２の実施の形態）第２の実施の形態に
かかる不揮発性半導体記憶装置としてのフラッシュメモ
リ３の構成を図５に示す。このフラッシュメモリ３は，
第１の実施の形態にかかるのフラッシュメモリ１に対し
て，適合信号無効化手段１１を適合信号無効化手段３１
に変更した構成となっている。
【００６０】この適合信号無効化手段３１は，適合信号
無効化手段１１と同様，ＮＡＮＤゲート１３，インバー
タ１５を備えるとともに，Ｄフリップフロップ３３およ
びＮＯＲゲート３５を有している。
【００６１】この適合信号無効化手段３１に属するＮＡ
ＮＤゲート１３の一方の入力には，ベリファイ回路ＶＣ
から出力されるベリファイパス信号ＶＰＡＳＳが入力さ
れるようになっている。また，ＮＡＮＤゲート１３の他
方の入力には，Ｄフリップフロップ３３の反転出力ＱＮ
が接続されている。
【００６２】そして，ＮＡＮＤゲート１３の出力は，イ
ンバータ１５の入力に接続されており，このインバータ
１５の出力は，書き込み制御回路ＷＣＣおよび書き込み
カウンタＷＣＴのＶＰＡＳＳ端子に接続されている。
【００６３】また，Ｄフリップフロップ３３のＤ入力は
電源レベルＶｃｃに接続され，クロック入力ＣＫには，
テスト信号ＴＥＳＴが入力されるように構成されてい
る。さらに，ＮＯＲゲート３５の一方の入力には，書き
込み制御回路ＷＣＣがメモリセルＭＣへのデータプログ
ラム処理を全て終了した時に１パルス出力されるリセッ
トパルスＲＳＰが入力され，他方の入力にはフラッシュ
メモリ３に電源が投入された時に１パルス出力されるパ
ワーオンリセット信号ＰＯＲが入力されるようになって
いる。そして，ＮＯＲゲート３５の出力は，Ｄフリップ
フロップ３３のリセット入力Ｒに接続されている。
【００６４】このように構成された第２の実施の形態に
かかるフラッシュメモリ３の動作を以下，図６を参照し
つつ詳細に説明する。
【００６５】まず，フラッシュメモリ３に電源が投入さ
れた時にパワーオンリセット信号ＰＯＲは，ＮＯＲゲー
ト３５を介して，Ｄフリップフロップ３３のリセット入
力Ｒに入力される。これによって，Ｄフリップフロップ
３３の反転出力ＱＮは，Ｈレベルとなる。
【００６６】ここで，フラッシュメモリ３のデータプロ
グラムにかかる最大時間を測定するために，テスト信号
ＴＥＳＴをＤフリップフロップ３３のクロック入力ＣＫ
に入力する。これによってＤフリップフロップ３３の反
転出力ＱＮは，Ｌレベルとなり，ＮＡＮＤゲート１３の
一方の入力はＬレベルとなる。そして，書き込み制御回
路ＷＣＣによって所定のデータがメモリセルＭＣに正常
に書き込まれ，ベリファイ回路ＶＣからＨレベルのベリ
ファイパス信号ＶＰＡＳＳが出力されたとしても，上述
のようにＮＡＮＤゲート１３の一方の入力は，Ｌレベル
に固定されているために，ＮＡＮＤゲート１３の出力は
Ｈレベルとなり，インバータ１５を介して書き込み制御
回路ＷＣＣおよび書き込みカウンタＷＣＴに入力される
ベリファイパス信号ＶＰＡＳＳは，Ｌレベルとなる。
【００６７】したがって，書き込み制御回路ＷＣＣは，
ベリファイ回路ＶＣがベリファイパス信号ＶＰＡＳＳを
出力しているにも関わらず，メモリセルＭＣがしきい値
電圧Ｖｔに達していないとみなし，メモリセルＭＣへの
データプログラムを繰り返すこととなる。なお，以後の
プログラム／ベリファイ処理においても，ベリファイ回
路ＶＣは，Ｈレベルのベリファイパス信号ＶＰＡＳＳを
出力したとしても，このベリファイパス信号ＶＰＡＳＳ
は，適合信号無効化手段３１によって，Ｌレベルとさ
れ，データプログラム処理は，書き込みカウンタＷＣＴ
によって予め設定されている回数，例えば８回まで繰り
返される。
【００６８】そして，８回目のデータプログラムが行わ
れた時点で，書き込みカウンタＷＣＴはデータプログラ
ムフェイル信号ＦＡＩＬを出力する。さらに，その直後
のベリファイ処理終了にともなうベリファイ終了信号Ｖ
ＤＯＮＥのオン（Ｈレベル）によってデータ書き込み状
態信号ＷＴＦはオフ（Ｌレベル）し，最大回数のプログ
ラム処理が終了する。また，書き込み制御回路ＷＣＣ
は，データ書き込み状態信号ＷＴＦのオフに同期して，
リセットパルスＲＳＰを出力する。このリセットパルス
ＲＳＰは，ＮＯＲゲート３５を経由してＤフリップフロ
ップ３３のリセット入力Ｒに入力され，Ｄフリップフロ
ップ３３の反転出力ＱＮをＨレベルとする。これによっ
て，フラッシュメモリ３は，テストモードから通常モー
ドに移行することとなる。
【００６９】以上説明したように，第２の実施の形態に
かかるフラッシュメモリ３によれば，テスト信号ＴＥＳ
Ｔによって容易に通常モードからテストモードに切り換
えることができる。このようにフラッシュメモリ３を通
常モードからテストモードに切り換えることによって，
上記第１の実施の形態にかかるフラッシュメモリ１と同
様に，書き込み制御回路ＷＣＣによるメモリセルＭＣへ
の所定のデータプログラム処理を最大回数繰り返すこと
が可能となる。したがって，端子ＴＭから出力される書
き込み動作表示信号ＢＵＳＹを測定することで，このフ
ラッシュメモリ３がデータプログラムにかかる最大時間
を容易に把握することができる。
【００７０】さらに，テスト信号ＴＥＳＴは，例えば，
フラッシュメモリ３の外部からのコマンド信号によって
生成可能であるために，フラッシュメモリ３のパッケー
ジングがなされた後でもデータプログラムにかかる最大
時間の測定を行うことができる。
【００７１】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
【００７２】例えば，本実施の形態においては，データ
のプログラム回数の最大限は，８回の場合に即して説明
したが，この回数は，書き込みカウンタＷＣＴのカウン
タデータを変更することで容易に調整することができ
る。また，フラッシュメモリ１，３は，データのプログ
ラム回数の最大限にかかる時間を測定可能なように構成
されているが，本発明は，これに限らず，プログラムの
任意の繰り返し回数にかかる時間を測定する場合にも適
応可能である。さらに，本発明は，フラッシュメモリに
限らず，その他ＥＥＰＲＯＭにも適用可能である。
【００７３】
【発明の効果】以上説明したように，本発明によれば，
不揮発性半導体記憶装置のデータ書き込み処理にかかる
最大時間を測定することが可能となる。
【００７４】そして，請求項２に記載の発明によれば，
データ書き込み処理の反復回数を容易に設定する事が可
能となる。また，請求項３に記載の発明によれば，回路
規模の増加を最小限に抑えることができ，さらに，請求
項４に記載の発明によれば，不揮発性半導体記憶装置の
データ書き込み処理にかかる最大時間を効率よく安定的
に測定する事が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるフラッシュ
メモリの構成を示すブロック図である。
【図２】図１のフラッシュメモリの第１の動作を示すタ
イミングチャート図である。
【図３】図１のフラッシュメモリの第２の動作を示すタ
イミングチャート図である。
【図４】図１のフラッシュメモリの第３の動作を示すタ
イミングチャート図である。
【図５】本発明の第２の実施の形態にかかるフラッシュ
メモリの構成を示すブロック図である。
【図６】図５のフラッシュメモリの動作を示すタイミン
グチャート図である。
【図７】従来のフラッシュメモリの構成を示すブロック
図ある。
【図８】図７のフラッシュメモリの動作を示すフローチ
ャート図である。
【図９】図７のフラッシュメモリの動作を示すタイミン
グチャート図である。
【符号の説明】
１，３，１０１ フラッシュメモリ １１，３１ 適合信号無効化手段 ＭＣ メモリセル ＶＣ ベリファイ回路 ＶＰＡＳＳ ベリファイパス信号 ＷＣＣ 書き込み制御回路 ＷＣＴ 書き込みカウンタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 データを格納することが可能なメモリセ
    ルと；前記メモリセルに格納されたデータの検証を行
    い，所定の結果が得られた場合に，適合信号を出力する
    検証回路と；前記適合信号が入力されるまで，前記メモ
    リセルに対するデータの書き込み処理を反復する書き込
    み制御回路と；前記メモリセルへのデータの書き込み処
    理中に所定のモニタ信号を出力するモニタ手段と；を備
    えた不揮発性半導体記憶装置において：前記書き込み制
    御回路による前記メモリセルに対するデータ書き込み処
    理が所定の回数反復されている期間は，前記適合信号を
    無効とすることが可能な適合信号無効化手段を備えたこ
    とを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記メモリセルに対するデータ書き込み
    処理の所定の反復回数は，カウント手段によって設定さ
    れることを特徴とする請求項１に記載の不揮発性半導体
    記憶装置。
  3. 【請求項３】 前記適合信号無効化手段は，論理ゲート
    を含み，前記論理ゲートの一方の入力には，前記適合信
    号が入力され，前記論理ゲートの他方の入力には，適合
    信号無効化信号が入力されるように構成されたことを特
    徴とする請求項１または２に記載の不揮発性半導体記憶
    装置。
  4. 【請求項４】 前記適合信号無効化手段は，フリップフ
    ロップ回路を含み，前記フリップフロップは，所定のタ
    イミングでセットされ前記適合信号無効化信号を出力
    し，前記書き込み制御回路による前記メモリセルへの書
    き込み処理が所定の回数反復されたところでリセットさ
    れることを特徴とする請求項３に記載の不揮発性半導体
    記憶装置。
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