KR20070113378A - 바이트 오퍼레이션 불 휘발성 메모리 장치 - Google Patents

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한정욱
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Abstract

바이트 오퍼레이션 불 휘발성 메모리 장치가 개시되어 있다. 상기 메모리 장치는 메모리 셀 영역 및 바이트 오퍼레이션 영역을 갖는 기판을 포함한다. 상기 기판의 바이트 오퍼레이션 영역에 형성된 바이트 선택 트랜지스터를 포함한다. 상기 바이트 오퍼레이션 영역에 인접하는 메모리 셀 영역에 형성되고, 1개의 메모리 트랜지스터 및 1개의 선택 트랜지스터로 이루어진 복수의 메모리 셀을 포함한다. 상기 바이트 선택 트랜지스터와 그 일측에 인접하는 상기 메모리 셀에 포함된 메모리 트랜지스터 사이에 존재하는 셀 소스 콘택을 포함한다. 이와 같은 구성을 갖는 메모리 장치는 공정의 디자인 룰 감소 없이 집적도를 향상시킬 수 있다.

Description

바이트 오퍼레이션 불 휘발성 메모리 장치{APPARATUS FOR BYTE-OPERATIONAL NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1에는 종래 기술에 따른 바이트 오퍼레이션 불 휘발성 메모리 장치의 메모리 셀 레이아웃을 나타내는 도이다.
도 2는 본 발명에 따른 바이트 오퍼레이션 불 휘발성 메모리 장치의 레이아웃을 나타내는 평면도이다.
도 3은 도 2에 도시된 바이트 오퍼레이션 불 휘발성 메모리 장치의 등가 회로를 나타내는 도이다.
<도면의 주요 부분에 대한 부호의 설명>
205 : 기판 210 : 메모리 트랜지스터
220 : 선택 트랜지스터 225 : 메모리 셀
230 : 바이트 선택 트랜지스터 240 : 셀 소스 콘택
A : 바이트 오퍼레이션 영역 B : 메모리 셀 영역
C : 셀 소스 콘택 영역
본 발명은 불 휘발성 메모리(Non-Volatile Memory) 장치에 관한 것으로, 보다 구체적으로는 바이트 선택 트랜지스터를 포함하는 바이트 오퍼레이션 불 휘발성 반도체 메모리 장치에 관한 것이다.
불 휘발성 반도체 메모리 장치는 외부로부터의 전원 공급이 중단되어도 데이터를 계속 보존하는 특성을 갖는다. 비휘발성 반도체 메모리 장치는 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM) 등으로 구분할 수 있으며, 일괄 소거형 이이피롬은 특히 플래쉬 메모리(flash memory) 또는 플래쉬 이이피롬(flash EEPROM) 등으로 불린다.
일괄 소거형 플래쉬 메모리 장치는 메모리 셀에 저장된 정보를 일괄적으로 소거한다. 한번에 소거할 수 있는 정보의 양에 따라서 블록 소거형, 섹터 소거형 또는 페이지 소거형 등이 있다. 이와 같은 일괄 소거형 플래쉬 메모리 장치의 1비트 메모리 셀은 통상적으로 1개의 메모리 트랜지스터로 구성된다.
이이피롬 장치의 1비트 메모리 셀에는 통상적으로 2개의 트랜지스터가 포함된다. 2개의 트랜지스터는 비트 메모리 셀을 선택하기 위한 선택 트랜지스터(Bit Select Transistor)와 정보를 저장하기 위한 메모리 트랜지스터(Memory Transistor)이다. 그리고, 이이피롬의 메모리 트랜지스터는 프로그램 동작이나 소거(erase) 동작 시에 통상 F-N 터널링 방식으로 작동한다.
또한, 플래쉬 메모리 장치는 메모리 셀의 연결 상태에 따라 낸드(NAND)형과 노어(NOR)형으로 구분할 수 있다. 낸드형 플래시 메모리는 프로그램 및 소거 동작이 빠른 장점이 있는 반면에 랜덤 액세스(random access)가 불가능한 단점이 있다. 반대로, 노어형 플래시 메모리는 프로그램 및 소거 동작은 빠르지 않지만 랜덤 액세스가 가능한 장점이 있다.
이러한 상반된 특성 이외에도 낸드형 플래시 메모리와 노어형 플래시 메모리는 작동 방식에도 상이한 점이 존재한다. 즉, 소거 동작 시에는 2가지 유형 모두 일반적으로 F-N 터널링 방식으로 작동하지만, 프로그램 동작 시에는 낸드형은 일반적으로 F-N 터널링 방식으로, 노어형은 일반적으로 채널 핫 일렉트론 인젝션(CHEI) 방식으로 작동한다.
상기 채널 핫 일렉트론 인젝션 방식이란 소스와 드레인 사이에 전위차가 생기게 하여 전류가 흐르게 한 다음, 게이트 전극에 상대적으로 높은(낮은) 전압을 가함으로써 플로팅 게이트나 질화막 등의 절연막에 전자(정공)를 주입 또는 트랩 시키는 방식이다. 전자 또는 정공이 트랩 되는 현상이 소스 부근에서 발생하기 때문에 이 방식은 소스 사이드 인젝션(Source Side Injection, SSI) 방식이라고도 한다.
비휘발성 메모리 장치는 이상의 대표적인 유형 이외에도 여러 가지 종류가 있으며, 현재 그 응용 분야가 지속적으로 확대되고 있다. 비휘발성 메모리 장치는 메모리 카드의 내장형 메모리로서도 또한 널리 사용되고 있는데 특히, 플래쉬 메모리는 일반적으로 이동 전화와 셋톱박스, MP3플레이어, 디지털 카메라, 캠코더, PDA 등의 휴대형 디지털 전자기기의 저장매체로 널리 이용되고 있다.
상기 메모리 카드의 내장형 메모리로 사용되는 불 휘발성 메모리 장치의 경우, 바이트 단위로 일괄 소거하는 방식이 요구되고 있다.
도 1에는 종래 기술에 따른 바이트 오퍼레이션 불 휘발성 메모리 장치의 메모리 셀 레이아웃을 나타내는 도이다. 도면에서 상기 레이아웃은 '바이트 메모리 셀' 즉, 8비트의 단위 메모리 셀을 나타낸다.
도 1을 참조하면, 바이트 메모리 셀은 메모리 셀 영역(B)과 바이트 오퍼레이션 영역(A) 및 셀 소스 콘택 영역(C)을 포함하는 기판에 형성된다. 메모리 셀 영역은 1개의 메모리 트랜지스터(110) 및 1개의 선택 트랜지스터(120)가 직렬로 연결되어 있는 1비트의 메모리 셀을 8개 포함한다. 상기 메모리 트랜지스터(110)는 프로그램 동작을 할 때나 소거 동작을 할 때에 일반적으로 F-N 터널링 방식으로 작동을 한다. 그리고, 바이트 오퍼레이션 영역은 바이트 선택 트랜지스터(130)를 포함한다.
도시된 바와 같이, 메모리 셀 영역에 형성된 메모리 셀들 사이에는 셀 소스 콘택 영역이 존재한다. 상기 셀 소스 콘택 영역(C)에는 상기 메모리 셀 들의 셀 소스 저항을 감소시키기 위한 셀 소스 콘택(140)이 형성된다. 그러나 상기 셀 소스 콘택 영역은 바이트 메모리 셀의 형성 면적의 약 10%을 차지한다. 따라서, 바이트 메모리 셀을 제조하기 위해서는 상기 셀 소스 콘택(130)이 형성되는 콘택 영역(C)을 별도로 마련해야 한다.
상술한 문제점을 해결하기 위한 본 발명의 목적에 따르면, 바이트 메모리 선택 트랜지스터에 인접되는 셀 소스 콘택을 포함하는 바이트 오퍼레이션 불 휘발성 메모리 장치를 제공하는데 있다.
본 발명의 목적을 달성하기 위한 일 실시예에 따르면 바이트 오퍼레이션 불 휘발성 메모리 장치는 기판, 바이트 선택 트랜지스터, 복수의 메모리 셀, 셀 소스 콘택을 포함한다. 상기 기판은 메모리 셀 영역 및 바이트 오퍼레이션 영역을 포함한다. 상기 바이트 선택 트랜지스터는 상기 기판의 바이트 오퍼레이션 영역에 형성된다. 상기 메모리 셀은 상기 바이트 오퍼레이션 영역에 인접하는 메모리 셀 영역에 형성되고, 1개의 메모리 게이트 및 1개의 선택 게이트를 포함한다. 상기 셀 소스 콘택은 상기 바이트 선택 트랜지스터와 그 일 측에 인접하는 상기 메모리 셀에 포함된 메모리 게이트 사이에 존재하는 셀 소스 콘택 영역에 형성된다.
상기 셀 소스 콘택은 상기 메모리 셀 영역과 상기 바이트 오퍼레이션 영역 사이에 형성되거나, 상기 바이트 오퍼레이션 영역이 형성되는 것이 바람직하다. 또한, 상기 바이트 선택 트랜지스터와 인접하는 메모리 셀에 포함된 선택 트랜지스터는 상기 바이트 선택 트랜지스터의 게이트와 전기적으로 연결된다.
본원 발명에 따르면, 셀 소스 콘택이 형성되는 셀 소스 콘택 영역을 바이트 오퍼레이트 영역 근처에 배치함으로 인해 공정의 디자인 룰 감소 없이 바이트 오퍼레이션 불 휘발성 메모리 셀의 형성 면적을 감소시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 불 휘발성 메모리 장치에 대하여 상세하게 설명하겠지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술 적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 구성 요소들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 구성 요소들이 "제1", "제2"," 제3" 및/또는 "제4"로 언급되는 경우, 이러한 구성 요소들을 한정하기 위한 것이 아니라 단지 구성 요소들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "제4"는 구성 요소들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 제1 구성 요소가 제2 구성 요소의 "상"에 형성되는 것으로 언급되는 경우에는 제1 구성 요소가 제2 구성 요소의 위에 직접 형성되는 경우뿐만 아니라 제1 구성 요소 및 제2 구성 요소 사이에 제3 구성 요소가 개재될 수 있다.
도 2는 본 발명에 따른 바이트 오퍼레이션 불 휘발성 메모리 장치의 레이아웃을 나타내는 평면도이고, 도 3은 도 2에 도시된 바이트 오퍼레이션 불 휘발성 메모리 장치의 등가 회로를 나타내는 도이다.
상기 도면에서 상기 레이아웃은 '바이트 메모리 셀' 즉, 8비트의 단위 메모리 셀을 나타낸다.
도 2 및 도 3을 참조하면, 본 발명에 따른 바이트 메모리 셀은 기판(205), 바이트 선택 트랜지스터(230), 복수의 메모리 셀(225), 셀 소스 콘택(240)을 포함하는 구성을 갖는다. 상기 바이트 메모리 셀은 1비트의 메모리 셀(225) 8개를 포함한다. 또한 상기 바이트 메모리 셀은 인접하는 바이트 메모리 셀과 소스 라인(SL), 비트 라인(BL) 및 워드 라인(WL)에 의하여 서로 연결되어 있다. 도면에서 점선으로 표시한 부분은 바이트 메모리 셀을 나타낸다.
상기 기판(205)은 바이트 메모리 셀의 레이아웃이 형성되는 영역이다. 상기 기판(205)은 메모리 셀 영역(B), 바이트 오퍼레이션 영역(A) 및 셀 소스 콘택 영역(C)을 포함한다.
일 예로서, 상기 메모리 셀 영역(B)은 1 비트의 메모리 셀(225)이 8개가 형성되는 영역이다. 상기 바이트 오퍼레이션 영역(A)은 상기 바이트 메모리 셀 영역(B)에 인접되고, 상기 바이트 선택 트랜지스터(230)가 형성되는 영역이다. 상기 셀 소스 콘택 영역(C)은 상기 바이트 오퍼레이션 영역(A)과 메모리 셀 영역(B) 사이에 존재하며, 상기 메모리 셀(225)의 콘택 저항을 감소시키기 위한 셀 소스 콘택(240)이 형성된다. 바람직하게는 상기 셀 소스 콘택 영역(C)은 상기 바이트 오퍼레이션 영역(A)에 중첩될 수 있다.
따라서, 상기 셀 소스 콘택 영역이 상기 바이트 오퍼레이션 영역 중첩됨으로 인해 공정의 디자인 룰 감소 없이 불 휘발성 메모리 셀의 형성 면적이 셀 소스 콘택 영역이 차지하는 영역만큼 감소될 수 있다.
상기 메모리 셀(225)은 상기 메모리 셀 영역(B)에서 8개가 존재한다. 상기 메모리 셀(225)은 1개의 메모리 트랜지스터(210) 및 1개의 선택 트랜지스터(220)를 포함한다.
상기 메모리 트랜지스터(210)는 F-N 터널링 방식으로 작동하거나 소스 사이드 인젝션 방식으로 작동하는 소자일 수 있다. 상기 메모리 트랜지스터(210)가 소스 사이드 인젝션 방식으로 작동하는 소자인 경우에, 메모리 트랜지스터(210)의 게이트 전극 구조물은 플로팅 게이트 적층형(stacked floating gate type)이거나 소 노스(Silicon-Oxide-Nitride-Oxide-Silicon, SONOS)형 또는 모노스(Metal-Oxide-Nitride-Oxide-Silicon ,MONOS)형일 수도 있다.
또한, 상기 메모리 소자가 소스 사이드 인젝션 방식으로 작동할 경우 메모리 트랜지스터(210)의 소스(S) 및 드레인(D)에 충분한 전위차가 생기도록 할 필요가 있다. 그리고, 메모리 트랜지스터(210)의 채널에 충분한 양의 핫 일렉트론(hot electron)이나 핫 홀(hot hole)을 발생시킬 필요가 있다.
도시된 등가회로도에 의하면, 1개의 바이트 선택 트랜지스터(230)를 통하여 흐르는 전류는 1바이트 메모리 셀(225) 각각의 메모리 트랜지스터(210)로 공급된다. 그러므로, 메모리 트랜지스터(210)가 소스 사이드 인젝션 방식으로 작동하는 소자인 경우에는, 반도체 메모리 장치의 프로그램, 소거 및 읽기 동작의 특성은 바이트 선택 트랜지스터(230)의 전류 구동 능력과 밀접한 관련이 있다.
즉, 바이트 선택 트랜지스터(230)는 프로그램 동작 시에 동시에 1바이트의 정보를 프로그램 하는데 필요한 전류를 메모리 트랜지스터(210)에 공급할 수 있어야 한다.
또한, 전술한 바와 같이 메모리 트랜지스터(210)에 핫 일렉트론 또는 핫 홀의 충분한 흐름을 발생시키기 위해서는 바이트 선택 트랜지스터(230)를 통하여 메모리 트랜지스터(210)에 높은 전압이 전달되어야 한다. 예컨대, 프로그램이나 소거 동작 시에 글로벌 소스 라인을 통하여 인가되는 높은 전압이 메모리 트랜지스터(210)에 전달될 필요가 있다. 이를 위해서는, 바이트 선택 트랜지스터(230)의 문턱 전압(Vth)은 낮게 하는 것이 바람직하다.
상기 선택 트랜지스터(220)는 상기 메모리 트랜지스터 정보 저장을 선택한다. 일 예로서, 상기 선택 트랜지스터(220)는 단일의 게이트로 이루질 수 있고, 상기 플로팅 게이트와 연결되는 컨트롤 게이트를 포함하는 구조를 가질 수 있다.
상기 바이트 선택 트랜지스터(230)는 상기 바이트 오퍼레이션 영역에 형성되고, 바이트 단위로 비트 메모리 셀을 선택할 수 있어 바이트 단위로 상기 메모리 트랜지스터(210)에 저장된 데이터를 일괄 소거할 수 있다. 상기 바이트 선택 트랜지스터는 소스/드레인 및 게이트 전극을 갖는 트랜지스터로 문턱 전압에 의한 전압의 저하(drop)를 방지하기 위해 상기 선택 트랜지스터(220)의 수배의 이상의 크기를 갖는다. 또한, 상기 바이트 선택 트랜지스터(230)에서 전위가 낮아지는 것을 방지하거나 전위가 낮아지는 것을 최소화하기 위해서는 예를 들어, 문턱 전압(Vth)이 0V 이하인 것이 바람직하다. 따라서, 상기 바이트 선택 트랜지스터(230)를 형성하기 위해서는 선택 트랜지스터의 형성 공간에 비해 상대적으로 넓은 공간이 요구된다. 이로 인해 상기 선택 트랜지스터 영역은 선택 트랜지스터 형성 공간뿐만 셀 소스 콘택이 더 형성될 수 있는 여분의 공간을 더 포함한다.
도 3에 도시된 회로에 따르면, 상기 선택 트랜지스터(220)의 소스(S)는 메모리 트랜지스터(210)의 드레인(D)과 연결되어 있으며, 선택 트랜지스터(220)의 드레인(D)은 m번째 비트 라인 중의 하나(BLm1)에 전기적으로 연결된다.
또한, 상기 비트 라인(BLm1)에는 동일한 열의 다른 바이트 메모리 셀에 어레이 되어 있는 메모리 트랜지스터가 병렬로 연결된다. 상기 바이트 선택 트랜지스터(230)의 드레인(D)은 m번째 프로그램 라인에 연결되고, 바이트 선택 트랜지스 터(230)의 소스(S)는 메모리 트랜지스터(210)의 게이트(G)와 전기적으로 연결된다.
또한, 선택 트랜지스터들(220) 및 바이트 선택 트랜지스터(330)의 게이트는 n번째 워드 라인(WLn)에 함께 연결된다. 여기서, n번째 워드 라인(WLn)에는 같은 행에 어레이 되어 있는 서로 다른 바이트 메모리 셀의 비트 선택 트랜지스터(220)와 바이트 선택 트랜지스터(230)도 연결된다.
상기 셀 소스 콘택(240)은 상기 바이트 선택 트랜지스터(230)와 그 일측에 인접하는 상기 메모리 셀(225)에 포함된 메모리 트랜지스터(210) 사이에 존재하며, 메모리 셀(225)의 콘택 저항을 감소시키는 역할을 한다. 즉, 상기 셀 소스 콘택(240)은 상기 바이트 오퍼레이션 영역(A)과 메모리 셀 영역(B) 사이에 존재하며, 바람직하게는 상기 바이트 오퍼레이션 영역(A)의 일부에 형성될 수 있다. 따라서, 상기 셀 소스 콘택이 상기 바이트 오퍼레이션 영역에 형성됨으로 인해 공정의 디자인 룰 감소 없이 불 휘발성 메모리 셀의 형성 면적이 셀 소스 콘택 영역이 차지하는 영역만큼 감소될 수 있다.
상술한 구성을 갖는 메모리의 셀 등가회로도 및 메모리 셀 레이아웃을 가진 바이트 오퍼레이션 비휘발성 반도체 메모리 장치는 바이트 단위의 프로그램, 소거 및 동작이 요구되는 전자기기에 이용이 가능하다. 특히, 본 발명에 의한 비휘발성 반도체 메모리 장치는 바이트 단위의 일괄 소거 방식이 많이 요구되는 메모리 카드의 내장형 메모리용으로 사용하는 것이 바람직하다.
본 발명에 따른 바이트 오퍼레이션 불 휘발성 메모리 장치는 바이트 선택 트 랜지스터가 형성되고 남은 여분의 바이트 오퍼레이션 영역 또는 인접 영역에 셀 소스 콘택이 형성된다. 따라서, 상기 셀 소스 콘택을 바이트 오퍼레이션 영역 또는 근접 영역에 형성됨으로 인해 공정의 디자인 룰 감소 없이 바이트 오퍼레이션 불 휘발성 메모리 셀의 형성 면적이 감소될 수 있다. 결국 상기 셀 소스 콘택이 형성되는 콘택 형성 영역을 별도로 마련하지 않고, 상기 셀 소스 콘택을 상기 바이트 오퍼레이션 영역 형성함으로써 메모리 장치의 고집적화에 유리한 장점을 갖는다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 메모리 셀 영역 및 바이트 오퍼레이션 영역을 포함하는 기판;
    상기 기판의 바이트 오퍼레이션 영역에 형성된 바이트 선택 트랜지스터;
    상기 바이트 오퍼레이션 영역에 인접하는 메모리 셀 영역에 형성되고, 1개의 메모리 트랜지스터 및 1개의 선택 트랜지스터로 이루어진 복수의 메모리 셀; 및
    상기 바이트 선택 트랜지스터와 그 일측에 인접하는 상기 메모리 셀에 포함된 메모리 트랜지스터 사이에 존재하는 셀 소스 콘택을 포함하는 것을 특징으로 바이트 오퍼레이션 불 휘발성 메모리 장치
  2. 제1항에 있어서, 상기 셀 소스 콘택은 상기 메모리 셀 영역과 상기 바이트 오퍼레이션 영역 사이 존재하는 셀 소스 콘택 영역에 형성되는 것을 특징으로 하는 바이트 오퍼레이션 불 휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 셀 소스 콘택은 상기 바이트 오퍼레이션 영역에 중첩되는 셀 소스 콘택 영역에 형성되는 것을 특징으로 하는 바이트 오퍼레이션 불 휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 바이트 선택 트랜지스터와 인접하는 메모리 셀에 포함된 선택 트랜지스터는 상기 바이트 선택 트랜지스터의 게이트와 전기적으로 연결되 는 것을 특징으로 하는바이트 오퍼레이션 불 휘발성 메모리 장치.
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