TWI788124B - 自對準奈米線 - Google Patents

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康俊頌
布魯斯 比帝
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Abstract

一種方法，包括：形成基板；在該基板上方形成第一奈米線；在該基板上方形成第二奈米線；在該第一和第二奈米線的一部分上方形成閘極；植入摻雜物，使得在該第一和第二奈米線之間在該閘極下方的區域未接收該摻雜物而該第一和第二奈米線之間遠離該閘極的區域接收該摻雜物，其中，該摻雜物將在該第一和第二奈米線之間遠離該閘極的該區域的材料非晶化；以及同位蝕刻在該第一和第二奈米線之間遠離該閘極的該區域。

Description

自對準奈米線
本發明係有關一種半導體裝置，尤其是一種具有自對準奈米線的半導體裝置。
基於平面和鰭片的矽互補式金屬氧化物半導體(CMOS)技術目前用於製造微電子器件。然而，摩爾定律已將注意力轉向奈米線裝置技術。從高容量製造(HVM)的角度來看，在這種介質中的MOS技術被認為是不成熟的。例如，當前的蝕刻技術導致與奈米線相鄰的間隔物對不準，並且這些對不準的間隔物影響奈米線裝置的性能和產量。
及
某些實施方式描述了用於形成自對準腔體間隔物和線釋放整合方案的方法，其減少了在奈米線或奈米帶電晶體中的蝕刻可變性。在某些實施方式中，完成植入(implant)，其僅在植入區域中增加犧牲層的蝕刻速率。在某些實施方式中，犧牲層移除係對準跨越在堆疊中的所有奈米線或奈米帶。在某些實施方式中，掩埋間隔物可以精確地對準閘極邊緣，允許增加驅動和減小寄生電容。在某些實施方式中，改善了奈米線釋放蝕刻期間的蝕刻時間容限。因此，奈米線/奈米帶的性能和產率得到改善。其他技術效果將從各種圖式和實施方式中顯而易見。
在以下描述中，討論了許多細節以提供對本揭露的實施方式的更徹底的解釋。然而，將對所屬本技術領域之人士顯而易見的是，本揭露的實施方式可在沒有這些特定細節的情況下被實行。在其他實例中，眾所皆知的結構及裝置係以方塊圖而非細節的形式來顯示，以避免模糊了本揭露的實施方式。
注意，在實施方式的對應的圖式中，信號用線表示。某些線可以更粗，以指示更多組成信號路徑，及/或在一或更多端部處具有箭頭，以指示主要資訊流方向。該指示之主旨不在限制。相反的，使用線結合一或更多範例實施方式，用以更容易促進電路或邏輯單元之理解。由於設計需求或偏好所指定，任何代表的信號可實際包括一或更多信號，其可行進在任一方向，並且可以用任何合適類型的信號方案來施行。
在整個說明以及申請專利範圍中，用語「連接」係指直接連接，諸如連接而無任何中間裝置的物體之間的電性、機械性、或磁性連接。用語「耦接」係指直接或間接連接，諸如透過一或更多被動或主動的中間裝置連接或間接連接之物體，其之間的直接電性、機械性、或磁性連接。用語「電路」或「模組」可指一或更多主動及/或被動組件，其被安排彼此合作用以提供所欲的功能。用語「信號」可指至少一電流信號、電壓信號、電磁信號、或資料/時脈信號。「一」、「一」、以及「該」之含義包含複數參考。「在...中」之含義包含「在...中」和「在...上」
用語「縮放」通常係指從一處理技術轉換設計(方案及佈置)到另一處理技術，並且隨後縮小佈置區域(layout area)。用語「縮放」通常也係指在相同的技術節點縮小佈置和裝置。用語「縮放」也可係指有關另一參數之信號號頻率的調整(例如，減慢或加速-即分別地縮小、或放大)，例如，電力供應層級。用語「實質上」、「接近」、「大約」、「靠近」、以及「大約」通常係指在目標值的+/-10%之內。
除非另外說明，否則用以描述共同物件之順序形容詞「第一」、「第二」、以及「第三」等之使用，僅指示正在提及之相同物件之不同實例，而不旨在默示如此描述之物件必須係為無論時間、空間、排序或任何其他方式的給定之順序。
為了本揭露之目的，詞組「A及/或B」和「A或B」係指(A)、(B)、或(A及B)。為了本揭露之目的，詞組「A、B及/或C」係指(A)、(B)、(C)、(A和B)、(A及C)、(B及C)、或(A、B及C)。
在說明書和申請專利範圍中若有任何「左」、「右」、「前」、「後」、「頂部」、「底部」、「上方」、「下方」、以及類似用語，其被用於描述目的並且不必然用於描述永久的相對位置。出於本揭露的目的，等效地使用用語「旋轉」和「磁矩」。更嚴格地說，旋轉的方向與磁矩的方向相反，並且粒子的電荷是負的(例如在電子的情況下)。
圖1繪示藉由均勻蝕刻犧牲層形成的奈米線裝置100的3D視圖，根據某些實施方式。圖1的3D視圖是簡化圖，其顯示出兩個奈米線的堆疊，全環繞閘極形成在基板上。在此實施例中，奈米線裝置100包括基板101、奈米線1021 -1022 、間隔物1031 -1032 、閘極104。
在某些實施方式中，基板101包含矽支撐基板，在其上磊晶生長緩衝層。在某些實施方式中，支撐基板也可以是替代材料，替代材料可以與矽相結合或不結合，包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、氮化鎵、砷化鎵、或銻化鎵、碳(SiC)和藍寶石。在某些實施方式中，基板101包含諸如掩埋氧化物(BoX)的介電質層，其可以藉由將形成奈米線的半導體的一或更多層轉移到基板101上來形成。
在某些實施方式中，奈米線1021 -1022 是晶體，具有比多晶體材料更大得多的長程有序性(long-range order)。在某些實施方式中，由奈米線形成的通道區實質上是單晶體。熟悉該技術者將理解，雖然單晶體奈米線可以被稱為單結晶質，然而，低水平的晶體缺陷可能作為不完美的磊晶生長工序的偽影(artifact)而存在。
在某些實施方式中，奈米線1021 -1022 包含以下中的一者或更多者：Si、Ge、Ga、As、In、N或P。在某些實施方式中，奈米線1021 -1022 是n型奈米線或p型奈米線。在某些實施方式中，當奈米線1021 -1022 是p型奈米線時，它們包括鍺(Ge)。鍺具有高(電)洞遷移率和晶格參數，與某些III-V族半導體材料充分匹配，用於Ge層和III-V族半導體層的高品質磊晶疊層。在某些實施方式中，p型奈米線1021 -1022 由IV族合金(例如，SiGe)構成或由矽構成。
在某些實施方式中，當奈米線1021 -1022 是n型奈米線時，它們由III-V族半導體材料所組成。在某些實施方式中，當p型奈米線包括鍺時，n型奈米線包括GaAs。在某些實施方式中，n型奈米線1021 -1022 包含以下中的一者或更多者：InAs、III-N族(例如GaN)、InP、包括GaAs的三元合金、包括InAs的三元合金、包括InP的三元合金、或包括III-N族的三元合金、或包括GaAs的四元合金、包括InAs的四元合金、包括InP的四元合金、或包括III-N族的四元合金。在某些實施方式中，p型奈米線和n型奈米線兩者中的通道區實質上未摻雜，以獲得最高的載子遷移率。為簡單起見，兩個奈米線以堆疊形式顯示。然而，在某些實施方式中，可以在堆疊中製造兩個以上的奈米線，並且在某些實施方式中，可以針對相同的奈米線裝置(或電晶體)平行地形成多個堆疊。
為簡單起見，未顯示源極和汲極區域。然而，本領域熟悉該技術者將理解，源極和汲極區域形成在間隔物1031 -1032 的兩側。在某些實施方式中，源極區域(未顯示)包括存在於用於相應p型和n型奈米線的通道區中的相同半導體材料，但源極和汲極區域還包含更高濃度的摻雜物。在某些實施方式中，p型奈米線源極/汲極區域包括高p型雜質(例如，P+摻雜物)，而n型奈米線源極/汲極區域包括高n型雜質(例如，N+摻雜物)。在某些實施方式中，源極和汲極區域保持與奈米線1021 -1022 的通道區內相同的單結晶質。在某些實施方式中，源極/汲極中的至少一者與歐姆金屬(未示出)接觸，該歐姆金屬完全同軸圍繞奈米線1021 -1022 以填充奈米線和基板101之間的間隙。源極/汲極接點還可以包含與奈米線1021 -1022 不同的組成的磊晶生長的半導體。例如，穿隧接面(例如，圍繞奈米線的源極區域之p+層)可以提供超陡的開啟和關閉(例如，改善的次臨界性能)。作為另一個實施例，原位摻雜的半導體可以完全在釋放的源極/汲極周圍生長，以降低接觸電阻。
在某些實施方式中，間隔物1031 -1032 是低K介電質。低K介電質是介電質常數小於二氧化矽(SiO2 )的介電質常數的材料。在某些實施方式中，用於間隔物1031 -1032 的材料包含摻氟二氧化矽、摻碳二氧化矽、多孔二氧化矽、多孔摻碳二氧化矽、旋塗有機聚合物介電質(例如，聚醯亞胺、聚降冰片烯、苯並環丁烯、PTFE等)，或旋塗矽聚合物介電質(例如，氫倍半矽氧烷、甲基倍半矽氧烷等)中的一者或更多者。
在某些實施方式中，閘極104包括以下中的一者或更多者：Gd、O、Hf、Si、Ta、Al、Ti、W或N。在各種實施方式中，閘極104包括圍繞奈米線1021 -1022 的閘極導體和介電質。在某些實施方式中，閘極導體藉由閘極介電質材料與奈米線1021 -1022 電隔離。在某些實施方式中，閘極介電質材料可以包含本領域中已知的適合於FET閘極介電質(及/或通道鈍化)的任何材料中的一種或更多種，並且較佳地是高K介電質(例如，具有大於氮化矽(Si3 N4 )的介電質常數的介電質常數)，例如但不限於，諸如氧化釓(Gd2 O3 )、氧化鉿(HfO2 )的高K氧化物、諸如HfSiO、TaSiO、AlSiO的高K矽酸鹽、和諸如HfON的高K氮化物。
在某些實施方式中，閘極導體可以是本領域已知的適用於特定奈米線半導體組合物和所需臨界值電壓和操作模式(例如，增強或耗盡)的閘極電極的任何材料。在某些實施方式中，相同的閘極介電質材料使用於p型閘極介電質和n型閘極介電質。在某些實施方式中，閘極導體組合物包含功函數金屬，其可以被選擇為對於p型閘極導體和n型閘極導體中的每一個是不同的，以獲得期望的臨界值電壓(Vt )(例如，大於0V等)。在某些實施方式中，導電閘極材料包含以下中的一者或更多者：鎢(W)、鋁(Al)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉬(Mo)、鍺(Ge)、鉑(Pt)、金(Au)、釕(Ru)、鈀(Pd)、銥(Ir)、它們的合金和矽化物、碳化物、氮化物、磷化物和碳氮化物。
在某些實施方式中，使用減少奈米線或奈米帶電晶體中的蝕刻可變性的蝕刻方案來形成自對準腔體間隔物1031 -1032 。在某些實施方式中，完成植入，其僅在植入區域中增加犧牲層的蝕刻速率。在某些實施方式中，犧牲層移除係對準跨越在堆疊中的所有奈米線或奈米帶。在某些實施方式中，改善了奈米線釋放蝕刻期間的蝕刻時間容限。因此，奈米線/奈米帶的性能和產率得到改善。
圖2繪示圖1的奈米線裝置的橫截面AA’200，根據某些實施方式。要指出的是，具有如其他任何圖式之元件相同參考編號(或名稱)的圖2之該些元件，其可以任何類似但不侷限於所述之方法來操作或作用。橫截面AA’繪示了在閘極104的另一側上的間隔物1031 、1031a 、和1031b ，以及在閘極104的另一側上的間隔物1032 、1032a 、和1032b 。這裡，在基板101中的區域2011 -2013 繪示了植入物的證據可能存在的區域，以將在奈米線1021 -1022 周圍的犧牲層區域非晶化。這裡，用語“非晶化”通常是指完全破壞植入材料的晶體結構，以及僅以增加蝕刻速率的方式嚴重損壞晶體結構。在某些實施方式中，當Si用於將在奈米線1021 -1022 周圍的特定區域中的SiGe非晶化時，該矽植入最終修改在區域2011 -2013 中的Si基板104的晶體。當將區域2011 -2013 中的Si晶體與矽基板104中的其餘晶體進行比較時，該修改是顯而易見的。在某些實施方式中，當Ge、Xe或Ar用於將在奈米線1021 -1022 周圍的特定區域中的SiGe非晶化時，該Ge、Xe或Ar植入物最終在區域2011 -2013 中的Si基板104中。
在某些實施方式中，自對準奈米線製造工序導致間隔物彼此對準，這提高了奈米線裝置的產量。例如，間隔物1031 、1031a 、和1031b 的側壁彼此對準，並且間隔物1032 、1032a 、和1032b 的側壁彼此對準。在某些實施方式中，掩埋間隔物(例如，1031a 、1031b 、1032a 、和1032b )精確地對準閘極104的邊緣，允許增加驅動和減小寄生電容。
在某些實施方式中，第一奈米線1022 ，在基板101上方，其中，該第一奈米線1022 具有沿著基板101的平面延伸的長度，其中，該第一奈米線1022 的第一和第二側分別沿著該第一奈米線1022 的該長度在第一和第二邊緣上。例如，第一奈米線1022 的長度在圖2中從左向右延伸，並且其中第一奈米線1022 的末端到該左和右是第一奈米線1022 的第一和第二邊緣。在某些實施方式中，提供第一對間隔物(例如，1031a 和1032a )，其包括與第一奈米線1022 的第一側相鄰的第一間隔物1031a 、以及與第一奈米線1022 的第二側相鄰的第二間隔物1032a 。
在某些實施方式中，第二奈米線1021 設置在基板101上方，其中，該第二奈米線1021 具有沿著基板101的平面延伸的長度，其中，該第二奈米線1021 的第一和第二側分別沿著該第二奈米線1021 的該長度在第一和第二邊緣上。例如，第二奈米線1021 的長度在圖2中從左向右延伸，並且其中第二奈米線1021 的末端到該左和右是第二奈米線1021 的第一和第二邊緣。在某些實施方式中，第二對間隔物(例如，1031b 和1032b )包括與第二奈米線1021 的第一側相鄰並且與基板相鄰的第一間隔物1031b 、以及與第二奈米線1021 的第二側相鄰且與基板101相鄰的第二間隔物。在某些實施方式中，第一奈米線1022 的第一間隔物1031a 的邊緣直接對準第二奈米線1021 的第一間隔物1031b 的邊緣，並且其中第一奈米線1022 的第二間隔物1032a 的邊緣直接對準在第二奈米線1021 的第二間隔物1032b 的邊緣上。
這裡，閘極區域104設置在第一奈米線1012 和第二奈米線1021 上方。在某些實施方式中，提供第三對間隔物(例如，1031 -1032 )，包括與閘極區域104的第一側相鄰的第一間隔物1031 、以及與閘極區域104的第二側相鄰的第二間隔物1032 ，其中，閘極區域104的第一間隔物1031 的邊緣分別直接對準第一奈米線1022 和第二奈米線1021 的第一間隔物1031a 和1031b 的邊緣。在某些實施方式中，閘極區域104的第二間隔物1032 的邊緣直接對準第一奈米線1022 和第二奈米線1021 的第二間隔物1032a 和1032b 的邊緣。
在某些實施方式中，提供源極區域(未顯示)，其與第三對間隔物1031 -1032 的第一間隔物1031 相鄰。例如，耦接到源極區域的源極接點由間隔物1031 和另一個絕緣體分開。在某些實施方式中，汲極區域(未顯示)與第三對間隔物1031 -1032 的第二間隔物1032 相鄰。在某些實施方式中，直接在該第二奈米線1021 下方的該基板101的晶體結構不同於靠近背端(backend)的該基板101的晶體結構。例如，靠近區域2011 -2013 的基板101的晶體結構受損或者具有靠近基板101的底部邊緣之基板101的晶體結構(其靠近晶粒的背端)以外的其他植入體(例如，Ge)的痕跡。在某些實施方式中，直接在該第二奈米線1012 下方的該基板101包含Ge、或Ar的痕跡，以及其中，靠近背端的該基板101只包含矽。例如，當使用Ge或Ar用作為植入來將犧牲層非晶化以進行蝕刻時，可以在區域2011 -2013 中找到Ge或Ar的痕跡。
在某些實施方式中，提供第一區域(例如，第一磊晶上覆層)，其與源極區域和基板101相鄰，並且其中第一區域與第一、第二和第三對間隔物的第一間隔物(例如，分別為1031b 、1031a 和1031 )直接相鄰。在某些實施方式中，第一區域(此處未顯示，但在圖3E-3J中示為3511 )包括以下中的一者或更多者：Si、P、B、Ge、C、In、Ga、As或N。返回參考圖2，在某些實施方式中，提供與汲極區域和基板101相鄰的第二區域(例如，第二磊晶上覆層)，並且其中第二區域與第一、第二、和第三對間隔物(例如，分別為1032b 、1032a 、和1032 )的第二間隔物直接相鄰。在某些實施方式中，第二區域(此處未顯示，但在圖3E-3J中示為3512 )包括以下中的一者或更多者：Si、P、B、Ge、C、In、Ga、As、或N。在某些實施方式中，在閘極材料104被沉積在奈米線1011 -1012 周圍之前，分開奈米線1011 -1012 的區域包括以下中的一者或更多者：Gd、O、Hf、Si、Ta、Al、或N。該區域是犧牲區域，其然後使用參考各種實施方式描述的工序來蝕刻該犧牲區域。
圖3A-3J繪示橫截面300、320、330、340、350、360、370、380、390、和3910，其分別顯示使用快速均勻蝕刻技術而形成奈米線裝置，根據本揭露的某些實施方式。要指出的是，具有如其他任何圖式之元件相同參考編號(或名稱)的圖3A-3J之該些元件，其可以任何類似但不侷限於所述之方法來操作或作用。
橫截面300顯示已經使用已知工序形成的層的堆疊。這些層包含基板101、奈米線1021 -1022 、奈米線1021 -1022 之間的犧牲層3051 -3052 、和閘極104。在各種實施方式中，犧牲層3051 -3052 包含以下中的一者或更多者：Si、Ge、In、Al、Ga、As、N或P。在某些實施方式中，犧牲層3051 -3052 用於形成在奈米線1021 -1022 周圍的閘極區域。在各種實施方式中，使用任何已知的等向蝕刻技術蝕刻犧牲層3051 -3052 。
橫截面320顯示在將植入物321施加到該堆疊之後的該層的堆疊。在各種實施方式中，植入物321將犧牲層3051 -3052 的SiGe非晶化。在某些實施方式中，植入物321也到達基板101，並且與基板101的其餘部分的Si的晶體結構相比，該植入物使得與SiGe犧牲層3051 -3052 相鄰的Si的晶體結構被修改。這裡，與SiGe犧牲層3052 相鄰的區域係由點區域2011 -2012 所顯示。根據某些實施方式，選擇植入物條件使得植入物實質上被閘極材料阻擋。根據某些實施方式，植入物在圖中垂直定向，但實際上可以傾斜以實現期望的植入物輪廓。植入物321改變暴露區域的結晶度，因此有助於加快暴露區域的蝕刻速率。在植入物321改變暴露區域的結晶度之後，犧牲層3051 -3052 變為犧牲層3251 -3252 。
SiGe由於植入物321而更容易受到損壞或改變結晶度的一個原因是SiGe具有比例如Si更弱的晶體。在各種實施方式中，閘極104保護緊鄰其下面的層以免受植入物321的影響。可以使用任何已知的植入物沉積工序。在某些實施方式中，植入物321是Si、Ge、Xe、As或Ar中的一種。在某些實施方式中，植入物321在攝氏30度至攝氏150度的高溫下被施加。本領域熟悉該技術者將理解，通常不做熱植入物，因為它們導致較低的生產量。各種實施方式使用熱植入物工序來破壞或改變犧牲層3051 -3052 (其然後變為犧牲層3251 -3252 )的結晶度以減少蝕刻時間。
橫截面330顯示在犧牲層3251 -3252 的等向蝕刻之後的層的堆疊。在某些實施方式中，在犧牲層3051 -3052 (其然後變為犧牲層3251 -3252 )的結晶度的損壞或變化之後，犧牲層3251 -3252 的等向蝕刻變得容易。例如，可以以更快更清潔的方式蝕刻已非晶化的犧牲層3251 -3252 ，而不會對周圍層造成損壞。根據某些實施方式，犧牲層3251 -3252 的等向蝕刻導致垂直對準閘極104和奈米線1021 -1022 下方的SiGe的邊緣。
橫截面340顯示在1031 -1032 、1031a 、1031b 、1032a 、或1032b 上沉積間隔物之後的層的堆疊。沉積和成形間隔物1031 -1032 、1031a 、1031b 、1032a 或1032b 的工序是眾所周知的。這些間隔物也稱為與閘極103對準的掩埋間隔物，用於改善奈米線裝置的性能和產量。然而，藉由在閘極104和奈米線1021 -1022 下方提供垂直對準的SiGe的邊緣，使用某些實施方式的蝕刻工序，導致間隔物的側與閘極104下方的SiGe相鄰，以彼此俐落地鄰接。
橫截面350顯示在磊晶(EPI)之後的層的堆疊，其導致在間隔物1031 -1032 、1031a 、1031b 、1032a 、或1032b 的任一側上沉積晶體上覆層3511 -3512 。這些晶體上覆層3511 -3512 也稱為EPI層。在該實施例中，EPI層3511 -3512 垂直延伸到間隔物1031 -1032 的下區域。可以使用任何已知的生長EPI層3511 -3512 的方法。在某些實施方式中，EPI層3511 -3512 包括Si、SiGe、Si碳化物、InGaAs、或其他III-V族材料中的一者或更多者。
橫截面360顯示在沉積接點金屬3611 -3612 之後的層的堆疊。在某些實施方式中，在拋光EPI層3511 -3512 的表面之後，沉積接點金屬3611 -3612 。在某些實施方式中，接點金屬3611 -3612 包括任何已知的金屬，例如W、Al、Cu、石墨烯、Co等。
橫截面370顯示在間隔物1031 -1032 之間蝕刻出閘極104之後的層的堆疊。可以使用任何已知的各向異性蝕刻工序來蝕刻出閘極104。在某些實施方式中，某種硬質金屬沉積在奈米線1022 和閘極104之間以幫助蝕刻停止。也可以使用用於停止蝕刻工序的其他技術。
橫截面380繪示植入物材料381(其可以是與321相同的材料)的工序，以將犧牲層3051 -3052 的SiGe非晶化。在某些實施方式中，植入物381也到達基板101，並且與基板101的其餘部分的Si的晶體結構相比，該植入物使得與SiGe犧牲層3051 -3052 相鄰的Si的晶體結構被修改。這裡，與SiGe犧牲層3052 相鄰的區域係由點區域2013 所顯示。植入物381改變暴露區域的結晶度，因此有助於加快暴露區域的蝕刻速率。在植入物381改變暴露區域的結晶度之後，犧牲層3051 -3052 變為犧牲層3851 -3852 。在某些實施方式中，當Ge用作植入材料381時，Ge的殘餘物可以在基板101的區域2013 中被追蹤。
橫截面390顯示在犧牲層3851 -3852 的等向蝕刻之後的層的堆疊。在某些實施方式中，在犧牲層3051 -3052 (其然後變為犧牲層3851 -3852 )的結晶度的損壞或變化之後，犧牲層3851 -3852 的等向蝕刻變得容易。犧牲層3851 -3852 的等向蝕刻導致把在奈米線1021 -1022 和掩埋間隔物1031a 、1031b 、1032a 、和1032b 周圍的SiGe的邊緣弄乾淨。與在間隔物1031a 、1031b 、1032a 和1032b 之間蝕刻SiGe的現有技術方法相比，對Epi層3511 -3512 沒有造成損壞，Epi層3511 -3512 保持不受影響。與現有方法相比，因為層3851 -3852 的SiGe的結晶度在不損壞掩埋間隔物1031a 、1031b 、1032a 、和1032b 的情況下被損壞，犧牲層3851 -3852 的等向蝕刻的有效性得到了極大的改善。因此，與奈米線相鄰的所有間隔物都保持其完整性，並且彼此完全或接近完美對準。此外，過蝕刻容限增加並且避免回蝕刻。
橫截面3910繪示在沉積閘極材料104之後的層的堆疊。閘極材料圍繞奈米線1021 -1022 ，形成同軸型奈米線結構。由於犧牲層3051 -3052 的俐落且有效的蝕刻，從各種實施方式中，閘極材料均勻地沉積在奈米線1021 -1022 周圍以改善裝置性能和產量。
圖4繪示具有由各種實施方式的蝕刻機制形成的奈米線裝置的智慧裝置或電腦系統或SoC(單晶片系統)，根據本揭露的某些實施方式。要指出的是，具有如其他任何圖式之元件相同參考編號(或名稱)的圖4之該些元件，其可以任何類似但不侷限於所述之方法來操作或作用。
為了便於說明該等實施方式，本發明所述的各種電路及邏輯塊中之電晶體是金屬氧化物半導體(Metal Oxide Semiconductor；簡稱MOS)電晶體或其衍生物，其中MOS電晶體包含汲極、源極、閘極、及主體(bulk)端。該等電晶體及/或MOS電晶體衍生物亦包含三閘極及鰭式場效電晶體(FinFET)、環繞式閘極(Gate All Around)圓柱形電晶體、奈米線、穿隧式場效電晶體(Tunneling FET；簡稱TFET)、方形線、或矩形帶電晶體、鐵電場效電晶體(Ferroelectric FET；簡稱FeFET)、或諸如奈米碳管(carbon nanotube)或自旋電子裝置(spintronic device)等的施行電晶體功能之其他裝置。MOSFET對稱源極和汲極端，即，為相同的端且在此處可互換地使用源極和汲極端。另一方面，TFET裝置有非對稱的源極和汲極端。熟悉該技術者當可了解：可在不脫離本揭露之範圍下，使用諸如雙極型接面電晶體(BJTPNP/NPN)、BiCMOS、CMOS等的其他電晶體。
圖4繪示行動裝置的實施方式的方塊圖，其中可以使用平坦表面介面連接器。在某些實施方式中，計算裝置1600代表行動計算裝置諸如計算平板、行動電話或智慧型手機、具有無線功能的(wireless-enabled)電子書閱讀器、或其他無線行動裝置等。其將可了解：大致顯示出了某些組件，且在計算裝置1600中並未顯示該裝置的所有組件。
在某些實施方式中，計算裝置1600包含第一處理器1610，該第一處理器1610具有藉由各種實施方式的蝕刻機制形成的奈米線裝置，根據所述的某些實施方式。根據某些實施方式，計算裝置1600的其他方塊亦可包含藉由各種實施方式的該蝕刻機制形成的奈米線裝置。本揭露的各種實施方式亦可包括在1670內之諸如無線介面等的網路介面，因而可將系統實施方式包含在無線裝置中，例如細胞式電話或個人數位助理等。
在某些實施方式中，處理器1610(及/或處理器1690)可包含一或更多諸如微處理器、應用處理器、微控制器、可程式化邏輯裝置、或其他處理工具等的實體裝置。藉由處理器1610執行的處理操作包含在其上執行應用程式及/或裝置功能之作業平台或作業系統的執行。該等處理操作包含與人類使用者或其他裝置間之輸入/輸出(Input/Output；簡稱I/O)有關之操作、與電力管理有關之操作、及/或與將計算裝置1600連接到另一裝置有關之操作。該等處理操作亦可包含與音訊I/O及/或顯示I/O有關之操作。
在某些實施方式中，計算裝置1600包含音訊子系統1620，其代表與將音訊功能提供給該計算裝置相關聯的硬體(例如，音訊硬體及音訊電路)及軟體(例如，驅動程式、編解碼器)組件。音訊功能可包含喇叭及/或耳機輸出、以及麥克風輸入。可將此類功能的裝置整合到計算裝置1600，或連接到計算裝置1600。在一實施方式中，使用者藉由提供被處理器1610接收及處理之音訊命令，而與計算裝置1600互動。
在某些實施方式中，計算裝置1600包括顯示子系統1630。顯示子系統1630代表硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件，其將視覺及/或觸覺顯示提供給使用者而與計算裝置1600互動。顯示子系統1630包含顯示介面1632，其包含被用於將顯示器提供給使用者之特定螢幕或硬體裝置。在一實施方式中，顯示介面1632包含與處理器1610分開的邏輯，以執行與顯示有關的至少某些處理。在一實施方式中，顯示子系統1630包含觸控螢幕(或觸控板)裝置，其向使用者提供輸出和輸入兩者。
在某些實施方式中，計算裝置1600包括I/O控制器1640。I/O控制器1640代表與使用者互動有關之硬體裝置及軟體組件。I/O控制器1640可操作而管理硬體，其為音訊子系統1620及/或顯示子系統1630的一部分。此外，I/O控制器1640繪示用於額外的裝置之連接點，該額外的裝置連接到計算裝置1600經由使用者可與該系統互動。例如，可被連接到計算裝置1600的裝置可包含麥克風裝置、喇叭或立體聲系統、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置、或諸如讀卡機或其他裝置等的配合特定應用而使用之其他I/O裝置。
如前文所述，I/O控制器1640可與音訊子系統1620及/或顯示子系統1630互動。例如，經由麥克風或其他音訊裝置之輸入可將輸入或命令提供給計算裝置1600的一或更多應用程式或功能。此外，可以替代或補充顯示輸出之方式提供音訊輸出。在另一實施例中，如果顯示子系統1630包含觸控螢幕，則該顯示裝置亦被用來作為輸入裝置，其至少部分地可被I/O控制器1640管理。計算裝置1600上亦可設有額外的按鈕或開關，以便提供被I/O控制器1640管理之I/O功能。
在某些實施方式中，I/O控制器1640管理諸如加速度計(accelerometer)、相機、光感測器或其他環境感測器、或可被包含在計算裝置1600中之其他硬體等的裝置。該輸入可以是使用者直接互動的一部分，且將環境輸入提供給該系統，以便影響其操作(例如，對雜訊的濾波、針對亮度偵測而調整顯示器、應用閃光燈於相機、或其他功能)。
在某些實施方式中，計算裝置1600包含電力管理1650，其管理電池電力使用、電池的充電、以及與省電操作有關的功能。記憶體子系統1660包含用於儲存計算裝置1600中之資訊的記憶體裝置。記憶體可包含非揮發性(在記憶體裝置的電力被中斷時不會改變狀態)及/或揮發性(在記憶體裝置的電力被中斷時狀態是不定的)記憶體裝置。記憶體子系統1660可儲存應用資料、使用者資料、音樂、照片、文件或其他資料、以及與計算裝置1600的應用程式及功能的執行有關之(長期或暫時性)系統資料。
亦可以用於儲存電腦可執行的指令(例如，用於施行在此所述的任何其他程序的指令)的機器可讀取的媒體(例如，記憶體1660)之方式提供本各實施方式之要素。機器可讀取的媒體(例如，記憶體1660)可包含但不限於快閃記憶體、光碟、唯讀光碟(CD-ROM)、唯讀DVD光碟(DVD ROM)、隨機存取記憶體(RAM)、可抹除可程式唯讀記憶體(EPROM)、電氣可抹除可程式唯讀記憶體(EEPROM)、磁卡或光學卡、相變化記憶體(Phase Change Memory；簡稱PCM)、或適於儲存電子指令或電腦可執行的指令之其他類型的機器可讀取的媒體。例如，可以電腦程式(例如，BIOS)之形式下載本揭露之實施方式，其中可經由通訊鏈路(例如，數據機或網路連線)且利用資料信號自遠端電腦(例如，伺服器)將該電腦程式傳輸到提出要求的電腦(例如，用戶端)。
在某些實施方式中，計算裝置1600包括連接件(connectivity)1670。連接件1670包含使計算裝置1600能夠與外部裝置通訊之硬體裝置(例如，無線及/或有線連接器及通訊硬體)以及軟體組件(例如，驅動程式、協定堆疊)。計算裝置1600可以是諸如其他計算裝置、無線存取點或基地台等的獨立裝置、以及諸如耳機、印表機、或其他裝置等的周邊裝置。
連接件1670可包含多種不同類型的連接件。為了普遍化，以細胞式連接件1672及無線連接件1674繪示計算裝置1600。細胞式連接件1672通常意指由各無線通訊業者(wireless carrier)所提供的細胞式網路連接件、提供例如，經由全球行動通訊系統(Global System for Mobile communication；簡稱GSM)或變形或衍生標準、碼分多重存取(Code Division Multiple Access；簡稱CDMA)或變形或衍生標準、分時多工(Time Division Multiplexing；簡稱TDM)或變形或衍生標準、或其他的細胞式服務標準。無線連接件(或無線介面)1674意指非細胞式的無線連接件，且可包含個人區域網路(諸如藍牙、近場通訊等的網路等)、區域網路(諸如Wi-Fi)、及/或廣域網路(諸如WiMax)、或其他無線通訊。
在某些實施方式中，計算裝置1600包括周邊連接1680。周邊連接1680包含硬體介面及連接器、以及用於進行周邊連接之軟體組件(例如，驅動程式、協定堆疊)。我們應可了解：計算裝置1600可以是其他計算裝置之周邊裝置(「至」1682)，且可具有與其連接之周邊裝置(「來自」1684)。計算裝置1600通常具有「擴充基座(docking)」連接器，用以連接到其他計算裝置，以供諸如管理(例如，下載及/或上傳、改變、同步)計算裝置1600上的內容。此外，擴充基座連接器(docking connector)可讓計算裝置1600連接到某些周邊裝置，因而可讓計算裝置1600控制至諸如視聽系統或其他系統之內容輸出。
除了一專屬擴充基座連接器或其他專屬連接硬體之外，計算裝置1600可經由共同或標準式連接器而進行周邊連接1680。共同類型可包含通用序列匯流排(USB)連接器(其可包含一些不同的硬體介面中之任何硬體介面)、包含Mini DisplayPort(MDP)之DisplayPort、高解析多媒體介面(HDMI)、火線(Firewire)、或其他類型。
說明書中稱之為「實施方式」、「一實施方式」、「某些實施方式」、或「其他實施方式」意指揭述與實施方式相關之一特定部件、結構、或特徵係包含在至少某些實施方式中，但是不必然為所有實施方式。「實施方式」、「一實施方式」、「某些實施方式」之各種出現方式不需要全部視為同一實施方式。若說明書指出一組件、元件、結構、或特徵「可」、「可能」、或「可能」被包含，則該特定組件、元件、結構、或特徵不必要包含在內。若說明書或申請專利範圍指「一」元件，並不意味著所述之元件僅一個而已。如果本說明書或申請專利範圍提到「額外的」元件，則並不排除有一個以上的該額外的元件。
再者，在一或更多實施方式中，可按任何適當的方式結合特定的部件、結構、功能、或特徵。例如，第一實施方式與第二實施方式可在與該兩實施方式相關聯之不互斥的特定部件、結構、功能、或特徵任意處結合。
雖然已連同本揭露之特定實施方式而說明了本發明之揭露，但是對此項技術具有一般知識者將易於根據前文中之說明而作出這些實施例的許多替代、修改、及變形。本揭露之實施方式將意圖包含在最後的申請專利範圍的廣泛範圍內之所有此類替代、修改、及變形。
此外，為了圖示及說明的簡化，也為了不模糊了本揭露，所提供的各圖式中可能示出或可能不示出至積體電路(IC)晶片及其他組件之習知的電力/地極(ground)連接。此外，為了避免模糊了本揭露，可能以方塊圖之形式示出一些配置，此外，也考慮到與這些方塊圖配置的實施方案有關的細節是極度取決於將在其中施行本揭露之平台(亦即，這些細節應是在熟悉該技術者所當理解的範圍內)。當為了說明本揭露之實施例實施方式而述及一些特定細節(例如，電路)時，熟悉該技術者當可了解：可在沒有這些特定細節的情形下，或可以這些特定細節的變化之方式，實施本揭露。因此，本說明將被視為例示性而非限制性。
以下實施例關於進一步的實施方式。該等實施例中之細節可被用於一或更多實施方式中之任何地方。此處描述的設備的所有可選部件也可以就方法或工序方面來施行。
實施例1。一種設備，包括：基板，包括矽；第一奈米線，在該基板上方，其中，該第一奈米線具有沿著該基板的平面延伸的長度，其中，該第一奈米線的第一和第二側分別沿著該第一奈米線的該長度在第一和第二邊緣上；第一對間隔物，包括與該第一奈米線的該第一側相鄰的第一間隔物、以及與該第一奈米線的該第二側相鄰的第二間隔物；第二奈米線，設置在該基板上方，其中，該第二奈米線具有沿著該基板的平面延伸的長度，其中，該第二奈米線的第一和第二側分別沿著該第二奈米線的該長度在第一和第二邊緣上，以及第二對間隔物，包括與該第二奈米線的該第一側且與該基板相鄰的第一間隔物、以及與該第二奈米線的該第二側且與該基板相鄰的第二間隔物，其中，該第一奈米線的該第一間隔物的邊緣直接對準在該第二奈米線的該第一間隔物的邊緣上方，以及其中，該第一奈米線的該第二間隔物的邊緣直接對準在該第二奈米線的該第二間隔物的邊緣上方。
實施例2。如實施例1之設備包括閘極區域，設置在該第一和第二奈米線上方。
實施例3。如請求項2之設備，包括第三對間隔物，包括與該閘極區域的第一側相鄰的第一間隔物、以及與該閘極區域的第二側相鄰的第二間隔物，其中，該閘極區域的該第一間隔物的邊緣直接對準在該第一和第二奈米線的該第一間隔物的邊緣上方，以及其中，該閘極區域的該第二間隔物的邊緣直接對準在該第一和第二奈米線的該第二間隔物的邊緣上方。
實施例4。如實施例2之設備，包括：源極區域，與該第三對間隔物的該第一間隔物相鄰；以及汲極區域，與該第三對間隔物的該第二間隔物相鄰。
實施例5。如實施例4之設備，其中，直接在該第二奈米線下方的該基板的晶體結構不同於靠近背端的該基板的晶體結構。
實施例6。如實施例4之設備，其中，直接在該第二奈米線下方的該基板包含Ge、Xe、或Ar的痕跡，以及其中，靠近背端的該基板只包含矽。
實施例7。如實施例4之設備，包括第一區域，與該源極區域和該基板相鄰，以及其中，該第一區域直接與該第一、第二、第三對間隔物的該第一間隔物相鄰。
實施例8。如實施例7之設備，其中，該第一區域包括以下中的一者或更多者：Si、Ge、C、In、Ga、As、或N。
實施例9。如實施例4之設備，包括第二區域，與該汲極區域和該基板相鄰，以及其中，該第二區域直接與該第一、第二、和第三對間隔物的該第二間隔物相鄰。
實施例10。如實施例9之設備，其中，該第二區域包括以下中的一者或更多者：Si、Ge、C、In、Ga、As、或N。
實施例11。如實施例1至10中任一項之設備，其中，該第一和第二奈米線包含以下中的一者或更多者：Si、Ge、Ga、As、In、N、或P。
實施例12。如實施例1至11中任一項之設備，其中，該第一和第二奈米線由包括以下中的一者或更多者的區域所分開：Si、Ge、Gd、O、Hf、Si、Ta、Al、或N。
實施例13。一種系統，包括：記憶體；處理器，耦接到該記憶體，該處理器包含如實施例1至12中任一項之裝置；以及無線介面，以允許該處理器與其他裝置通訊。
實施例14。一種方法，包括：形成基板；在該基板上方形成第一奈米線；在該基板上方形成第二奈米線；在該第一和第二奈米線的一部分上方形成閘極；植入摻雜物，使得在該第一和第二奈米線之間在該閘極下方的區域未接收該摻雜物而該第一和第二奈米線之間遠離該閘極的區域接收該摻雜物，其中，該摻雜物將在該第一和第二奈米線之間遠離該閘極的該區域的材料非晶化；以及同位蝕刻在該第一和第二奈米線之間遠離該閘極的該區域。
實施例15。如請求項14之方法包括在同位蝕刻該區域之後，掩埋在該第一和第二奈米線的任一側上的間隔物。
實施例16。如實施例14和15中任一項之方法，包括在該閘極的任一側上沉積間隔物。
實施例17。如實施例14至16中任一項之方法，包括在該間隔物的任一側上形成源極和汲極區域。
實施例18。如實施例14至17中任一項之方法，其中，該第一和第二奈米線包含以下中的一者或更多者：Si、Ge、Ga、As、In、N、或P。
實施例19。如請求項14至18中任一項之方法，其中，直接在該第二奈米線下方的該基板的晶體結構不同於靠近背端的該基板的晶體結構。
實施例20。如實施例16之方法，其中，直接在該第二奈米線下方的該基板包含Ge、Xe、或Ar的痕跡，以及其中，靠近背端的該基板只包含矽。
實施例21。一種方法，包括：形成基板，該基板包括矽；形成第一奈米線於該基板上方，其中，該第一奈米線具有沿著該基板的平面延伸的長度，其中，該第一奈米線的第一和第二側分別沿著該第一奈米線的該長度在第一和第二邊緣上；形成第一對間隔物，該第一對間隔物包括與該第一奈米線的該第一側相鄰的第一間隔物、以及與該第一奈米線的該第二側相鄰的第二間隔物；形成第二奈米線於該基板上方，其中，該第二奈米線具有沿著該基板的平面延伸的長度，其中，該第二奈米線的第一和第二側分別沿著該第二奈米線的該長度在第一和第二邊緣上，以及形成第二對間隔物，該第二對間隔物包括與該第二奈米線的該第一側且與該基板相鄰的第一間隔物、以及與該第二奈米線的該第二側且與該基板相鄰的第二間隔物，其中，該第一奈米線的該第一間隔物的邊緣直接對準在該第二奈米線的該第一間隔物的邊緣上方，以及其中，該第一奈米線的該第二間隔物的邊緣直接對準在該第二奈米線的該第二間隔物的邊緣上方。
實施例22。如實施例21之方法，包括閘極區域，該閘極區域設置在該第一和第二奈米線上方。
實施例23。如實施例22之方法，包括形成第三對間隔物，該第三對間隔物包括與該閘極區域的第一側相鄰的第一間隔物、以及與該閘極區域的第二側相鄰的第二間隔物，其中，該閘極區域的該第一間隔物的邊緣直接對準在該第一和第二奈米線的該第一間隔物的邊緣上方，以及其中，該閘極區域的該第二間隔物的邊緣直接對準在該第一和第二奈米線的該第二間隔物的邊緣上方。
實施例24。如請求項22之方法，包括：形成源極區域，該源極區域與該第三對間隔物的該第一間隔物相鄰；以及形成汲極區域，該汲極區域與該第三對間隔物的該第二間隔物相鄰。
實施例25。如實施例24之方法，其中，直接在該第二奈米線下方的該基板的晶體結構不同於靠近背端的該基板的晶體結構。
實施例26。如實施例24之方法，其中，直接在該第二奈米線下方的該基板包含Ge、Xe、或Ar的痕跡，以及其中，靠近該背端的該基板只包含矽。
實施例27。如實施例24之方法，包括形成第一區域，該第一區域與該源極區域和該基板相鄰，以及其中，該第一區域直接與該第一、第二、第三對間隔物的該第一間隔物相鄰。
實施例28。如實施例27之方法，其中，該第一區域包括以下中的一者或更多者：Si、Ge、C、In、Ga、As、或N。
實施例29。如實施例24之方法，包括形成第二區域，該第二區域與該汲極區域和該基板相鄰，以及其中，該第二區域直接與該第一、第二、和第三對間隔物的該第二間隔物相鄰。
實施例30。如實施例29之方法，其中，該第二區域包括以下中的一者或更多者：Si、Ge、C、In、Ga、As、或N。
實施例31。如實施例21至30中任一項之方法，其中，該第一和第二奈米線包含以下中的一者或更多者：Si、Ge、Ga、As、In、N、或P。
實施例32。如實施例21至31中任一項之方法，其中，該第一和第二奈米線由包括以下中的一者或更多者的區域所分開：Gd、O、Hf、Si、Ta、Al、或N。
實施例33。一種設備，包括：基板構件(means)；第一奈米線構件，在該基板構件上方，其中，該第一奈米線構件具有沿著該基板構件的平面延伸的長度，其中，該第一奈米線構件的第一和第二側分別沿著該第一奈米線構件的該長度在第一和第二邊緣上；第一對間隔物構件，包括與該第一奈米線構件的該第一側相鄰的第一間隔物構件、以及與該第一奈米線構件的該第二側相鄰的第二間隔物構件；第二奈米線構件，設置在該基板構件上方，其中，該第二奈米線構件具有沿著該基板構件的平面延伸的長度，其中，該第二奈米線構件的第一和第二側分別沿著該第二奈米線構件的該長度在第一和第二邊緣上；以及第二對間隔物構件，包括與該第二奈米線構件的該第一側且與該基板構件相鄰的第一間隔物構件、以及與該第二奈米線構件的該第二側且與該基板構件相鄰的第二間隔物構件，其中，該第一奈米線構件的該第一間隔物構件的邊緣直接對準在該第二奈米線構件的該第一間隔物構件的邊緣上方，以及其中，該第一奈米線構件的該第二間隔物構件的邊緣直接對準在該第二奈米線構件的該第二間隔物構件的邊緣上方。
實施例34。如實施例33之設備，包括閘極區域，設置在該第一和第二奈米線構件上方。
實施例35。如請求項34之設備，包括：第三對間隔物構件，包括與該閘極區域的該第一側相鄰的第一間隔物構件、以及與該閘極區域的第二側相鄰的第二間隔物構件；其中，該閘極區域的該第一間隔物構件的邊緣直接對準在該第一和第二奈米線構件的該第一間隔物構件的邊緣上方，以及其中，該閘極區域的該第二間隔物構件的邊緣直接對準在該第一和第二奈米線構件的該第二間隔物構件的邊緣上方。
提供了摘要，其將允許讀者確定本技術揭露之本質及要旨。此摘要係以其將不被使用來限制本申請專利範圍之範疇或意義的理解而提出。於此，下列申請專利範圍隨著獨立為分開的實施方式之各個請求項而併入詳細的說明中。
100:奈米線裝置 101:基板 1021 :奈米線 1022 :奈米線 1031 :間隔物 1032 :間隔物 1031a :間隔物 1031b :間隔物 1032a :間隔物 1032b :間隔物 104:閘極 AA’:橫截面 200:奈米線裝置 2011 :區域 2012 :區域 2013 :區域 300:橫截面 3051 :犧牲層 3052 :犧牲層 320:橫截面 321:植入物 3251 :犧牲層 3252 :犧牲層 330:橫截面 340:橫截面 350:橫截面 3511 :晶體上覆層 3512 :晶體上覆層 360:橫截面 3611 :接點金屬 3612 :接點金屬 370:橫截面 380:橫截面 381:植入物 3851 :犧牲層 3852 :犧牲層 390:橫截面 3910:橫截面 1600:計算裝置 1610:處理器 1620:音訊子系統 1630:顯示子系統 1632:顯示介面 1640:I/O控制器 1650:電力管理 1660:記憶體子系統 1670:連接件 1672:細胞式連接件 1674:無線連接件 1680:周邊連接 1682:至 1684:來自 1690:處理器
本揭露的實施方式從下面給定之詳細的敘述以及從本揭露的各種實施方式伴隨的圖式將更完整地了解，然而，其不應限制本揭露為具體實施方式，但其僅用來解釋和理解。
[圖1]繪示藉由均勻蝕刻犧牲層形成的奈米線裝置的三維(3D)視圖，根據某些實施方式。
[圖2]繪示圖1的奈米線裝置的橫截面，根據某些實施方式。
[圖3A-3J]繪示橫截面，其顯示使用快速均勻蝕刻技術而形成奈米線裝置，根據本揭露的某些實施方式。
[圖4]繪示具有由各種實施方式的蝕刻機制形成的奈米線裝置的智慧裝置或電腦系統或SoC(單晶片系統)，根據本揭露的某些實施方式。
100:奈米線裝置
101:基板
1021:奈米線
1022:奈米線
1031:間隔物
1032:間隔物
104:閘極

Claims (20)

  1. 一種積體電路，包含：奈米線或奈米帶，具有上表面及下表面，該奈米線或奈米帶的該上表面及該下表面沿著橫向方向延伸；一或多對間隔物，個別對間隔物包含與該奈米線或奈米帶的第一側相鄰的第一間隔物及與該奈米線或奈米帶的第二側相鄰的第二間隔物；以及晶體矽(crystalline silicon)的層，在該奈米線或奈米帶下方，該層具有一或多個上部及一下部，該層之該一或多個上部每一者具有沿著該橫向方向延伸的表面，其中該層之該一或多個上部包含第一矽晶體結構，以及該層之該下部包含不同於該第一矽晶體結構的第二矽晶體結構。
  2. 如請求項1之積體電路，更包含被該奈米線或奈米帶之至少一部分圍繞的閘極。
  3. 如請求項2之積體電路，其中，該一或多對間隔物包含第一對間隔物，其中該第一對間隔物包含與該奈米線或奈米帶之該上表面的第一側相鄰的第一間隔物及與該奈米線或奈米帶之該上表面的第二側相鄰的第二間隔物。
  4. 如請求項3之積體電路，其中，該一或多對間隔物更包含第二對間隔物，其中該第二對間隔物包含第一間隔物及第二間隔物，其中該第一間隔物與該奈米線或奈米帶之該下表面的該第一側及該晶體矽的層相鄰，以及該第二間隔物與該奈米線或奈米帶之該下表面的該第二 側及該晶體矽的層相鄰。
  5. 如請求項4之積體電路，其中，與該奈米線或奈米帶之該上表面的該第一側相鄰的該第一間隔物的第一邊緣及與該奈米線或奈米帶之該下表面的該第一側相鄰的該第一間隔物的第一邊緣各自對準該閘極的邊緣。
  6. 如請求項1之積體電路，更包含：源極區域，與該第一間隔物相鄰且與該奈米線或奈米帶接觸；以及汲極區域，與該第二間隔物相鄰且與該奈米線或奈米帶接觸。
  7. 如請求項6之積體電路，其中，該一或多對間隔物包含第一對間隔物及第二對間隔物，其中該第一對間隔物包含第一間隔物及第二間隔物，該第一間隔物與該奈米線或奈米帶之該上表面的該第一側相鄰且該第二間隔物與該奈米線或奈米帶之該上表面的該第二側相鄰，以及其中，該第二對間隔物包含第三間隔物及第四間隔物，其中該第三間隔物與該奈米線或奈米帶之該下表面的該第一側及該晶體矽的層相鄰且該第四間隔物與該奈米線或奈米帶之該下表面的該第二側及該晶體矽的層相鄰，該積體電路包含：第一區域，與該源極區域及該晶體矽的層相鄰，且其中該第一區域係直接與該第一間隔物及該第三間隔物相鄰；以及第二區域，與該汲極區域及該晶體矽的層相鄰，且其 中該第二區域係直接與該第二間隔物及該第四間隔物相鄰。
  8. 如請求項7之積體電路，其中，該第一區域及該第二區域中每一者包含：矽、磷、硼、鍺、碳、銦、鎵、砷及氮中的一或多者。
  9. 如請求項1之積體電路，其中，該層的該一或多個上部各包含：鍺、氙或氬其中之一，以及該層的該下部不含鍺、氙或氬。
  10. 如請求項1之積體電路，其中，該第一矽晶體結構包含晶體損壞。
  11. 如請求項1之積體電路，更包含：源極區域，與該第一間隔物相鄰且與該奈米線或奈米帶接觸；汲極區域，與該第二間隔物相鄰且與該奈米線或奈米帶接觸：以及閘極，在該源極區域與該汲極區域之間且被該奈米線或奈米帶之至少一部分圍繞；其中，該第一矽晶體結構係直接在該閘極、該源極區域及該汲極區域其中之一者、二者或全部三者下方。
  12. 如請求項11之積體電路，其中，該第一矽晶體結構包含鍺、氙或氬其中之一。
  13. 一種積體電路，包含：奈米線或奈米帶，具有上表面及下表面，該奈米線或奈米帶的該上表面及該下表面沿著橫向方向延伸； 一或多對間隔物，個別對間隔物包含與該奈米線或奈米帶的第一側相鄰的第一間隔物及與該奈米線或奈米帶的第二側相鄰的第二間隔物；源極區域，與該第一間隔物相鄰且與該奈米線或奈米帶接觸；以及汲極區域，與該第二間隔物相鄰且與該奈米線或奈米帶接觸：以及晶體矽的層，在該奈米線或奈米帶下方，該層具有上部及下部，該層之該上部具有沿著該橫向方向延伸的表面，其中該層之該上部包含第一矽晶體結構，以及該層之該下部包含不同於該第一矽晶體結構的第二矽晶體結構。
  14. 如請求項13之積體電路，更包含閘極且該閘極被該源極區域與該汲極區域之間的該奈米線或奈米帶圍繞。
  15. 如請求項13之積體電路，其中，該奈米線或奈米帶包含矽、鍺、鎵、砷、銦、氮及磷其中之一或多者。
  16. 如請求項13之積體電路，其中，該第一矽晶體結構包含晶體損壞。
  17. 如請求項13之積體電路，其中，該第一矽晶體結構至少在該源極區域及該汲極區域每一者下方。
  18. 如請求項13之積體電路，其中，該第一矽晶體結構包含鍺、氙或氬其中之一。
  19. 一種製造積體電路之方法，包含： 在晶體矽的層上方形成奈米線或奈米帶；在該奈米線或奈米帶的至少一部分上方形成閘極：以及植入摻雜物，使得靠近該奈米線或奈米帶且在該閘極下方的區域未接收該摻雜物而靠近該奈米線或奈米帶且遠離該閘極的區域接收該摻雜物，其中該摻雜物將靠近該奈米線或奈米帶且遠離該閘極的該區域之材料非晶化。
  20. 如請求項19之方法，更包含：為源極區域和汲極區域每一者蝕刻凹槽；在該閘極的任一側上沉積間隔物；以及形成該汲極區域及該源極區域於其對應的凹槽中，該間隔物將該閘極與該源極區域及該汲極區域分開；其中，該晶體矽的層包含具有一或多個上部及一下部，該層之該一或多個上部每一者具有沿著該橫向方向延伸的表面，其中該層之該一或多個上部各包含第一矽晶體結構，以及該層之該下部包含不同於該第一矽晶體結構的第二矽晶體結構。
TW110144963A 2017-08-21 2018-07-13 自對準奈米線 TWI788124B (zh)

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