TW201618309A - 奈米線電晶體裝置及其形成技術（二） - Google Patents

奈米線電晶體裝置及其形成技術（二） Download PDF

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Abstract

所揭露之技術係用於奈米線電晶體裝置之客製化，以於同一積體電路晶粒內提供各種範圍之通道構型及/或材料系統。根據一例示實施例，犧牲鰭片被去除並以適用於一給定應用之具有任意組成及應力之客制材料堆疊取代。於一此種案例中，各個第一組犧牲鰭片被凹陷或者去除，並以p型層堆疊取代，及各個第二組犧牲鰭片被凹陷或者去除，並以n型層堆疊取代。p型層堆疊可獨立於用於n型層堆疊之製程無關，反之亦然。利用此處提供之技術使得許多其他電路構型及裝置變化成為可能。

Description

奈米線電晶體裝置及其形成技術(二)
本申請案為一PCT申請案之部分連續申請案，其案號係PCT/US2011/067225，申請於2011年12月23日，全部內容併入此處作為參考。
發明領域
本發明係有關於奈米線電晶體裝置及其形成技術。
發明背景
在微電子裝置大小繼續變化之時，維持移動性之增進及短通道之控制對於裝置之製作是一種挑戰。奈米線電晶體裝置可被用來提供改良式短通道控制。例如，矽鍺(SixGe1-x，其中x<0.2)奈米線通道構造提供了移動性的強化，其適用於許多傳統之產品中。
根據本發明之一實施例，係特地提出一種積體電路，其包含：於一基材上之一第一型之複層堆疊，該第一型之複層堆疊包含第一材料層及第二材料層，其中該第二材料層包含一通道奈米線；以及於該基材上之一第二型 之複層堆疊，該第二型之複層堆疊包含第一材料層及第二材料層，其中該第二材料層包含一通道奈米線；其中至少一水平面穿透該第一型之複層堆疊及該第二型之複層堆疊之個別該第一材料層，並且該水平面穿透之個別該第一材料層以不同的厚度及半導體材料之至少一者來構型。
1000‧‧‧電腦
1002‧‧‧母板
1004‧‧‧處理器
1006‧‧‧溝通晶片
圖1至15b顯示根據本發明實施例之一種形成奈米線或奈米條帶電晶體裝置之製程，以及各種例示之最終構造。
圖16顯示根據本發明另一實施例之一種形成奈米線或奈米條帶電晶體裝置之製程，以及例示之最終構造。
圖17顯示根據本發明另一實施例之一種形成奈米線或奈米條帶電晶體裝置之製程，以及例示之最終構造。
圖18a-18f顯示根據一例示實施例之一種形成雙層源極/汲極構造之製程。
圖19a-19b顯示根據一例示實施例之一種形成雙層源極/汲極構造之製程。
圖20顯示一種以根據本發明實施例構型之一或多個積體電路構造之電腦系統。
如將會了解者，圖式不必然按照比例或想要將本發明限制於所顯示之特定構型。例如，雖然一些圖式大致表示直線、直角及平坦表面，但是由於所使用之加工設備及技術之真實世界上的限制，積體電路構造之真正實施可能具有較不完美之直線、直角，及一些表面特徵可能具 有表面輪廓或是非平坦的。簡言之，所提供之圖式僅是顯示出例示構造而已。
詳細說明
所揭露的技術關於奈米線電晶體裝置之客製化以提供各種不同範圍之通道構型及/或材料系統，而且在同一積體電路晶粒中。根據本發明之實施例，犧牲鰭被去除且以適用於給定應用之具有任意組成及應力的慣用材料堆疊。於一此種實施例中，各個第一組犧牲鰭片被凹陷或者被去除且以p型層堆疊取代，及各個第二組犧牲鰭片被凹陷或被去除且以n型層堆疊取代。p型層堆疊完全與用於n型層堆疊之製程無關，反之亦然。利用此處提供之技術，使得許多其他電路構型及裝置變化成為可能。
一般瀏覽
多閘電晶體已經從平面(單一閘)至鰭片(雙重或三閘)至全面性閘(gate-all-around)或所謂的奈米線/奈米條帶裝置逐漸發展。‘佈線’與‘條帶’之間的區別係語意的，其中奈米線大致具有高度對寬度比為1：1，而奈米條帶高度對寬度比是非對稱的，雖然這些術語之間的其他區別也是可能的。在任何案例中，此處所用之該兩個術語係可以互換的，而且此處所述之概念及技術可同等地應用於兩種幾何圖形中，如由本發明將會明瞭的。奈米線裝置通常由例如，矽鍺(SiGe)合金及矽層之二維平面堆疊製作。在使用p型及n型金屬氧化物半導體電晶體(分別是PMOS及 NMOS)兩者之互補金屬氧化物半導體(CMOS)製程內容中，用於p型及n型電晶體之共同層堆疊的使用創造出一些並非微不足道的限制。例如，p型及n型區域中之層堆疊的組成必須相同。此外，p型及n型區域中之層堆疊的厚度必須相同。於其他已知的研究中，複數疊晶層構造(超晶格)被製作且接著被分開/區分，第一部分用於NMOS及第二部分用於PMOS奈米線裝置。然而，由於應力鬆弛的賦予之故，長成厚應力層是困難的，特別是當鰭幾何圖形變得更高時。應力鬆弛會引起，例如，外延層中過多的缺陷，且破壞裝置效能、產率及可信賴性。
因此，根據本發明之實施例，提供一種起始構造，其在淺溝槽隔離介質中具有圖案化犧牲鰭片。在溝槽隔離加工之後，犧牲鰭片(或是鰭片次組)被去除且被疊晶之材料堆疊所取代，該材料堆疊具有適用於給定應用之隨機組成及應力。於一此種實施例中，各個第一組犧牲鰭片被凹陷或者被去除並以p型層堆疊取代，各個第二組犧牲鰭片被凹陷或者被去除並以n型層堆疊取代。如經由本發明將會了解的，p型層堆疊與n型層堆疊之製程完全無關，反之亦然。
利用此處提供之技術使得許多其他電路構型及裝置的變化成為可能，如經由本發明將可了解的。例如，另一例示電路可以用於主動佈線組件(如與犧牲佈線間組件相反者)之傳統厚度調整來實施。可以調整各種佈線/條帶尺度以提供所要的效果(例如，電晶體密度、通道應 力、電流密度、與條帶相反的佈線等等)。另一實施例可以用於p型及/或n型部分之每電晶體的傳統佈線數目(例如，一給定電路設計，其中n型電晶體具有三或五條佈線，p型電晶體具有二或四條佈線)來構型。更一般地說，另一實施例可以用於第一電路類型及第二電路類型之每電晶體的傳統佈線數目構型。例如，一給定構型可包括多數類型之NMOS(或PMOS)電晶體，諸如那些具有一、兩及/或四條奈米線/每電晶體，或是那些具有共同數目之奈米線/每電晶體，但一些電晶體之通道材料不同。另一實施例可以電路晶粒內部之傳統層尺度及/或組成構型(例如，具有合適的遮罩或選擇性沉積)。
另一實施例可以不同鰭片及/或材料層堆疊構型。例如，一種此項實施例可以用於一裝置類型之鰭片，及用於另一裝置類型之佈線構型。一種此項特別例示電路可以以SixGe1-x鰭片(其中x=0.25)，以及SixGe1-x及矽(其中x=0.4)之複層堆疊來構型；另一此項例示電路可以第IV族材料鰭片及第III-V族材料複層堆疊(或III-V鰭片及IV複層堆疊)構型。另一實施例可以多數鰭片類型來構型。例如，一例示電路可以用於NMOS之砷化鎵鰭片，以及用於PMOS之SiGe鰭片來構型。當利用此處提供之各種技術時，關於裝置極性及/或通道組成之各種變化是有效地沒有限制的。
此處提供之此種技術使得奈米線堆疊之顯著客製化成為可能以提供各種變化範圍的構型及/或材料系 統。垂直於閘線或鰭片之掃描式電子顯微鏡(SEM)或穿透式電子顯微鏡(TEM)橫截面可被用於顯示非平面電晶體構造之傳統奈米線堆疊，根據本發明之一些實施例。例如，在一些此等實施例中，SEM/TEM橫截面將顯示具有第一構型之p型通道佈線，及具有與第一不同之第二構型的n型通道佈線。
方法學及建構
圖1到15b顯示用於形成奈米線電晶體裝置之製程，以及各種例示之最終構造，根據本發明之實施例。如可以看見的，這個例示製程將使用一凹陷及取代用以形成奈米線之技術，其接著產生一種構造，該構造與預先製作之被圖案化進入鰭片之複層的二維平面堆疊構造不同。例如根據本發明實施例實施之構造可展現各種不同之通道材料及/或構型，藉由在犧牲鰭片材料移除時所提供之凹陷，其等形成於自我對準之製程中。
圖1顯示一種來自犧牲鰭片圖案化及淺溝槽隔離(STI)製程的構造。如可看見的，提供有一基材。基材，例如，可為一空白基材，藉由在其形成中數個犧牲鰭片構造，其可為後續半導體製程所準備。或者，該基材可為一部分形成之半導體構造，犧牲鰭片構造被預先形成於其上。其他實施例中，該基材可為部分形成之半導體構造，犧牲鰭片構造形成於其上而且，在STI製程之後，接著凹陷化或是移除以提供鰭片凹陷。因此，該基材可以是空白或是具有預先形成的鰭片，或是具有預先形成之鰭片及 STI，或具有預先形成之STI及鰭片凹陷。於此種例示實施例中，該基材與預先形成的鰭片及STI一起供應，其中一些鰭片頂部與STI的頂表面齊平，且至少一些其他鰭片的頂部低於STI的頂表面，使得它們被預先凹陷化或者製作得比與STI齊平的鰭片還短。因此，請注意，只要提供頂部低於STI的鰭片，就不必然需要進行鰭片凹陷化的動作。
此處可以使用任何合適數目的基材構型，包括大型基材，絕緣體基材上之半導體(XOI，其中X是半導體材料，諸如Si，Ge或富含Ge的Si)，與多層構造。在更一般的意義上，於後續電晶體形成製程之前，犧牲鰭片可在其上形成之任何基材都可使用。在一特別例示案例中，該基材為矽大型基材。在其他實施態樣中，可使用另外材料形成半導體基材，該材料可與矽結合或不與矽結合，其包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。也可使用被區分為第III-V族或第IV族材料的半導體材料來形成基材。雖然此處描述了一些可用以形成基材之材料的例子，但是任何一種可以做為基礎而於其上建構半導體裝置的任何材料將落入所請求發明之精神與範圍內。
犧牲鰭片可利用任何數目之合適的製程而形成。一些實施例在基材上使用，例如，硬遮罩的沉積及圖案化製程。這可以利用標準化的光微影術執行，包括沉積更多的硬遮罩材料(例如，像是氧化矽、氮化矽及/或其他 合適的硬遮罩材料)，於部分硬遮罩上圖案化光阻，其將依然暫時地保護鰭片的下方區域(諸如電晶體裝置之擴散或主動地帶)，蝕刻以除去硬遮罩之未遮罩(無光阻)部分(例如，使用乾蝕刻，或其他合適的硬遮罩除去製程)，然後剝除圖案化光阻材料，藉此留下經圖案化之遮罩。在一些此種實施例中，最終之硬遮罩為兩層硬遮罩，其構型為具有氧化物的底層(例如，天然氧化物，諸如來自矽基材氧化之二氧化矽)及氮化矽的頂層。可以使用任何數目之合適遮罩構型來形成犧牲鰭片，如將會很明顯的。雖然圖示的實施例顯示鰭片具有不會隨著與基材的距離遠近而變化的寬度，但是在另一實施例中，鰭片在頂部比在底部還窄，在另一實施例中，在頂部比在底部還寬，或是具有其他的寬度變化與不一致程度。更要注意的是，在一些實施例中，寬度變化可以是對稱的或不對稱的。而且，雖然圖示的鰭片都具有相同的寬度，但是一些鰭片可以比其他鰭片寬及/或與其他鰭片具有不同的形狀。例如，於一實施例，用於創造NMOS電晶體之鰭片可以較用於創造PMOS電晶體之鰭片為窄。其他排列方式也是可能的，如將會了解的。
如在圖1更可見到的，淺溝槽被提供於基材中且接著被絕緣材料填滿，以提供多數鰭片淺溝槽隔離(STI)，根據本發明之實施例。可提供任何數目之鰭片，以及可以適合給定應用之任何所欲的圖案或構型。可例如以標準光微影術完成淺溝槽蝕刻，包括濕或乾蝕刻，或蝕刻的組 合，如所想要的話。如將了解的，溝槽的幾何構型(寬度，深度，形狀等等)於一個實施例與另一個實施例不同，所請求之發明不想要受限於任何特定的溝槽幾何構型。於具有大型矽基材與二氧化矽(SiO2)底層及氮化矽頂層之兩層硬遮罩的一特定例示實施例中，乾蝕刻被用來在基材之頂表面下方形成例如，約100Å至5000Å的溝槽。根據所欲鰭片高度之不同，可使用任何數目之溝槽構型，如將會明瞭的。使用任何數目之合適沉積製程，溝槽可接著被填滿。於一具有矽基材之特別例示實施例中，絕緣STI填充材料為SiO2，但是可以使用任何數目之合適的隔離介電材料來形成此處之淺溝槽隔離(STI)構造。大致上，例如，可以基於與基材材料的天然氧化物的相容性選擇所沉積或成長之用於填充溝槽之隔離介電材料。要注意的是，STI溝槽天生上可以天生是圓形或多邊形，而且任何對於溝槽‘側邊’之參考意指任何此種構型，及不應該被解釋為暗指特別幾何形狀之構造。圖1更顯示如何利用，例如，化學機械平面化製程(CMP)或其他能夠平面化構造之合適製程使得STI絕緣材料可被平面化。於所示之例示實施例中，犧牲鰭片上方之遮罩完全被移除。其他實施例可利用構型為留下一部分遮罩(其可被用於後續加工)於定位之選擇性平面化，如圖2所示。
圖2顯示製程及最終構造，根據本發明之實施例其中一些鰭片被遮罩而另外被凹陷。於此例示案例中，顯示有四個鰭片，其中兩個被遮罩另兩個被凹陷，以交替的 方式(例如，凹陷，遮罩，凹陷，遮罩)。遮罩可以，例如，重新提供或是由如前所述的STI製程所留下。在任何案例中，遮罩可為將可忍受未遮罩鰭片之凹陷蝕刻及後續加工以填滿那些凹陷(諸如疊晶加工)之任何合適的材料。可使用任何合適的蝕刻製程(例如，含有遮罩及/或蝕刻選擇性之濕及/或乾蝕刻)。於一例示實施例中，凹陷蝕刻為一種將移除未遮罩鰭片材料，而非STI或遮罩材料的選擇性蝕刻。在這種案例中，注意遮罩材料也可利用STI材料(例如，二氧化矽)或任何其他抵抗鰭片凹陷蝕刻之材料(例如，氮化矽)而實行。於一特別例示實施例中，犧牲鰭片為矽及遮罩為二氧化矽及/或氮化矽，且利用濕蝕刻實行凹陷蝕刻(例如，氫氧化鉀或任何其他將蝕刻未遮罩矽鰭片而非STI及遮罩之合適的蝕刻劑)。犧牲鰭片蝕刻之深度從一實施例至另一實施例而不同，而且可留下台座(如圖2所示)，或穿過原始鰭片底部進入基材中之凹陷(有效地，台座橫過x軸之鏡像)，或者和STI溝槽之底部齊平。如可從此說明書中了解的，鰭片凹陷之深度依據因子而不同，諸如佈線數目及/或每電晶體之條帶，基材厚度，及/或鰭片高度。於一些實施例中，蝕刻製程會改變凹陷寬度，在一些此等案例中，溝槽頂部比底部還寬。於其他底部比頂部寬之原始犧牲鰭片之實施例中，頂部可被加寬至接近或超過底部寬度。在另外實施例中，凹陷可以稍微沙漏形狀終結，頂部及底部較中間寬。於另外實施例中，經由蝕刻製程，寬度卻實質上未變化。更一般而言，凹陷/ 鰭片形狀經由蝕刻製程而改變，但不必然如此。
圖3顯示一種製程，其牽涉於每個凹陷鰭片中選擇地成長或者形成一複層堆疊，然後必要時進行平面化，根據本發明之實施例。如此例示案例所示，凹陷鰭片已被包括五層(L1-A至L5-A)之特別的複層堆疊構型所填滿。各層L1-A至L5-A可被依任何有興趣之參數數目而加以構型，諸如層厚度，極性，摻雜，組成及/或扭曲。各堆疊通常包括將形成奈米線或奈米帶之複層(依據寬度對高度之比例)，與犧牲佈線間材料(或間隔材料)之一或多層。最終複層鰭片構造通常標記為複層堆疊A於圖3中，也可被指稱為A型複層堆疊。注意，於一些實施例中，用於複層堆疊A之平面化製程也可被用於從餘留之犧牲鰭片中移除遮罩，以加速它們的後續加工。
圖4顯示一種製程及最終構造，其中一些已完成之鰭片(A型複層堆疊)被遮罩，其他餘留的鰭片被凹陷，根據本發明之實施例。之前關於圖2遮罩及凹陷鰭片之討論也可等同適用於此。可以使用任何數目之合適遮罩及/或選擇性蝕刻製程，所請求之發明不傾向受限於任何特別製程。
圖5顯示一種製程，其牽涉於各個圖4形成之凹陷鰭片中選擇性成長或形成複層堆疊，然後必要時平面化，根據本發明之實施例。如此例示案例中所示，此第二組之凹陷鰭片已經被特別複層堆疊構型(其恰好包括五層，L1-B至L5-B)填滿。各層L1-B至L5-B可被依任何有興 趣之參數數目而加以構型，諸如層厚度，極性，摻雜，組成及/或扭曲。此製程之最終複層鰭片構造通常標記為複層堆疊B於圖5中，也可被稱作B型複層堆疊。正如同A型堆疊，各B型堆疊一般包括將形成奈米線或奈米帶之複層(依據寬度對高度比例)，及為犧牲性佈線間材料(或間隔材料)之一或多層。注意A型層堆疊可完全與用於B型層堆疊之製程無關，反之亦然。因此，於一型堆疊中之堆疊層數目可與另一型堆疊中之層數目不同，根據其他實施例。
圖6顯示已經實行遮罩層之移除製程以及任何所欲之平面化後的最終構造，根據本發明之實施例。注意平面化可以定位於任何需要的地方，而且可使用STI層頂部及/或未遮罩鰭片作為有效蝕刻停止部。如本發明將說明的，A及B型複層堆疊所構型之最終構造可適用於許多應用中。在CMOS應用中，例如，A型複層堆疊可被構型進入NMOS電晶體及B型複層堆疊可被構型進入PMOS電晶體。或者，A型複層堆疊可被構型進入第一型之NMOS電晶體，及B型複層堆疊可被構型進入第二型之NMOS電晶體。或者，A型複層堆疊可被構型進入第一型之PMOS電晶體，及B型複層堆疊可被構型進入第二型之PMOS電晶體。再者，要注意的是，其他實施例可具有各種數目的不同複層堆疊，而所請求之發明不想受限於瑣事的兩種類型。例如，一實施例可包括四種分別之複層堆疊A、B、C及D型，其中A型複層堆疊被構型進入第一型NMOS電晶體，B型複層堆疊被構型進入第一型PMOS電晶體，C型複 層堆疊被構型進入第二型NMOS電晶體，及D型複層堆疊被構型進入第二型PMOS電晶體。除了此處所述之任何所提供之複層堆疊以外，另一例示實施例可包括一或多個未凹陷鰭片以在相同積體電路中提供凹陷-及-取代為主之電晶體與原始鰭片為主之電晶體的混合。更一般地說，任何隨意數目之堆疊類型的排列均可實施(具有或不具有原始鰭片)，如本發明所揭露者。
圖7顯示一種製程及最終構造，其中圖6所示之構造之溝槽氧化物(或其他STI材料)被凹陷，根據本發明之實施例。例如，這可藉由遮罩已完成之A及B型複層堆疊與蝕刻STI至合適的深度，或藉由使用選擇性蝕刻計畫而無遮罩而完成。任何合適的蝕刻製程(例如，濕及/或乾蝕刻)皆可使用。例如，於一特別例示實施例中，其中以二氧化矽實施STI及以矽實施複層堆疊A及B之各個頂部層，利用氫氟酸或其他對非STI材料具有選擇性之合適蝕刻劑進行STI凹陷製程。如將會見到的，若必要的話，無法穿透或是適合抵抗STI蝕刻劑的遮罩可被圖案以保護複層堆疊A及B。STI凹陷之深度從一實施例至另一實施例而不同，而且在此例示實施例中，與其餘犧牲鰭片材料(或台座)的頂部齊平。如本發明將揭露者，STI凹陷之深度將依據各種因素，諸如每電晶體之佈線及/或條帶的數目，STI厚度與所想要的隔離及/或鰭片高度而不同。於各種實施例中，這種STI之部分移除會改變一或多個複層堆疊A及B之寬度，其中在一實施例中，堆疊頂部最後的 寬度比堆疊底部窄得多。於其他實施例中，沿著堆疊高度之相對寬度可儘量維持不變。於一些實施例中，堆疊A及B可包括不同的材料，其中一堆疊比另一堆疊的寬度變化還大。此處所述及參考圖2之此種寬度變化可被用於任何本發明所述之蝕刻製程。
圖8顯示一種製程及最終構造，其中虛擬閘極材料被置於複層堆疊A及B上方，然後圖案化以形成數個犧牲閘，根據本發明之實施例。如將顯示者，虛擬閘介電體可於虛擬閘極材料放置之前設置。此閘介電體被稱作虛擬閘介電體，其意為在一些實施例中，它可在後續製程被移除及取代。然而，注意，在其他實施例中，可以使用想要用於最終構造之閘介電體。例示虛擬閘介電材料包括，例如，二氧化矽，例示虛擬閘極材料包括聚矽，雖然可以使用任何合適的虛擬/犧牲閘介電及/或電極材料。如將說明者，閘材料尺寸從一實施例至另一而不同而且可依所欲者構型，根據因子，諸如所欲裝置效能特質，裝置大小及閘隔離而不同。
圖9顯示一種製程及最終構造，其中另外之絕緣體層被沉積且被平面化至虛擬閘極材料之頂部，根據本發明之實施例。任何合適的沉積製程(例如，CVD，PVD，ALD等)皆可使用，所沉積之絕緣體材料，例如，可為與STI填充材料(例如，二氧化矽)相同的材料或是對於給定應用具有所欲之絕緣/介電性質之任何合適的材料。額外絕緣體材料之平面化，例如，可使用CMP且以虛擬閘極材料 作為蝕刻停止而實施。或者，CMP製程可以加工進入虛擬閘極以提供高於複層堆疊A及B頂部之特定高度的虛擬閘極。
圖10顯示一種製程及最終構造，其中A型複層堆疊及對應的虛擬閘極材料被遮罩，及圖11顯示一種製程及最終構造，其中未遮罩的虛擬閘極材料(例如，聚矽)被蝕刻而暴露B型複層堆疊之通道區域，根據本發明之例示實施例。任何合適的遮罩材料及圖案化與後續蝕刻皆可利用。例如，遮罩可以二氧化矽實施以保護A型複層堆疊上方之閘極材料，及進一步假定額外的絕緣體材料是二氧化矽且虛擬閘極材料是聚矽。在這種例示案例中，未遮罩的虛擬閘極材料可被例如氯(Cl2)及溴化氫(HBr)選擇性蝕刻，其將移除聚矽而非二氧化矽。多種其他遮罩與選擇性蝕刻途徑可被利用。
圖12顯示一種製程及最終構造，其中來自第一通道類型之犧牲佈線間材料被蝕刻掉或是移除，根據本發明之實施例。於一些實施例中，此製程可被稱作條帶化通道，根據堆疊(L2-B及L4-B)餘留層尺寸之不同。可使用任何合適的蝕刻技術。在一例示實施例中，犧牲層L1-B，L3-B及L5-B以矽實施，及通道奈米線L2-B及L4-B以SiGe實施。在這種案例中，犧牲矽層L1-B，L3-B及L5-B可以濕蝕刻為選擇性蝕刻，其選擇性去除矽但非去除SiGe奈米線/奈米條帶構造L2-B及L4-B。蝕刻化學品，諸如水性氫氧化物化學品，包括氫氧化鋁及氫氧化鉀，例如，可被用 於選擇性蝕刻矽但是留下SiGe在定位。如將會了解的，而且特別要說明的，術語‘佈線’及‘條帶’與此處使用的類似語是功能上一致的而且通常上可以互換使用。然而，如將會說明的，條帶在高度對寬度比例之結構上與佈線不同。例如，佈線的高度對寬度比例是1：1，而條帶可具有不對稱的高度對寬度比(例如，1：2等等)。
圖13顯示一種製程及最終構造，其中B型複層堆疊之經暴露通道地帶被虛擬材料重新填滿，其不同於虛擬閘極材料而且可有效地作為那些B型複層堆疊上方的遮罩，根據本發明之實施例。此製程可更包括平面化以去除A型複層堆疊上方之任何過度的虛擬填充材料及/或任何遮罩材料來用於第一電晶體裝置類型，在一些例示實施例中。
圖14顯示一種製程及最終構造，其中餘留之未遮罩的虛擬閘極材料被蝕刻以暴露A型複層堆疊之通道地帶，根據本發明之例示實施例。可利用任何合適的材料來重填充B型複層堆疊之虛擬閘地帶，諸如二氧化矽或其他材料，其可被迅速去除但卻可以抵抗用於移除A型複層堆疊上方之餘留虛擬閘極材料的蝕刻過程。例如，B型複層堆疊之虛擬閘地帶的重填充材料可為二氧化矽，及進一步假定額外之絕緣體材料為二氧化矽且餘留之虛擬閘極材料為聚矽。在此種例示案例中，餘留之虛擬閘極材料可被例如以Cl2及HBr選擇性蝕刻，其等將去除聚矽而非二氧化矽。如本發明將說明的，各種其他選擇性蝕刻途徑皆可以 使用。
圖15a顯示一種製程及最終構造，其中來自第二通道類型之犧牲佈線間材料蝕刻掉或去除，根據本發明之實施例。如先前圖12中關於第一通道類型的討論，此製程可被稱作條帶化通道，根據堆疊(L1-A，L3-A及L5-A)餘留層之尺寸不同。再次，任何合適的蝕刻技術可以使用。於一例示實施例中，犧牲層L2-A及L4-A以SiGe實施，及通道奈米線L1-A，L3-A及L5-A以矽實施。在這種案例中，犧牲矽層L2-A及L4-A可被濕蝕刻選擇性蝕刻，其選擇性去除SiGe而不去除矽奈米線構造L1-A，L3-A及L5-A。蝕刻化學品，諸如羧酸/硝酸/氫氟酸化學品，與檸檬酸/硝酸/氫氟酸，例如，可被使用以選擇性蝕刻SiGe，並留下矽於定位。因此，於以矽及SiGe交替層實施之複層構造A及B的實施例中，矽層可被從複層鰭片構造去除以形成SiGe奈米線，或者SiGe層可被從複層鰭片構造去除以形成矽通道奈米線。
顯示於圖15a而且顯示於圖15b之部分圖形中的B型複層堆疊之L2-B及L4-B層與A型複層堆疊之L1-A，L3-A及L5-A層的經暴露通道部分，最終變成奈米線為主構造的通道區域，根據本發明之一實施例。在一些這種實施例中，在圖15a-b所示之製程階段，可以執行通道工程或調整。例如，在一實施例中，B型複層堆疊之L2-B及L4-B層及/或A型複層堆疊之L1-A，L3-A及L5-A層之暴露的通道部分可利用氧化及/或蝕刻製程而薄化。這種薄化 製程可以例如與此處所述之佈線從相鄰犧牲層釋放(例如，經選擇性蝕刻或其他合適的移除製程)同時執行。因此，所形成之起始佈線可具有起始厚度，其被薄化至適用於奈米線裝置之通道區域的尺寸，與該裝置之源極及汲極區域的尺寸無關。
相同水平平面之各種佈線/條帶材料
經由本發明的教示，多個其他實施例及變化將會顯明。例如，在顯示的實施例中，奈米線A型複層堆疊之L1-A，L3-A及L5-A與複層堆疊B奈米線L2-B及L4-B不在相同水平平面上。於另一例示實施例中，一複層堆疊類型之奈米線與另一複層堆疊類型之奈米線在相同的水平平面上。一此種實施例顯示於圖16中，其顯示具有四種分別複層堆疊類型A、B、C及D的構造，其中複層堆疊類型A及C之奈米線/奈米條帶在同一水平平面上，且複層堆疊類型B及D之奈米線/奈米條帶在同一水平平面上。在一個此種特殊案例中，A型複層堆疊之奈米線/奈米條帶可為矽，C型複層堆疊奈米線/奈米條帶可為SiGe，B型複層堆疊之奈米線/奈米條帶可為砷化鎵，D型複層堆疊類型奈米線/奈米條帶可為砷化銦。如此處所使用者，所謂在同一水平平面表示第一類型複層堆疊奈米線/奈米條帶與第二類型複層堆疊奈米線/奈米條帶之間至少具有一些重疊，使得至少一共同水平面切穿各個第一與第二類型複層堆疊之奈米線/奈米條帶兩者。然而，如本發明將會解釋的，請注意這種重疊不是必要的。更一般地說，每個複層堆疊類型 與其他複層堆疊類型的實施無關，而且可在相對於其他複層堆疊類型，有或沒有共同水平面及/或材料組成的情況下被構型。鰭片/複層堆疊之變化至一致性的完全範圍可藉由此處提供的技術實現。
鰭片及複層堆疊混合體
圖17顯示另一製程及最終構造，其中奈米線裝置與鰭片及複層堆疊之組合體一起構型。顯示之兩鰭片可以相同或不同的材料實施，如同所顯示之兩A/B型複層堆疊。例如，於一實施例中，鰭片可以第一SiGe合金組成實施，而且複層堆疊可以具有第二SiGe組成之矽/SiGe堆疊實施。或者，鰭片例如可以第IV族材料實施，及複層堆疊可以第III-V族材料實施。例如，鰭片可為矽及/或SiGe合金，複層堆疊可為砷化鎵及砷化鋁鎵的交替層。
各種鰭片/堆疊材料及構型經由本發明的解說將會明瞭，而且所請求的發明也不想受限於任何特別的一個。如此處所述，在客製化奈米線堆疊及/或鰭片時可以考量諸如所欲之電路效能，可取得之材料，fab能力與特別詳細之應用等因子。可基於例如n型或p型極性，或是電晶體效能因子(諸如操作頻率、電流密度、功率能力、獲取、帶寬等等)進行客製化。
閘極與源極/汲極之形成
接著個別通道區域，諸如在圖15a-b、16及17所示之各種例示實施例所述者，形成之後，可執行閘介電體與閘極加工，而且可以加入源極與汲極接點，根據一些例 示實施例。例如，可以習知方式實行此種通道形成之後的加工。其他典型加工步驟去加速電晶體為基礎之積體電路的完全製造將會顯明，諸如中間平面化及清潔製程、矽化製程、接點及互連點形成製程與沉積-遮罩-蝕刻製程。再者，一些實施例可利用去除-及-取代製程用來形成源極/汲極區域，若是如此期待的話(而不是使用原本(as-is)鰭或複層堆疊)。經由本發明之說明，許多後續加工製程將會顯明。
於一些例示實施例中，閘介電體可為，例如，任何合適的氧化物，諸如SiO2或是高k閘介電材料。高k閘介電材料之例示包括，例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭與鈮酸鉛鋅。於一些實施例中，當使用高k材料時，可在閘介電層上實施退火製程以增進其品質。大致上，閘介電體之厚度應該足以電氣隔絕閘極與源極及汲極接點。閘極材料可例如為聚矽、氮化矽、碳化矽或金屬層(例如，鎢、氮化鈦、鉭、氮化鉭)，但是其他合適的閘極材料也可以利用。所形成之閘極然後可被遮罩覆蓋以在後續加工期間保護它。閘介電體、閘極及任何隨意的遮罩材料可通常稱作為閘極堆疊體。
一旦閘極堆疊體製作完成，源極/汲極區域可被加工。這種加工製程可包括，例如，經由蝕刻暴露源極/汲極區域，或者從鰭片或複層堆疊附近移除額外的絕緣體 材料，如此得以提供源極汲極接點，這可利用矽化製程完成，例如。典型的源極汲極接點材料包括，例如，鎢、鈦、銀、金、鋁與其等地合金。
如先前所解釋者，一些實施例可使用去除-及-取代製程用以形成源極/汲極區域，若如此期待的話(而不是利用原有(as-is)鰭或複層堆疊)。圖18a-18f顯示一個此種例示製程以提供具有源極/汲極雙層構造之電晶體構造，根據一例示實施例。如將會明瞭的，為了簡化討論之故，只有顯示一鰭片/複層堆疊，但是相同的概念可平行應用於具有任何數目之鰭片/複層堆疊及以任何此處所述之構型所製作的構造。圖18a顯示形成於一鰭片三表面上方的閘極以形成三閘極(即一種三閘極裝置)，或一或多條奈米線以提供一種閘極隨處都在(all-around)裝置。一閘介電材料被提供於鰭片/複層堆疊與閘極之間，一硬遮罩形成於閘極頂部。圖18b顯示絕緣材料沉積及後續蝕刻之後的最終構造，後續蝕刻在所有垂直表面上留下絕緣體材料塗層，以在閘極與鰭片/複層堆疊之側壁上提供間隔件。圖18c顯示一種額外蝕刻處理之後的最終構造，額外蝕刻處理為從鰭片/複層堆疊側壁移除過多絕緣/間隔材料，藉此只留下閘極側壁對面的間隔件。圖18d顯示凹陷蝕刻之後的最終構造，凹陷蝕刻去除基材源極/汲極區域中的鰭片/複層堆疊，藉此形成凹陷，如此凹陷鰭片/複層堆疊具有低於STI的頂部表面。注意其他實施例可以不凹陷(例如，源極/汲極區域與STI層齊平或高於STI層)。圖18e顯示疊晶 之襯墊成長之後的最終構造，在一些實施例中，其可以是薄的、p型及含有顯著分率的矽(例如，矽或含有70原子%矽之SiGe)，或是純鍺(例如，分離鍺層或是非可偵測層，其併入或包括於接著要討論的蓋部組成中)。圖18f顯示疊晶之源極/汲極蓋部生長之後的最終構造，其在一些例示實施例中可為p型，且主要包括鍺，但是包含少於20原子%錫或其他合適的合金材料，如先前所解釋的。將會進一步了解的是，注意不同於三閘構型的是二閘建構，其可包括一介電/隔離層在鰭片頂部。更注意為構成顯示於圖18e-f之源極/汲極區域之襯墊及蓋部的例示形狀不想限制本發明為特別的源極/汲極類型或是形成製程，其他源極/汲極形狀經由本發明之說明將會顯明(例如，圓形、正方形或長方形源極/汲極區域也可以實施)。
圖19a顯示一種具有雙層源極/汲極構造之奈米線電晶體構造，根據另一例示實施例。依據特別設計的不同，一些奈米線電晶體具有，例如，四個有效閘極。圖19a顯示一種含有兩奈米線之奈米線通道建構，但是其他實施例可具有任何數目的佈線。奈米線例如，可以p型矽或鍺或SiGe奈米線實施。如可見到的，一奈米線被形成或提供於基材之凹陷，且另一奈米線有效地飄浮於包括襯墊及蓋部層之源極/汲極材料雙層構造中。如同鰭片構型所述，注意源極/汲極區域中，奈米線可被源極/汲極材料之雙層結構(例如，相當薄的矽或鍺或SiGe襯墊與相當厚的高濃度鍺蓋部)取代。或者，雙層結構可被提供於原來 形成之奈米線附近，如所顯示者(其中襯墊提供於奈米線附近，蓋部然後提供於襯墊附近)。圖19b也顯示一種具有多數奈米線之奈米線構型，但在此例示案例中，非通道材料(NCM)於奈米線形成製程期間並未由個別奈米線之間除去，其可如前述般地進行。因此，一奈米線被提供於基材凹陷中，而另一奈米線有效地座落於非通道材料頂部上。注意，奈米線主動穿過通道，但是非通道材料不會。如可以見到的，襯墊及蓋部之雙層源極/汲極結構被提供於奈米線之所有其他暴露表面附近。
將會說明者，可以利用任何合適的標準半導體製程實施所述的方法，根據所使用之材料及所想要的外型輪廓不同，包括微影法、化學蒸氣沉積法(CVD)、原子層沉積法(ALD)、旋轉於其上(spin-on)沉積法(SOD)、物理蒸氣沉積法(PVD)、濕及乾蝕刻法(例如，等向性及/或非等向性)。也可利用另外的沉積技術，例如，各種材料層可以熱性生長。如本發明將會說明者，任何數目的合適材料、層幾何造型與形成製程皆可被利用以實現本發明之實施例，而提供客製的奈米線裝置或構造，如此處所述者。
例示系統
圖20顯示一種藉由根據本發明實施例構型之一或多個積體電路構造實施的電腦系統。如所示者，電腦系統1000容置一母板1002。母板1002可包括一些組件，包括但不限於，處理器1004及至少一溝通晶片1006(兩個顯示 於此例示中)，各個可物理地及電性地耦合至母板1002，或是併合於母板。如將了解的，母板1002，例如，可為任何印刷電路板，不論是主板或裝在主板上的子板或是系統1000唯一的板等等。根據其應用之不同，電腦系統1000可包括一或多個其他組件，其可能或沒有物理及電氣地耦合至母板1002。這些其他的組件可包括，但不限於，揮發記憶體(例如，DRAM)、非揮發記憶體(例如，ROM)、繪圖處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、聲音編解碼器、影像編解碼器、功率擴大器、全球定位系統(GPS)裝置、指南針、加速度計、陀螺儀、喇叭、照相機及大量儲存裝置(諸如硬碟驅動器、緻密碟片(CD)、數位萬用碟片(DVD)等等)。包括於電腦系統1000中之任何組件可包括一或多個積體電路構造，其構型有含客製化通道之奈米線電晶體。於一些實施例中，多數功能部件可被嵌入一或多個晶片中(例如，注意到溝通晶片1006可為處理器1004之部分或被嵌入處理器1004中)。
溝通晶片1006使得利用無線溝通達成與電腦系統1000間的數據傳送成為可能。術語“無線”及其衍生詞可被用於描述電路、裝置、系統、方法、技術、溝通通道等，其等可經由調變電磁輻射穿過非固體介質而傳輸數據。該術語並不暗示附屬的裝置沒有含任何佈線，雖然在一些實施例中，它們可能不含。溝通晶片1006可以實施任何多數無線標準或約定之任一者，包括但不限於， Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期進化(long term evolution)(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其等之變化以及任何其他指定為3G，4G，5G及以上的無線協定。電腦系統1000可包括多個溝通晶片1006。例如，第一溝通晶片1006可針對較短範圍之無線溝通，諸如Wi-Fi及藍芽，第二溝通晶片1006可針對較長範圍的無線溝通，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
電腦系統1000之處理器1004包括封裝於處理器1004內的積體電路晶粒。於本發明之一些實施例中，處理器1004之積體電路晶粒包括一或多個含有此處所述之客製化通道之奈米線電晶體。術語“處理器”可以指稱任一裝置或是一裝置的部分，其處理，例如，來自註冊器及/或記憶體之電子數據以轉化該些電子數據成為可被儲存於註冊器及/或記憶體的其他電子數據。
溝通晶片1006也可包括封裝於溝通晶片1006內部的積體電路晶粒。根據一些此種例示實施例，溝通晶片1006之積體電路晶粒包括一或多個含有此處所述客製化通道的奈米線電晶體。如本發明將說明的，注意的是，多標準無線電容可直接嵌入處理器1004(例如，其中任何晶片1006之功能件被嵌入處理器1004，而非具有分別的溝通晶片)。更要注意，處理器1004可為具有此種無線電容晶片組。簡言之，可以使用任何數目之處理器1004及/或溝通 晶片1006。類似地，任一晶片或晶片組可具備嵌入其中的多數功能件。
在各種實施應用中，電腦系統1000可為膝上型電腦、小筆電(netbook)、筆記型電腦、智慧手機、平板、個人數位助理(PDA)、超移動式(ultra-mobile)PC、手機、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位照相機、手提式音樂播放機或數位影像紀錄器。在進一步實施應用中，系統1000可為任何處理數據或利用此處所述之奈米線電晶體裝置的其他電子裝置(例如，含有p及n型裝置兩者的CMOS裝置，其構型有在同一晶粒上的客製化通道)。如本發明將會說明的，藉由允許使用含有在同一晶粒上之客製化及各類通道構型(例如，Si、SiGe或Si/SiGe)的奈米線電晶體，本發明之各種實施例可被用以增進任何製程節點所製造之產品的效能(例如，在微米範圍，或是次微米範圍與以上)。
許多實施例將會明顯，而且在任何數目的構型中，此處所述之特徵可以組合。本發明之一例示實施例提供一種形成奈米線電晶體構造的方法。該方法包括形成數個鰭片於基材上，各鰭片由基材延伸，及在各鰭片之相對側上形成淺溝槽隔離。該方法更包括s遮罩第一組鰭片以留下第一組未遮罩的犧牲鰭片，凹陷第一組未遮罩的犧牲鰭片以提供第一組凹陷，及於第一組凹陷之各凹陷中形成第一型複層堆疊，第一型之各個複層堆疊包括至少兩相異層，其至少一者將會被形成進入電晶體構造之通道奈米線 中。大部分案例中，該方法可包括平面化各第一型之複層堆疊。在一些此種案例中，平面化各個第一型複層堆疊包括移除第一組鰭片上方之遮罩材料。於一些案例中，該方法可包括遮罩各個第一型複層堆疊以留下第二組未遮罩犧牲鰭片，凹陷第二組未遮罩犧牲鰭片以提供第二組凹陷，及於第二組凹陷之各凹陷中形成第二型複層堆疊，第二型之各複層堆疊包括至少兩相異層。於一些此種案例中，第一及第二型複層堆疊各自以將形成為奈米線及犧牲層之層構型，及至少一共同水平面切割穿過第一型之至少一複層堆疊及第二型之至少一複層堆疊的各自奈米線層。在其他此種案例中，各個第一及第二型複層堆疊以要被形成為奈米線及犧牲層之層構型，而且不存在切割穿過第一及第二型複層堆疊之各自奈米線層之共同水平面。在一些案例中，第一型複層堆疊與第二型複層堆疊構型不同(例如，關於組成及/或應力)。例如，於一例示案例中，第一型複層堆疊被構型為用於PMOS或NMOS之一者(例如，PMOS)及第二型複層堆疊被構型為用於另一PMOS或NMOS(例如，NMOS)。在一些案例中，該方法可包括平面化各個第二型複層堆疊。在一個此種案例中，平面化各個第二型複層堆疊包括移除第一型複層堆疊上方之遮罩材料。於一些實施例中，該方法包括下述至少一者：凹陷基材上之淺溝槽隔離以暴露第一型複層堆疊之側壁；形成第一型複層堆疊上方之虛擬閘構造；形成額外之絕緣體層於第一型複層堆疊上方至虛擬閘構造的任一側；及平面化額外的絕緣體 層至虛擬閘構造之頂部。於一些此種案例中，該方法更包括：遮罩形成於基材上且用於第一型電晶體裝置之一組鰭片及/或複層堆疊，以留下形成於基材上且用於第二型電晶體裝置之一組未遮罩複層堆疊；蝕刻虛擬閘構造之未遮罩部分以暴露該組用於第二型電晶體裝置之未遮罩複層堆疊的各個複層堆疊的第一通道地帶；及自各個第一通道地帶蝕刻掉犧牲佈線間材料以提供用於各個第二型電晶體裝置之一或多條通道奈米線。於一個此種案例中，該方法更包括下述至少一者：重填充虛擬閘構造以覆蓋第一通道地帶；及平面化重填充之虛擬閘構造以去除用於第一電晶體裝置類型之第一組鰭片及/或複層堆疊上方之遮罩材料。於一些案例中，該方法可包括蝕刻餘留虛擬閘構造以暴露形成於基材上且用於第一型電晶體裝置之各該鰭片及/或複層堆疊之第二通道地帶。於一此種案例中，第二通道地帶係複層堆疊，及該方法更包括自各個第二通道地帶蝕刻掉犧牲佈線間材料以提供第一型電晶體裝置之一或多條通道奈米線。於另一此種案例中，第二通道地帶係鰭片而非複層堆疊。於一些案例中，該方法更包括形成用於各個第一及第二裝置類型閘極堆疊，及形成用於各個第一及第二裝置類型之源極/汲極區域。許多變化將會明瞭。例如，另一實施例提供一種藉由如本段中以各種方式界定之方法所形成的積體電路。
本發明之另一實施例提供一種奈米線電晶體裝置。該裝置包括於基材上之第一多數鰭片，第一多數之各 鰭片自基材延伸。該裝置更包括於第一多數鰭片之各鰭片上的第一型複層堆疊，各第一型複層堆疊包括含一或多條奈米線之通道地帶。該裝置更包括基材上之第二多數鰭片，第二多數之各鰭片自基材延伸。該裝置更包括第二多數鰭片之各鰭片上的第二型複層堆疊，第二型之各複層堆疊包括含一或多個奈米線之通道地帶。第一型複層堆疊之一或多條奈米線與第二型複層堆疊之一或多條奈米線的構型(例如，關於組成及/或應力)不同。於一些案例中，該裝置包括第一及第二多數鰭片之各鰭片之相對側上的淺溝槽隔離。於一些案例中，至少一共同水平面切割過穿過第一型之至少一複層堆疊及第二型之至少一複層堆疊的各自奈米線。在其他案例中，沒有共同水平面切割穿過第一及第二型複層堆疊兩者之各自奈米線。於一些案例中，第一型複層堆疊被構型為用於PMOS或NMOS之一者，及第二型複層堆疊被構型為用於PMOS或NMOS之另一者。於一些案例中，各個第一及第二型複層堆疊被以奈米線層及犧牲層構型，奈米線形成自奈米線層及在通道地帶中犧牲層被去除。於一些案例中，該裝置可包括閘極堆疊及源極/汲極區域。本發明之另一實施例提供一種積體電路，其包括本段落中所界定各種裝置。另一實施例提供一種包括該積體電路之系統。
本發明之另一實施例提供一種奈米線電晶體裝置。於此例示案例中，該裝置包括數個第一鰭片於一基材中，各第一鰭片自基材延伸。該裝置更包括第一型複層堆 疊於各第一鰭片上，各第一型複層堆疊包括含一或多條奈米線之通道地帶。該裝置更包括數個第二鰭片於該基材上，各第二鰭片自基材延伸並高於第一鰭片，且包括通道地帶。第一型複層堆疊之一或多條奈米線之構型不同於第二鰭片。於一些案例中，該裝置可包括各第一鰭片及第二鰭片相對側上的淺溝槽隔離。於一些案例中，第一型複層堆疊被構型為用於PMOS或NMOS之一者，第二鰭片被構型為用於PMOS或NMOS之另一者。於一些案例中，該裝置可包括閘極堆疊及源極/汲極區域。本發明之另一實施例提供一種包括本段落所界定之各種裝置的積體電路。另一實施例提供一種包括積體電路之系統。
為了闡明及敘述目的之故，已經於先前之描述中呈現本發明之例示實施例。但是並非想要排除其他或限制本發明於所揭露的特定精確型態。經由本發明之教示，許多修改及變化是可能的。所欲的是，本發明的權利範圍並非受限於此等詳細說明，而是由所附加之申請專利範圍所界定。

Claims (20)

  1. 一種積體電路，其包含：於一基材上之一第一型之複層堆疊，該第一型之複層堆疊包含第一材料層及第二材料層，其中該第二材料層包含一通道奈米線；以及於該基材上之一第二型之複層堆疊，該第二型之複層堆疊包含第一材料層及第二材料層，其中該第二材料層包含一通道奈米線；其中至少一水平面穿透該第一型之複層堆疊及該第二型之複層堆疊之個別該第一材料層，並且該水平面穿透之個別該第一材料層以不同的厚度及半導體材料之至少一者來構型。
  2. 如請求項1之積體電路，進一步包含數個鰭片，其中各鰭片從該基材延伸及包括該第一型之複層堆疊或該第二型之複層堆疊於其上。
  3. 如請求項2之積體電路，其中具有該第一型之複層堆疊於其上之鰭片與具有該第二型之複層堆疊於其上之鰭片的構型不同。
  4. 如請求項1之積體電路，其中個別通道奈米線各包含鍺或矽、或其之一合金。
  5. 如請求項1之積體電路，其中一第二水平面穿透該第一型及該第二型之複層堆疊兩者之個別通道奈米線，並且該第二水平面穿透之個別該等通道奈米線以不同的厚 度及半導體材料之至少一者來構型。
  6. 如請求項5之積體電路，其中該第二水平面穿透之個別該等通道奈米線進一步以不同的極性及摻雜來構型。
  7. 如請求項1之積體電路，其中該等通道奈米線之至少一者是一奈米帶。
  8. 一種包含請求項1之積體電路的電子裝置。
  9. 一種積體電路，其包含：於一基材上之一第一型之複層堆疊，該第一型之複層堆疊包含第一材料層及第二材料層，其中該第二材料層包含一通道奈米線；以及於該基材上之一第二型之複層堆疊，該第二型之複層堆疊包含第一材料層及第二材料層，其中該第二材料層包含一通道奈米線；其中至少一水平面穿透該第一型之複層堆疊及該第二型之複層堆疊之個別該通道奈米線，並且該水平面穿透之個別該等通道奈米線以不同的厚度及半導體材料之至少一者來構型。
  10. 如請求項9之積體電路，其中該水平面穿透之個別該等通道奈米線進一步以不同的極性及摻雜來構型。
  11. 如請求項9之積體電路，其中該第一型之複層堆疊及該第二型之複層堆疊之至少一者包括至少二通道奈米線。
  12. 如請求項9之積體電路，其中一第二水平面穿透該第一型之複層堆疊及該第二型之複層堆疊之個別該等第一材料層，並且該第二水平面穿透之個別該等第一材料層 以不同的厚度及半導體材料之至少一者來構型。
  13. 如請求項9之積體電路，進一步包含數個鰭片，其中各鰭片從該基材延伸及包括該第一型之複層堆疊或該第二型之複層堆疊於其上。
  14. 如請求項9之積體電路，其中該第一型之複層堆疊被構型為用於PMOS或NMOS之一者，及該第二型之複層堆疊被構型為用於PMOS或NMOS之另一者。
  15. 如請求項9之積體電路，其中該等通道奈米線之至少一者是一奈米帶。
  16. 一種用於形成積體電路之方法，該方法包含：使形成於一基材上之一第一組之鰭片遮罩以留下一第一組之未遮罩犧牲鰭片；使形成於該基材上之該第一組之未遮罩犧牲鰭片凹陷以提供一第一組之凹陷；形成一第一型之複層堆疊於該第一組之凹陷的各凹陷中，各該第一型之複層堆疊包含第一材料層及第二材料層，其中該第二材料層包含適用於使用作為一奈米線通道之一半導體材料；使各該第一型之複層堆疊遮罩以留下一第二組之未遮罩犧牲鰭片；使形成於該基材上之該第二組之未遮罩犧牲鰭片凹陷以提供一第二組之凹陷；以及形成一第二型之複層堆疊於該第二組凹陷的各凹陷中，各該第二型複層堆疊包含第一材料層及第二材料 層，其中該第二材料層包含適用於使用作為一奈米線通道之一半導體材料；其中至少一水平面穿透該第一型之複層堆疊及該第二型之複層堆疊之個別該第一材料層，並且該水平面穿透之個別該等第一材料層以不同的厚度及半導體材料之至少一者來構型。
  17. 如請求項16之方法，其中一第二水平面穿透該第一型及該第二型之複層堆疊兩者之個別通道奈米線，並且該第二水平面穿透之個別該等通道奈米線以不同的厚度及半導體材料之至少一者來構型。
  18. 如請求項17之方法，其中該水平面穿透之個別該等通道奈米線進一步以不同的極性、摻雜、及應力來構型。
  19. 如請求項16之方法，進一步包含：蝕刻掉各該第一型及該第二型之複層堆疊的該第一材料層。
  20. 如請求項16之方法，其中一第二水平面穿透該第一型及該第二型之複層堆疊兩者之個別通道奈米線，並且該第二水平面穿透之個別該等通道奈米線以不同的半導體材料、極性、及摻雜來構型。
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