TW201732941A - 具有超薄鰭外形的電晶體及其製造方法 - Google Patents

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Abstract

說明具有超薄鰭外形的電晶體及其製造方法。電晶體包括半導體基板，半導體基板具有形成於半導體基板上的絕緣層。鰭從半導體基板延伸。鰭具有在半導體基板上的子鰭部及在子鰭部上的主動鰭部。子鰭部配置於形成在絕緣層中的溝槽中。子鰭部包括III-V半導體材料以及主動鰭部包括IV族半導體材料。

Description

具有超薄鰭外形的電晶體及其製造方法
本發明的實施例關於具有超薄主動鰭外形的場效電晶體(FET)及其製造方法。
在過去數十年，積體電路的特徵縮放一直是成長的半導體產業背後的推力。縮放成愈來愈小的特徵能夠在半導體晶片的有限可用面積上增加功能單元的密度。舉例而言，縮小的電晶體尺寸允許數目增多的記憶體裝置併入於晶片上，導致可以製造容量增加的產品。但是，對於愈來愈多的容量之推動並非沒有問題的。使各裝置的性能最佳化的必需性變得愈來愈重要。
由鍺為基礎材料系統形成的半導體裝置由於低有效質量與降低的雜質散佈而在電晶體通道中提供超乎尋常高的電洞遷移率。這些裝置提供高驅動電流性能及對於未來的低功率、高速邏輯應用顯示大有可為。但是，在鍺為基礎的裝置領域中仍然需要顯著的改良。
此外，在製造積體電路裝置時，隨著裝置尺寸持續縮 小，例如三閘極電晶體等多閘極電晶體、或是例如奈米佈線等閘極全圍繞裝置變得愈來愈重要。已嘗試很多不同的技術來降低這些電晶體的通道或外部電阻。但是，在通道或外部電阻抑制的領域中仍需要顯著的改良。而且，已嘗試很多不同的技術以製造具有例如SiGe、Ge、及III-V材料等非Si通道材料之裝置。但是，仍然需要顯著的製程改良以將這些裝置集成於Si晶圓上。
100‧‧‧場效電晶體
102‧‧‧鰭
104‧‧‧基板
106‧‧‧子鰭部
108‧‧‧主動鰭部
110‧‧‧閘極堆疊
112‧‧‧源極區
113‧‧‧通道區
114‧‧‧汲極區
115‧‧‧溝槽部
116‧‧‧絕緣層
117‧‧‧基板部
118‧‧‧上表面
120‧‧‧上表面
122‧‧‧底部
124‧‧‧介面
126‧‧‧側壁
127‧‧‧側壁
128‧‧‧頂點
129‧‧‧基板部
130‧‧‧頂部
132‧‧‧底部
134‧‧‧側壁
136‧‧‧側壁
140‧‧‧閘極電極層
142‧‧‧閘極介電層
144‧‧‧功函數金屬層
146‧‧‧填充金屬層
200‧‧‧CMOS積體電路裝置
202‧‧‧P型場效電晶體
204‧‧‧N型場效電晶體
206‧‧‧基板
208‧‧‧第一子鰭
210‧‧‧第二子鰭
212‧‧‧絕緣層
214‧‧‧主動鰭部
216‧‧‧主動鰭
220‧‧‧閘極堆疊
222‧‧‧閘極介電層
224‧‧‧P型功函數金屬
226‧‧‧閘極填充材料
230‧‧‧N型閘極堆疊
232‧‧‧閘極介電層
234‧‧‧N型功函數金屬
236‧‧‧閘極填充材料
250‧‧‧介面
300‧‧‧平面式電晶體
310‧‧‧第二絕緣層
320‧‧‧上表面
330‧‧‧上表面
400‧‧‧奈米佈線裝置
410‧‧‧主動鰭部的其餘部份
412‧‧‧分離鰭部
420‧‧‧閘極堆疊
422‧‧‧閘極介電層
424‧‧‧功函數金屬
426‧‧‧填充材料
500‧‧‧基板
502‧‧‧圖型化遮罩
504‧‧‧犧牲鰭
506‧‧‧間隙
508‧‧‧絕緣層
510‧‧‧縱橫比阱溝槽
512‧‧‧基板溝槽
514‧‧‧介面
516‧‧‧頂點
518‧‧‧基板溝槽
520‧‧‧子鰭半導體材料
522‧‧‧部份
524‧‧‧終止高度
526‧‧‧上表面
528‧‧‧凹部
530‧‧‧主動鰭半導體材料
532‧‧‧主動鰭半導體材料
534‧‧‧側壁
540‧‧‧閘極堆疊
542‧‧‧閘極介電層
544‧‧‧閘極電極
546‧‧‧功函數金屬
548‧‧‧填充金屬
600‧‧‧計算裝置
700‧‧‧中介器
702‧‧‧第一基板
704‧‧‧第二基板
706‧‧‧球柵陣列
708‧‧‧金屬互連
710‧‧‧通路
712‧‧‧矽穿孔通路
714‧‧‧嵌入裝置
圖1A是根據本發明的實施例之場效電晶體的斜向視圖；圖1B是經過圖1A的場效電晶體的閘極電極及通道區取得之圖1A的場效電晶體的剖面視圖。
圖1C是根據本發明的實施例之絕緣層上方延伸的具有子鰭之場效電晶體的剖面視圖。
圖1D是根據本發明的實施例之位於絕緣層內的具有子鰭底部之場效電晶體的剖面視圖。
圖2是根據本發明的實施例之具有N型場效電晶體及P型場效電晶體之CMOS裝置的剖面視圖。
圖3是根據本發明的實施例之平面場效電晶體的剖面視圖。
圖4是根據本發明的實施例之奈米佈線裝置的剖面視圖。
圖5A-5L是根據本發明的實施例之場效電晶體製造方 法的不同作業之剖面視圖。
圖6是根據本發明的實施例之一實施的計算裝置。
圖7是實施本發明的一或更多實施例之中介器。
【發明內容及實施方式】
本發明的實施例關於具有超薄鰭外形的場效電晶體及其製造方法。在下述說明中，揭示眾多具體細節以助於提供完整瞭解本發明的實施例。在其它實例中，未詳細說明習知的半導體裝置概念及技術以免不必要地模糊本發明的實施例。
本發明的實施例關於具有超薄鰭外形的場效電晶體。本發明的實施例的電晶體包含具有子鰭部及主動鰭部的鰭。子鰭部配置於形成在基板上的絕緣層中，例如淺溝槽隔離層。主動鰭部配置於子鰭部及於絕緣層的上表面上方延伸。閘極堆疊形成於主動鰭部上，以及，源極和汲極區配置於閘極堆疊的相對側上。主動鰭部比子鰭部還薄以產生具有增進的靜電性之電晶體。在本發明的實施例中，主動鰭部具有寬度小於最小寬度或關鍵尺寸(CD)之薄主動鰭部，可以被微影地界定用於製程節點，製程節點是用以製造包含電晶體於其中的積體電路。在本發明的具體實施例中，主動鰭部是IV族半導體，例如鍺，子鰭部是III-V半導體，例如砷化鎵(GaAs)，形成於單晶矽基板上。在本發明的實施例中，電晶體是P型電晶體。本發明的實施例之電晶體可以是平面電晶體、例如三閘極電晶體及雙閘 極電晶體等多閘極電晶體、或是例如奈米佈線等閘極全圍繞電晶體。
在本發明的實施例中，藉由在配置於例如矽基板等半導體基板上的例如淺溝槽隔離層等絕緣層中形成溝槽，以製造電晶體。溝槽具有高縱橫比(深度：寬度)，例如至少2：1，以提供縱橫比阱(ART)溝槽。然後，在ART溝槽中生長例如GaAs等子鰭半導體材料。在本發明的實施例中，生長III-V半導體材料直到其完全地填充溝槽及延伸於絕緣層的上方。以例如化學機械拋光(CMP)，移除部份延伸於絕緣層上方的III-V半導體材料。由於III-V半導體材料生長於ART溝槽中，所以，在ART溝槽內，例如穿過錯位等導因於絕緣層的側壁上之III-V半導體材料之間的晶格失配之缺陷會終止ART溝槽內於絕緣層的側壁上。依此方式，生長子鰭部，其具有原始的及無缺陷的最上部份。接著，將子鰭的頂部凹陷於絕緣層的上表面之下。然後，主動的鰭半導體材料生長於ART溝槽內子鰭的上表面上。在本發明的實施例中，生長主動鰭半導體材料直到其延伸於絕緣層的上表面上方為止。在一實施例中，主動鰭半導體材料是IV族半導體，例如鍺。在本發明的實施例中，主動的鰭半導體材料是與子鰭半導體材料晶格匹配的。舉例而言，然後，以CMP移除部份延伸於絕緣層上方的主動半導體材料。接著，藉由例如蝕刻以露出主動鰭部的側壁，而使絕緣層凹陷。然後，藉由例如濕蝕刻而橫向地蝕刻結果的曝露主動鰭部，以降低曝露的主 動鰭部之橫向寬度。閘極堆疊形成於薄化的主動鰭部上，以及，源極和汲極區形成於閘極電極的相對側上以完成電晶體的製造。
整體而言，在實施例中，子鰭部份首先形成於ART溝槽中以提供實質上無缺陷的子鰭部表面。然後，在ART溝槽內，主動鰭生長於實質上無缺陷的子鰭部表面。然後，使ART溝槽的絕緣層凹陷以露出高度品質、實質上無缺陷的主動鰭部。然後，將露出的主動鰭部薄化以提供超薄鰭外形。由於主動鰭部已生長於原始無缺陷的子鰭表面上，所以，主動鰭部是高品質無缺陷的半導體材料。此外，藉由橫向濕蝕刻主動鰭部，移除導因於處理之主動鰭部的側壁上之任何缺陷或損傷。此外，本發明的實施例能夠造成寬度小於最小尺寸或關鍵尺寸(CD)之超薄主動鰭部，可以被光微影地界定用於製程節點，製程節點是用以製造包含具有超薄主動鰭部的電晶體於其中的積體電路。
圖1A是根據本發明的實施例之場效電晶體100的斜向視圖。圖1B是經過電晶體的閘極電極及通道區取得之電晶體100的剖面視圖。電晶體100包含從基板104延伸的鰭102。鰭102具有子鰭部106及主動鰭部108。閘極堆疊110形成於主動鰭部108。源極區112和汲極區114配置於閘極堆疊110的相對側上。如圖1B所示，鰭102具有位於閘極堆疊110之下的通道區113以及在源極區112與汲極區114之間。當電晶體「開啟(ON)」時，電流從源極區112流經通道區113而至汲極區114。鰭102 具有垂直於電流方向的寬度(W)、以及平行於電流流動方向的長度(L)、以及從子鰭部106的底部至主動鰭部108的頂部測得的高度(H)。
在本發明的實施例中，子鰭部106具有溝槽部115及基板部117。溝槽部115配置於絕緣層116中的ART溝槽中，例如在淺溝槽隔離(STI)中，絕緣層116係配置於基板104上。基板部117配置於基板104中，在絕緣層116之下。在實施例中，如圖1A及1B中所示，子鰭部106可以具有上表面118，上表面118與絕緣層116的上表面120實質上共平面。
在另一實施例中，如圖1C中所示，子鰭部106可以具有稍微地延伸於絕緣層116的上表面上方之部份107，諸如延伸約3奈米超出於絕緣層116的上表面。此配置確保主動鰭部完全曝露於閘極控制。
在實施例中，溝槽部115具有底部112，底部112與絕緣層116的底部及基板104的頂部形成的介面124共平面。在實施例中，在絕緣層116中的溝槽部115的底部122比子鰭部106的上表面118還寬。較寬的底部122使得鰭102更穩定及更可以製造。在實施例中，基板絕緣部115的底部122比子鰭部106的上表面118寬10-50%。在實施例中，溝槽部106的側壁126從底部122向內朝向上表面118逐漸地及連續地尾端漸細。在實施例中，子鰭部106的溝槽部115具有至少2：1的縱橫比(深度：寬度)，在其它實施例中為至少3：1，其中，寬度是取在底 部122與上表面118之間的中點。
在本發明的實施例中，子鰭部106的基板部117配置於形成在基板104中的小面溝槽中。在實施例中，小面溝槽延著鰭102的寬度具有「V」形，以致於從介面124向內朝向更深入基板104的頂點128，側壁127尾端漸細。在本發明的實施例中，小面側壁127是(100)單晶矽基板或晶圓的<111>平面。造成的子鰭106具有較低的部117，採取小面溝槽的形狀以及朝向在頂點128之最底部點而尾端漸細。在實施例中，從介面124至頂點128的垂直距離不小於子鰭部106的全部高度的約25%，但是不大於鰭部106的全部高度的約50%。在另一實施例中，從介面124至頂點128的垂直距離小於子鰭部106的全部高度的25%。
在本發明的實施例中，如圖1D所示，子鰭部106僅具有溝槽部115且未具有基板部117。在本發明的實施例中，子鰭部106的溝槽部115形成於小面溝槽或「V」形成溝槽中，小面溝槽或「V」形成溝槽形成於位於絕緣層116之間的基板104之基板部129中。在另一實施例中，如圖1D所示，小面溝槽的底部128與介面124實質上共平面。在實施例中，底部128可以稍微高於介面124。位於絕緣層116之間、介面124上方之基板的其餘部份129具有的外形是隨著其接近絕緣層116的底部而向外展開、以及延著V形溝槽小面化。
在實施例中，子鰭部106是由不同於基板104的半導 體材料製造。在實施例中，整個子鰭部106是由單一半導體材料形成的同質本體。在另一替代實施例中，基板104可由不同的半導體材料構成，以提供例如緩衝器、分級、或所需的電特徵。在另一替代實施例中，子鰭部106由III-V材料形成，例如但不限於GaAs、AlAs、GaAsP、及GaInP。在具體實施例中，子鰭半導體材料是GaAs。
主動鰭部108具有直接形成於子鰭部106的上表面118上之頂部130及底部132、以及平行於鰭102的長度(L)方向之成對的橫向相對立側壁136。在實施例中，主動鰭部108的底部132比子鰭部106的上表面118具有更小的寬度。在實施例中，主動鰭部108的底部132比子鰭部106的上表面118窄10-50%。在實施例中，主動鰭部108的高度約為40-80奈米，以及，在高度的中點之寬度約在5-15奈米的範圍內。在實施例中，主動鰭部108的底部132比主動鰭部108的頂部130還寬，以及，側壁136從主動鰭部108的底部132向內至頂部130而尾端漸細。在實施例中，如圖1A及1B中所示，主動鰭部108具有實質圓化的頂部130。但是，在其它實施例中，主動鰭部108的頂部130可以實質上平坦的。在仍然其它實施例中，主動鰭部108的頂部130可以具有設有圓化角落的平坦表面。須瞭解，上述對於鰭102的主動鰭部108說明之超薄鰭外形在某些實施例中可以侷限於通道區113，亦即，在閘極堆疊110之下的區域。舉例而言，如同下述將說明般，鰭102的主動鰭部108的源極和汲極區可以被工 程化或一起被取代以製造耦合至通道區113的源極和汲極結構。
在本發明的實施例中，主動鰭部108由能帶隙比子鰭部106的上表面118處的半導體材料還小的半導體材料形成(例如，主動鰭部108具有的能帶隙比子鰭部106的上表面118處的半導體材料的能帶隙至少小0.3eV)。在實施例中，主動鰭半導體材料是與在子鰭部106的上表面118之半導體材料晶格匹配的半導體材料。在本發明的實施例中，主動鰭半導體材料是IV族半導體材料，例如Ge及SiGe。在具體實施例中，主動鰭半導體材料是鍺。如同到處使用般，鍺、純鍺或基本上純鍺等詞是用以說明即使不是全部也是很大量的鍺構成的鍺材料。但是，須瞭解，實際上難以形成100%的純鍺，因此，純鍺會包含極少百分比的Si。Si在沈積Ge的期間被包含作為不可避免的雜質或是成分、或是在後置沈積處理期間於擴散時「污染」Ge。如此，關於鍺通道之此處說明的實施例包含含有例如「雜質」等級之相當少量的非Ge原子或物種，例如Si。在本發明的實施例中，主動鰭部108由具有至少80原子百分比的Ge之SiGe形成。
在本發明的實施例中，可以在例如半導體基板等基板上形成或執行。在一實施中，半導體基板可為使用塊矽或形成的結晶基板或是矽在絕緣體上的基板。在其它實施中，可以使用可以與矽相結合或不結合之替代材料，形成半導體基板，包含但不限於鍺、銻化銦、碲化鉛、砷化 銦、磷化銦、砷化鎵、銦鎵砷化物、銻化鎵、及/或其它III-V族或IV族材料。雖然此處說明一些可用以形成基板的材料實例，但是，可作為半導體裝置建立於其上的基石之任何材料都落在本發明的精神及範圍內。
如同此技藝中熟知般，將源極112和汲極114區形成為相鄰於，且在各場效電晶體的閘極堆疊110的相對側上。通常使用佈植/擴散處理(舉例而言，其中，為了N型裝置，佈植/擴散N型摻雜物，為了P型裝置，佈植/擴散P型摻雜物)或者蝕刻/沈積處理，以形成源極112和汲極114區域。在前一處理中，例如硼、鋁、銻、磷、或砷等摻雜物可以離子佈植至鰭102中，以形成源極112和汲極114區。退火處理跟隨在離子佈植處理之後，活化摻雜物及促使它們又擴散進入鰭102。在後一處理中，鰭102首先被蝕刻以在源極112和汲極114區的位置形成凹陷。然後，執行磊晶沈積處理，以用以製造源極112和汲極114區的材料來填充凹陷。在某些實施中，使用例如矽鍺或矽碳化物等矽合金以製造源極112和汲極114區。在某些實施中，以例如硼、砷、或磷等摻雜物，原地沈積磊晶沈積的矽合金。在另外的實施例中，使用例如鍺或III-V材料或合金等一或更多替代的半導體材料，形成源極112和汲極114區。而且，在另外的實施例中，一或更多層金屬及/或金屬合金可以用以形成源極112和汲極114區。
在本發明的實施例中，源極區112包含位於閘極堆疊110的源極側上之鰭102的主動部108，汲極區114包含 位於閘極堆疊110的汲極側上之鰭102的主動部108。在本發明的實施例中，半導體材料136可以生長於主動鰭部108的源極和汲極部份上，以便放大源極112和汲極114部份並藉以降低接觸電阻。在一此實施例中，半導體材料136可以是用以形成主動鰭的相同材料，例如鍺。在本發明的實施例中，如圖1A所示，增加的半導體136是磊晶生長的且具有小面表面。在又其它實施例中，源極112和汲極114區中的主動鰭部會稍微凹陷或者甚至被完全移除，以生長具有不同於主動鰭部108的半導體材料之源極和汲極區，以便修整電晶體的電特徵或產生經過裝置的通道區113的機械應力。在實施例中，源極112和汲極114區中的主動鰭部被部份地或完全地移除，然後再以在用於P型裝置的通道區113上產生壓縮應力或是在用於N型裝置之通道區113中產生拉伸應力的半導體再生長。在舉例說明的實施例中，造成的裝置是具有鍺通道區113及單軸向壓縮應力InGaAs源極112和汲極114區之P型裝置。
在實施例中，電晶體100包含形成於頂部130上且延著主動鰭部108的通道區113的側壁134之閘極堆疊110。在實施例中，閘極堆疊110由閘極電極層140及閘極介電層142等至少二層形成。
閘極介電層142包含一層或層堆疊。一或更多層包含氧化矽、二氧化矽(SiO2)及/或高k介電材料。高k介電材料包含例如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅等元素。在閘極介電層中可使 用的高k材料的實例包含但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鉛鋅氧化鈮酸鹽。在某些實施例中，當使用高k材料時，可以對閘極介電層執行退火處理以增進其品質。
閘極電極層140形成於閘極介電層142上且取決於電晶體是P型或N型電晶體而包含至少一P型功函數或N型功函數金屬。在某些實施例中，閘極電極層由二或更多金屬層的堆疊組成，其中，一或更多金屬層是功函數金屬層144且至少一金屬層是填充金屬層146。
對於P型電晶體，可用於閘極電極的金屬包含但不限於釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如氧化釕。P型金屬層將能夠形成功函數在約4.9eV及約5.2eV之間的P型閘極電極。對於N型電晶體，可用於閘極電極的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、及這些金屬的碳化物，例如鉿碳化物、鋯碳化物、鈦碳化物、鉭碳化物、及鋁碳化物。N型金屬層將能夠形成功函數在約3.9eV及約4.2eV之間的N型閘極電極。
在某些實施例中，閘極電極可由「U」形結構組成，「U」形結構包含實質上平行於基板表面之底部以及實質上垂直於基板上表面的二側壁部。在另一實施中，形成閘極電極之至少一金屬層可以單純地為平面層，實質上平行於基板的上表面且未包含實質上垂直於基板的上表面之側 壁部。在本發明的另外實施中，閘極電極由U形結構、平面的、非U形結構之組合所組成。舉例而言，閘極電極由形成於一或更多平面的、非U形層之上的一或更多U形金屬層組成。
在本發明的某些實施中，成對的側壁間隔器可以形成於包圍閘極堆疊110之閘極堆疊110的對立側上。側壁閘隔器可由例如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽、及氮氧化矽。用於形成側壁間隔器的處理是此技藝中熟知的且一般包含沈積及蝕刻處理步驟。在替代實施中，可以使用眾多成對的間隔器，舉例而言，二對、三對、或四對側壁間隔器可以形成於閘極堆疊的相對側上。
一或更多層間介電質(ILD)沈積於場效電晶體上。使用已知可應用在積體電路結構中的介電材料，形成ILD層。可以使用的介電材料的實施例包含但不限於二氧化矽(SiO2)、摻雜碳的氧化物(CDO)、氮化矽、例如八氟環丁烷或聚四氟乙烯等有機聚合物、氟矽玻璃(FSG)、及/或例如倍半矽氧烷、矽氧烷、或有機矽酸鹽玻璃等有機矽酸鹽。ILD層包含毛細孔或氣隙以進一步降低它們介電常數。形成於ILD中的金屬層可以用以電互連形成於基板104上的不同電晶體100成為有功能的積體電路，例如但不限於微處理器及記憶體。
圖2是根據本發明的實施例之包含P型場效電晶體202及N型場效電晶體204之CMOS積體電路裝置200的剖面視圖。CMOS裝置200包含基板206及如上所述地形 成於絕緣層212中的第一子鰭208和第二子鰭210。P型場效電晶體202包含由IV族半導體材料形成的主動鰭部214。N型場效電晶體204包含由III-V半導體材料形成的主動鰭216。P型場效電晶體202包含閘極堆疊220，N型場效電晶體包含閘極堆疊230。在本發明的實施例中，閘極堆疊220包含閘極介電層222、P型功函數金屬224、及閘極填充材料226。在本發明的實施例中，N型閘極堆疊230包含閘極介電層232、N型功函數金屬234、及閘極填充材料236。在本發明的實施例中，閘極介電層222及閘極介電層232可由例如高k材料等相同的閘極介電材料形成。替代地，閘極介電層222及閘極介電質232在成份及/或厚度上可以不同，可由不同的介電材料形成。在本發明的實施例中，子鰭208及子鰭210是由相同的III-V半導體材料形成。如同圖2的虛線所示般，閘極堆疊220及閘極堆疊230可以彼此直接接觸。在實施例中，如圖2所示般，形成垂直的或實質上垂直的介面250，其中，閘極堆疊230的N型功函數金屬234及閘極堆疊220的P型功函數金屬224在絕緣層212上交會。在一此實施例中，P/N接面形成於介面250處。
圖3是根據本發明的實施例之平面式場效電晶體的剖面視圖。平面式電晶體300包含鰭102，如上所述，鰭102包含形成於絕緣層116中的子鰭部106，絕緣層116形成於基板104上。此外，鰭102包含形成於子鰭部106上的主動鰭部108。第二絕緣層310形成為圍繞且直接相 鄰主動鰭部108且具有上表面320，上表面320與主動鰭部108的上表面330是平的。如圖3所示，閘極堆疊110形成於主動鰭部108的上表面330上以及第二絕緣層310上。如上所述，源極區和汲極區形成於閘極堆疊110的對立側上。
圖4是根據本發明的實施例之奈米佈線裝置400的剖面視圖。如上所述，奈米佈線裝置400包含子鰭部106，如上所述，子鰭部106形成於絕緣層116中，絕緣層116形成於基板104上。奈米佈線裝置400包含主動鰭部的其餘部份410以及在主動鰭部的其餘部410上方分離的鰭部412。如圖4所示，較低的主動鰭部410直接配置於子鰭部106的上表面上。分離的主動鰭部412由閘極堆疊420完全圍繞。分離的主動鰭部412提供通道奈米佈線給奈米佈線裝置400。閘極堆疊420包含與主動鰭412的分離部份直接接觸的閘極介電層422以及與閘極介電質422直接接觸的功函數金屬424。閘極堆疊420又包含填充材料426。絕緣層430配置於主動鰭部的其餘部份410與閘極堆疊420之間。源極和汲極區形成於閘極堆疊420的對立側上且直接接觸分離的主動鰭部412。在實施例中，分離的主動鰭部412是直徑約在2-10奈米範圍的奈米佈線。
根據本發明的實施例之電晶體、裝置、及積體電路的形成方法顯示於圖5A-5L中。在本發明的實施例中，方法始於提供基板500。在實施例中，基板500是例如上述的半導體基板。在具體實施例中，半導體基板是單晶矽基 板。圖型化遮罩502形成於基板上。圖型化遮罩502界定犧牲鰭將由基板500形成之位置。在實施例中，圖型化遮罩502由例如氮化矽等硬遮罩材料形成。圖型化硬遮罩502可由任何熟知的技術形成。
接著，如圖5B所示，至少一個但通常是多個犧牲鰭504形成於基板500中。鰭504具有高度(H)及寬度(W)，其中，寬度是典型上在鰭高度的中點取得的鰭平均寬度。在實施例中，鰭504具有至少2：1的縱橫比(H：W)，一般至少3：1，理想上至少4：1。犧牲鰭504後續將被用以界定縱橫比阱(ART)溝槽以用於形成再生長的半導體鰭之後續的半導體材料沈積。在實施例中，如圖5B所示，鰭504的底部或基部具有比鰭504的頂部還寬的寬度。這能夠後續形成具有較寬的基部之子鰭的鰭，藉以增加鰭的穩定力。可以使用任何熟知的處理以形成犧牲鰭504，例如，與硬遮罩502對齊，乾式蝕刻基板500以產生鰭504。當基板500是矽基板時，使用包括例如HBr/Cl或NF3之蝕刻化學品，蝕刻犧牲鰭504。
接著，如圖5C中所示，例如淺溝槽隔離層等絕緣層508地毯式地沈積覆蓋犧牲鰭504上的基板500以及鰭504之間的間隙506。然後，平坦化絕緣層508的上表面，以致於犧牲鰭504的上表面與絕緣層508的上表面共平面。以例如化學機械拋光(CMP)或電漿背蝕，平坦化絕緣層508。在實施例中，使用化學機械拋光處理以平坦化絕緣層508以移除硬遮罩502，以致於犧牲鰭504的上 表面與絕緣層508的上表面是平的。在替代實施例中，將絕緣層508平坦化以與硬遮罩502的上表面共平面。
接著，如圖5D所示，移除犧牲鰭504以在絕緣層508中產生縱橫比阱(ART)溝槽510。ART溝槽510在絕緣層中具有的型態比(深度(D)：寬度(W))，足以提供後續沈積子鰭半導體材料或多個材料期間產生的錯位或缺陷的縱橫比阱，錯位或缺陷可為例如穿過錯位。在本發明的實施例中，ART溝槽510具有至少2：1的縱橫比，一般至少3：1，且理想上至少4：1。
在本發明的實施例中，在各ART溝槽510之下的半導體基板500的部份被移除，以在絕緣層508的底部與基板500的頂部之間的介面514之下的基板500中產生基板溝槽512。在實施例中，基板溝槽512具有「V」形外形，溝槽的最寬部份在介面514，而頂點516較深入基板。在實施例中，基板的側壁518是單晶半導體基板的平面或小面。在具體實施例中，它們是(100)單晶基板或晶圓的<111>平面。在實施例中，基板溝槽512的底部516是在介面514之下10至30奈米之間。例如電漿蝕刻或濕蝕刻等任何熟知的蝕刻技術可用以移除犧牲鰭504及基板的一部份，以產生基板溝槽512。在本發明的實施例中，使用乾蝕刻以移除犧牲鰭510及一部份基板500，然後，使用例如氫氧化四甲銨(TMAH)等濕蝕刻以在基板500中產生小面化的側壁518。
接著，如圖5E中所示，在ART溝槽510及基板溝槽 518(假使使用時)中形成子鰭半導體材料520。在實施例中，如圖5E所示，沈積子鰭半導體材料520直到它完全填充溝槽510及具有延伸於絕緣層508的上表面上方之部份522為止。在實施例中，以例如金屬有機化學汽相沈積(MOCVD)或分子束磊晶(MBE)等任何熟知的處理，磊晶生長子鰭半導體材料520。隨著磊晶半導體材料從溝槽的底部向上生長，缺陷實質上終止於或完全終止於溝槽的側壁上的終止高度524。因此，在終止高度524上方的子鰭半導體材料520的任何部份是無缺陷的或基本上無缺陷的。在本發明的實施例中，子鰭半導體材料不同於形成半導體基板500的半導體材料。在本發明的實施例中，子鰭半導體材料520是III-V半導體材料，例如但不限於GaAs、AlAs、GaAsP或GaInP。在本發明的實施例中，子鰭半導體材料520可為包含多層不同的半導體材料之複合材料，以提供緩衝層、分級或特定電特徵，例如絕緣。
將延伸於絕緣層508的上表面上方之子鰭半導體材料520的部份522移除。在本發明的實施例中，以例如化學機械拋光等平坦化處理，移除子鰭半導體材料520的部份522。如圖5F所示，平坦化處理造成具有與絕緣層508的上表面實質共平面之上表面的子鰭半導體材料520。
接著，如圖5G所示，子鰭半導體材料520向下凹陷至絕緣層508的上表面之下。在實施例中，子鰭半導體材料520凹陷至上表面526在高度524上方的程度，在此高度，半導體材料520中的錯位實質上或完全地消除。依此 方式，凹陷的半導體材料524的上表面526是原始的且實質地或完全地無缺陷。在實施例中，子鰭半導體材料520的凹陷程度決定主動鰭部的最終高度，根據配合圖5H及5I之下述所述的處理，形成主動鰭部的最終高度。
接著，如圖5H所示，主動鰭半導體材料530生長於凹部528中。在實施例中，以例如MOCVD或MBE，從子鰭半導體材料520的原始上表面526磊晶地生長主動鰭半導體材料530。在本發明的實施例中，磊晶生長主動鰭半導體材料至具有延伸至絕緣層508的上表面上方之部份532。在實施例中，將絕緣層508的表面上方之主動鰭半導體材料532的部份小面化。在本發明的實施例中，主動鰭半導體材料530與子鰭半導體材料524的上表面526晶格匹配，以致於鰭半導體材料530實質地或完全地無缺陷。在本發明的實施例中，主動鰭半導體材料530是例如Ge或SiGe等IV族半導體。
將延伸於絕緣層508的上表面上方之主動鰭半導體材料530的部份532移除。在本發明的實施例中，以例如化學機械拋光等平坦化處理，移除主動鰭半導體材料530的部份532。如圖5I所示，平坦化處理造成上表面與絕緣層508的上表面實質上共平面之主動鰭半導體材料。須瞭解，假使平坦化處理持續至絕緣層508的上表面之下，則可降低主動鰭部的高度。
接著，如圖5J所示，使絕緣層508的上表面凹陷以露出主動鰭半導體材料530的側壁。在本發明的實施例 中，使絕緣層508的頂部凹陷至與子鰭半導體材料520的上表面526實質共平面之程度。在本發明的實施例中，如圖1C所示，假使需要時，絕緣層508的頂部比子鰭半導體材料520的上表面526稍微進一步凹陷，以產生具有稍微曝露的子鰭材料之鰭。
接著，如圖5K所示，橫向地蝕刻主動鰭半導體材料530以產生薄化的主動鰭半導體材料532。在本發明的實施例中，使用蝕刻劑，橫向地蝕刻主動鰭半導體材料530。在實施例中，以濕蝕刻劑各向同性地蝕刻主動鰭半導體材料，舉例而言，使用包含H2O2/HCl之濕蝕刻劑以蝕刻鍺。在實施例中，橫向蝕刻主動鰭半導體以形成薄化的主動鰭半導體532，具有蝕刻前的主動鰭530的中間點寬度的約10-70%之中間點寬度。在本發明的實施例中，主動鰭半導體材料530具有在10-30奈米間的中間點寬度，而薄化的主動半導體材料532具有約5-15奈米的中間點寬度。在實施例中，橫向蝕刻主動鰭530半導體會產生薄化的主動鰭半導體材料532，薄化的主動鰭半導體材料532具有的最大寬度小於子鰭半導體材料520的上表面之寬度。
接著，如圖5L所示，閘極堆疊540形成於側壁534上及薄化的主動鰭半導體材料532的頂部536上。在實施例中，閘極堆疊540包含例如高k閘極介電質等閘極介電層542、及閘極電極544。閘極介電質542形成於閘極電極544與薄化的主動鰭半導體532。在實施例中，閘極電 極544包含一或更多功函數金屬546及填充金屬548。源極和汲極區(未顯示)形成於閘極堆疊540的任一側上。在本發明的實施例中，在產生源極和汲極區之後形成閘極堆疊540以及使用更換閘極處理以形成閘極堆疊540。在更換閘極處理中，首先於主動鰭半導體532上形成犧牲閘極，然後，延著犧牲閘極電極的橫向對立側壁形成間隔器，然後，形成相鄰於間隔器的絕緣層。然後，移除犧牲閘極電極以曝露主動鰭半導體532的通道區，然後，在開口中形成閘極介電質及閘極電極。
關於圖5L的替代，在實施例中，在閘極540形成之前，首先於薄化的主動鰭半導體材料532上形成層間介電材料。然後，如同配合圖3之上述所述般，將層間介電材料平坦化以僅露出薄化的主動鰭半導體材料532的頂部，可用於平面式裝置製造。關於圖5L的另一替代，在閘極堆疊540形成之前，使主動鰭部的上部與下方鰭的其餘部份分離，因而提供奈米通道區。然後，如同配合4之上述所述般，形成閘極電極以圍繞奈米佈線通道區。
在另一實施例中，執行配合圖5G及5H說明的作業，以首先僅使子鰭半導體材料520的某些區域凹陷而其它區域不凹陷，然後，在凹陷區中再生長第一半導體材料。接著，使子鰭半導體材料520的其它區域凹陷，以及，生長第二不同的半導體材料以提供具有不同的主動鰭半導體材料之差異裝置，如同參考圖2所述般，例如形成於相同基板上的P型及N型裝置。
須瞭解，進一步的製造作業包含形成源極、汲極、和閘極結構之接點，以及，結果的電晶體之互連進入線金屬化層的背端。也須瞭解，單一裝置可由單一超薄鰭或眾多超薄鰭形成。亦即，閘極電極可形成於一或一個以上的超薄鰭上。
圖6顯示根據本發明的一實施之計算裝置600。計算裝置600容納機板602。機板602包含多個組件，該等多個組件包括但不限於處理器604及至少一通訊晶片606。處理器604實體地及電地耦合至機板602。在某些實施中，至少一通訊晶片606也實體地及電地耦合至機板602。在另外的實施例中，通訊晶片606是處理器604的一部份。
取決於其應用，計算裝置600包含可以或不可以實體地及電地耦合至機板602的其它組件。這些其它組件包含但不限於依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控幕顯示器、觸控幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚音器、相機、及大量儲存裝置(例如硬碟機、光碟(CD)、數位多樣式光碟(DVD)、等等)。
通訊晶片606能夠無線通訊以用於與計算裝置600傳輸資料。「無線」一詞及其衍生詞用以說明經由使用通過非固體介質之調變的電磁輻射來傳輸資料的電路、裝置、 系統、方法、技術、通訊通道、等等。此詞並非意指相關連裝置未含有任何接線，但是，在某些實施例中，它們可能未含任何接線。通訊晶片606可以實施任何無線標準或是通信協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演化(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及以3G、4G、5G、及更新的世代來標示的任何其它無線通信協定。計算裝置600包含眾多通訊晶片606。舉例而言，第一通訊晶片606可以專用於較短範圍的無線通訊，例如Wi-Fi及藍芽，而第二通訊晶片606可以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
計算裝置600的處理器604包含封裝在處理器604之內的積體電路晶粒。在某些實施例中，處理器的積體電路晶粒包含一或更多裝置，例如根據本發明的實施建立的場效電晶體。「處理器」一詞意指處理來自暫存器及/或記憶體的電子資料以將所述電子資料轉換成儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片606也包含封裝於通訊晶片606之內的積體電路晶粒。根據本發明的另一實施，通訊晶片的積體電路晶粒包含由一或更多裝置，例如根據本發明的實施建立的FET電晶體。
在另外的實施中，裝納於計算裝置600內的另一組件可以含有包含一或更多裝置的積體電路晶粒，例如根據本發明的實施建立的FET電晶體。
在各式各樣的實施中，計算裝置600可以是膝上型電腦、易網機、筆記型電腦、超薄筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位攝影機。在其它的實施中，計算裝置600可以是處理資料的任何其它電子裝置。
圖7顯示包含本發明的一或更多實施例之中介器700。中介器700是中介基板，用以橋接第一基板702至第二基板704。舉例而言，第一基板702可為積體電路晶粒。舉例而言，第二基板704可為記憶體模組、電腦主機板、或其它積體電路晶粒。一般而言，中介器700的目的是散佈連接至更寬的間距或是再安排連接至不同連接的路徑。舉例而言，中介器700可以將積體電路晶粒耦合至球柵陣列(BGA)706，該球柵陣列(BGA)706可接著耦合至第二基板704。在某些實施例，第一及第二基板702/704附著至中介器700的相對側。且在其它實施例中，第一及第二基板702/704附著至中介器700的相同側。且在另外的實施例中，三或更多個基板藉由使用中介器700而互連。
中介器700可以由環氧樹脂、強化玻璃環氧樹脂、陶瓷材料、或例如聚醯亞胺等聚合物形成。在另外的實施 中，中介器可由交錯柵或可撓材料形成，可撓材料形成包含同於上述用於半導體基板中的材料，例如矽、鍺、及其它III-V族和IV族材料。
中介器可以包含金屬互連708及通路710，包含但不限於矽穿孔通路(TSV)712。中介器700又包含嵌入裝置714，包含被動及主動裝置。這些裝置包含但不限於電容器、去耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。例如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及MEMS裝置等更複雜的裝置也可形成於中介器700上。根據本發明的實施例，此處揭示的設備或製程可以用於中介器700的製造。
本發明的實施例關於具有超薄外形的場效電晶體及其製造方法。
在實施例中，積體電路包含半導體基板。絕緣層形成於半導體基板上。鰭從半導體基板延伸，鰭具有在半導體基板上的子鰭部以及在子鰭部上的主動鰭部，子鰭部配置於形成在絕緣層中的溝槽中，子鰭部包括III-V半導體材料及主動鰭部包括IV族半導體材料。
在一實施例中，III-V半導體材料是GaAs，且其中，IV族半導體材料是鍺。
在一實施例中，半導體基板是單晶矽基板。
在一實施例中，主動鰭部具有延伸於絕緣層上方的側壁及頂部。
在一實施例中，主動鰭部具有頂主動鰭部及底主動鰭部，以及，其中，子鰭部具有在絕緣層中的溝槽中的頂子鰭部及底主鰭部，其中，主動鰭部的底部直接配置於子鰭部的頂部上，以及，其中，主動鰭部的底部具有比子鰭部的頂部還小的寬度。
在一實施例中，子鰭的底部的寬度大於子鰭的頂部的寬度。
在一實施例中，子鰭又包含「V」形部，延伸進入半導體基板中且在絕緣層之下。
在一實施例中，積體電路又包含形成於主動鰭部上的閘極結構、以及配置於閘極結構的對立側上的源極區和汲極區。
在一實施例中，閘極結構包括形成於主動鰭部上的閘極介電層以及形成於閘極介電層上的閘極電極。
在一實施例中，積體電路又包含從半導體基板延伸的第二鰭，第二鰭具有在半導體基板上的第二子鰭部以及在第二子鰭部上的第二主動鰭部，第二子鰭部配置於配置在絕緣層中的第二溝槽中，第二溝槽具有至少2：1的縱橫比(深度對寬度)，第二子鰭部包括III-V半導體材料，第二主動鰭部包括不同於III-V半導體材料之第二III-V半導體材料。
在實施例中，積體電路的形成方法包含：在配置於半導體基板上的絕緣層中形成溝槽，溝槽在溝槽的最大寬度處具有至少2：1的縱橫比。III-V半導體材料形成於溝槽 中以及絕緣層的上表面上方。將延伸於溝槽上的III-V半導體材料平坦化至大致上與絕緣層的上表面共平面的程度。使III-V半導體材料在溝槽中凹陷，以致於III-V半導體材料具有的上表面低於絕緣層的上表面。IV族半導體材料形成於溝槽中且延伸於絕緣層的上表面上方的III-V半導體材料上。將延伸於溝槽上之IV族半導體材料的部份平坦化至大致上與淺溝槽絕緣的上表面共平面的程度。使淺溝槽絕緣凹陷，以致於IV族半導體材料具有延伸於絕緣層的凹陷上表面之上方的側壁及頂部，以形成主動鰭部。將主動鰭部的側壁薄化以產生薄化的主動鰭部。
在一實施例中，在薄化的主動鰭部的側壁之間的最大寬度是在薄化之前的主動鰭部的側壁之間的最大寬度的5-50%之間。
在一實施例中，在絕緣層中形成溝槽包含從半導體基板形成犧牲鰭、形成覆蓋及圍繞犧牲鰭的絕緣層、將絕緣層拋光以致於其與犧牲鰭實質上平的、以及移除犧牲鰭以在絕緣層中產生溝槽。
在一實施例中，形成鰭包括：從半導體基板蝕刻半導體鰭，以致於鰭具有頂部及底部，其中，底部比頂部寬。
在一實施例中，方法又包含在薄化的主動鰭部的側壁及頂部上形成閘極堆疊。
在一實施例中，形成閘極堆疊包括：在薄化的主動鰭區上的頂部及側壁上形成閘極介電質、以及在閘極介電層上形成閘極電極。
在一實施例中，方法又包含：在絕緣層中形成溝槽之後，蝕刻半導體基板以在位於絕緣層之下的半導體基板中形成「V」形開口。
在實施例中，裝置包含半導體基板。絕緣層配置於半導體基板上。溝槽配置於絕緣層中。具有配置於子鰭部上之主動鰭部的鰭，子鰭部具有形成於絕緣層下的基板中的小面凹陷中的下部、以及配置在絕緣層中的溝槽中的上部，其中，在溝槽的底部之子鰭部的上部的寬度比在絕緣層的頂部的子鰭之上部的寬度還寬。子鰭部包括III-V半導體材料。主動鰭部包括不同於子鰭部的III-V半導體材料之半導體材料。
在一實施例中，子鰭部的III-V半導體材料是選自GaAs及GaAsP組成的族群，以及，主動鰭部的半導體材料係選自鍺及SiGe組成的族群。
在一實施例中，主動鰭部包括III-V半導體材料。
在一實施例中，主動鰭部具有延伸於絕緣層的上表面上方的側壁及頂部。
在一實施例中，裝置又包含形成於主動鰭部上的閘極堆疊。
100‧‧‧場效電晶體
102‧‧‧鰭
104‧‧‧基板
106‧‧‧子鰭部
108‧‧‧主動鰭部
110‧‧‧閘極堆疊
112‧‧‧源極區
114‧‧‧汲極區
115‧‧‧溝槽部
116‧‧‧絕緣層
117‧‧‧基板部
118‧‧‧上表面
120‧‧‧上表面
122‧‧‧底部
124‧‧‧介面
126‧‧‧側壁
127‧‧‧側壁
128‧‧‧頂點
130‧‧‧頂部
132‧‧‧底部
134‧‧‧側壁
136‧‧‧側壁
142‧‧‧閘極介電層
144‧‧‧功函數金屬層
146‧‧‧填充金屬層

Claims (22)

  1. 一種積體電路，包括：半導體基板；絕緣層，形成於該半導體基板上；以及鰭，從該半導體基板延伸，該鰭具有在該半導體基板上的子鰭部以及在該子鰭部上的主動鰭部，該子鰭部配置於形成在該絕緣層中的溝槽中，該子鰭部包括III-V半導體材料及該主動鰭部包括IV族半導體材料。
  2. 如申請專利範圍第1項之積體電路，其中，該III-V半導體材料是GaAs，且其中，該IV族半導體材料是鍺。
  3. 如申請專利範圍第2項之積體電路，其中，該半導體基板是單晶矽基板。
  4. 如申請專利範圍第1項之積體電路，其中，該主動鰭部具有延伸於該絕緣層上方的側壁及頂部。
  5. 如申請專利範圍第4項之積體電路，其中，該主動鰭部具有頂主動鰭部及底主動鰭部，以及，其中，該子鰭部具有在該絕緣層中的該溝槽中的頂子鰭部及底主鰭部，其中，該主動鰭部的底部直接配置於該子鰭部的該頂部上，以及，其中，該主動鰭部的該底部具有比該子鰭部的該頂部還小的寬度。
  6. 如申請專利範圍第5項之積體電路，其中，該子鰭的該底部的寬度大於該子鰭的該頂部的寬度。
  7. 如申請專利範圍第1項之積體電路，其中，該子 鰭又包括「V」形部，延伸進入該半導體基板中且在該絕緣層之下。
  8. 如申請專利範圍第1項之積體電路，又包括形成於該主動鰭部上的閘極結構；以及配置於該閘極結構的對立側上的源極區和汲極區。
  9. 如申請專利範圍第8項之積體電路，其中，該閘極結構包括形成於該主動鰭部上的閘極介電層以及形成於該閘極介電層上的閘極電極。
  10. 如申請專利範圍第1項之積體電路，又包括從該半導體基板延伸的第二鰭，該第二鰭具有在該半導體基板上的第二子鰭部以及在該第二子鰭部上的第二主動鰭部，該第二子鰭部配置於配置在該絕緣層中的第二溝槽中，該第二溝槽具有至少2：1的縱橫比(深度對寬度)，該第二子鰭部包括該III-V半導體材料，該第二主動鰭部包括不同於該III-V半導體材料之第二III-V半導體材料。
  11. 一種積體電路的形成方法，包括：在配置於半導體基板上的絕緣層中形成溝槽，該溝槽在該溝槽的最大寬度處具有至少2：1的縱橫比；在該溝槽中以及該絕緣層的上表面上方，形成III-V半導體材料；將延伸於該溝槽上的該III-V半導體材料平坦化至大致上與該絕緣層的該上表面共平面的程度；使該III-V半導體材料在該溝槽中凹陷，以致於該III-V半導體材料具有的上表面低於該絕緣層的該上表 面；在該溝槽中且延伸於該絕緣層的該上表面上方的該III-V半導體材料上，形成IV族半導體材料；將延伸於該溝槽上之該IV族半導體材料的部份平坦化至大致上與該淺溝槽絕緣的該上表面共平面的程度；使該淺溝槽絕緣凹陷，以致於該IV族半導體具有延伸於該絕緣層的該凹陷上表面上方的側壁及頂部，以形成主動鰭部；以及，將該主動鰭部的該側壁薄化以產生薄化的主動鰭部。
  12. 如申請專利範圍第11項之積體電路的形成方法，其中，在該薄化的主動鰭部的該側壁間的最大寬度是在薄化之前的該主動鰭部的該側壁間的最大寬度的5-50%之間。
  13. 如申請專利範圍第11項之積體電路的形成方法，其中，在該絕緣層中形成該溝槽包括：從該半導體基板形成犧牲鰭；形成覆蓋及圍繞該犧牲鰭的該絕緣層；將該絕緣層拋光以致於其與該犧牲鰭實質上平的；以及，移除該犧牲鰭以在該絕緣層中產生該溝槽。
  14. 如申請專利範圍第13項之積體電路的形成方法，其中，形成該鰭包括：從該半導體基板蝕刻該半導體鰭，以致於該鰭具有頂部及底部，其中，該底部比該頂部寬。
  15. 如申請專利範圍第11項之積體電路的形成方法，其中，又包括在該薄化的主動鰭部的該側壁及該頂部上形成閘極堆疊。
  16. 如申請專利範圍第15項之積體電路的形成方法，其中，形成該閘極堆疊包括：在該薄化的主動鰭區上的該頂部及該側壁上形成閘極介電質、以及在該閘極介電層上形成閘極電極。
  17. 如申請專利範圍第11項之積體電路的形成方法，又包括：在該絕緣層中形成該溝槽之後，蝕刻該半導體基板以在位於該絕緣層之下的該半導體基板中形成「V」形開口。
  18. 一種裝置，包括：半導體基板；絕緣層，配置於該半導體基板上；溝槽，配置於該絕緣層中；鰭，具有配置於子鰭部上的主動鰭部，該子鰭部具有形成於該絕緣層下的該基板中的小面凹陷中的下部、以及配置在該絕緣層中的該溝槽中的上部，其中，在該溝槽的該底部之該子鰭部的該上部的寬度比在該絕緣層的該頂部的該子鰭之該上部的寬度還寬，其中，該子鰭部包括III-V半導體材料，以及，其中，該主動鰭部包括不同於該子鰭部的該III-V半導體材料之半導體材料。
  19. 如申請專利範圍第18項之裝置，其中，該子鰭 部的該III-V半導體材料是選自GaAs及GaAsP組成的族群，以及，該主動鰭部的該半導體材料係選自鍺及SiGe組成的族群。
  20. 如申請專利範圍第18項之裝置，其中，該主動鰭部包括III-V半導體材料。
  21. 如申請專利範圍第18項之裝置，其中，該主動鰭部具有延伸於該絕緣層之該上表面上方的側壁及頂部。
  22. 如申請專利範圍第18項之裝置，又包括形成於該主動鰭部上的閘極堆疊。
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