JP2013197345A - 磁気抵抗効果素子及び磁気メモリ - Google Patents

磁気抵抗効果素子及び磁気メモリ Download PDF

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Abstract

【課題】磁気抵抗効果素子の特性向上を図る。
【解決手段】本実施形態の磁気抵抗効果素子は、磁化の向きが可変な第１の磁性膜１０と、磁化の向きが不変な第２の磁性膜１１と、第１及び第２の磁性膜間に設けられ、前記第１及び第２の磁性膜の少なくとも一方に接し、銅、銀及び金を含む第１のグループから選択される少なくとも１つの元素が添加された酸化マグネシウム膜を含む非磁性膜１２と、を含む。
【選択図】図１

Description

本発明の実施形態は、磁気抵抗効果素子及び磁気メモリに関する。
ＴＭＲ（Tunnel Magneto Resistive）素子を利用した磁気メモリを実現するために、様々な技術が提案されている。
その１つとして、ＭＴＪ（Magnetic Tunnel Junction）素子の磁化配列状態に対応するように“１”又は“０”データを、ＭＴＪ素子に記録し、ＴＭＲ効果による素子の抵抗値の違いに基づいて、データを読み出す方式がある。
磁気メモリのデータの書き込み、すなわち、ＭＴＪ素子の磁性膜の磁化を反転させる方式として、素子の微細化と低電流化の観点から、スピン偏極電流をＭＴＪ素子に流すことによって引き起こされる磁化反転方式（以下、スピン注入磁化反転方式とよぶ）が、注目されている。
スピン注入磁化反転方式の磁気メモリ（例えば、ＭＲＡＭ）は、低消費電力、高速動作、及び、大容量化が可能なメモリとして、開発が推進されている。
特開２０１０−１４７２１３号公報 特開２０１０−１０９２０８号公報
磁気抵抗効果素子の特性を向上する技術を提案する。
実施形態の磁気抵抗効果素子は、磁化の向きが可変な第１の磁性膜と、磁化の向きが不変な第２の磁性膜と、第１及び第２の磁性膜間に設けられ、前記第１及び第２の磁性膜の両方に接し、銅、銀及び金からなる第１のグループから選択される少なくとも１つの元素が添加された酸化マグネシウム膜と、を含む。
第１の実施形態の磁気抵抗効果素子を説明するための図。 第１の実施形態の磁気抵抗効果素子を説明するための図。 第２の実施形態の磁気抵抗効果素子を説明するための図。 実施形態の磁気抵抗効果素子の適用例を示す図。 実施形態の磁気抵抗効果素子の適用例を示す図。
［実施形態］
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
（１） 第１の実施形態
図１及び図２を参照して、第１の実施形態の磁気抵抗効果素子について、説明する。
図１は、本実施形態の磁気抵抗効果素子１の構造を説明するための模式的な断面図である。図１に示されるように、本実施形態の磁気抵抗効果素子１は、素子１の２つの電極１９Ａ，１９Ｂ間に、２つの磁性膜１０，１１を含んでいる。
２つの磁性膜１０，１１は、磁性膜１０，１１の膜面に対して垂直方向において磁気異方性を有する。２つの磁性膜１０，１１の磁化は、膜面に対して垂直方向を向いている。以下では、磁化が膜面に対して垂直方向を向く磁性膜（磁性体、磁性層）のことを、垂直磁化膜ともよぶ。
２つの磁性膜１０，１１のうち、一方の磁性膜１０の磁化の向きは、可変であり、他方の磁性膜１１の磁化の向きは、不変（固定状態）である。以下では、磁化の向きが可変な磁性膜１０のことを、記憶層１０（記録層、自由層、磁化可変層ともよばれる）とよび、磁化の向きが不変な（固定状態）の磁性膜１１のことを、参照層１１（磁化不変層ともよばれる）とよぶ。
記憶層１０及び参照層１１の磁化は、記憶層１０及び参照層１１内の複数のスピン（磁性粒の磁化）の集合によって、形成されている。
記憶層１０は、磁化の向きが反転可能である。参照層１１は、記憶層１０よりも大きい磁化反転しきい値を有し、参照層１１の磁化の向きは実質的に固定状態である。
２つの磁性膜（記憶層及び参照層）１０，１１間に、非磁性膜１２が設けられている。２つの磁性膜１０，１１と２つの磁性膜１０，１１間の非磁性膜１２とによって、磁気トンネル接合が形成される。以下では、非磁性膜１２のことを、トンネルバリア層１２とよぶ。
記憶層１０、非磁性膜１１、及び、参照層１１は、基板（図示せず）上に積層されている。磁気トンネル接合を形成している積層構造は、積層方向において、２つ電極１９Ａ，１９Ｂ間に挟まれている。
磁気抵抗効果素子１が設けられる基板側の電極（以下では、下部電極とよぶ）１９Ａと記憶層１０との間に、下地層（以下では、中間層ともよぶ）１６が設けられている。下地層１５は、記憶層１０に対して、記憶層１０における非磁性膜１２が設けられた側と反対側に設けられている。下地層１５は、記憶層１０に接する。記憶層１０と下地層１６との間で生じるスピンポンピングを低減し記憶層１０のダンピング定数を低下する。下地層１６によって、記憶層１０のダンピング定数が低減し、書込み電流低減に寄与する。
磁気抵抗効果素子１が設けられる基板側とは反対側において、参照層１１上に、電極（以下では、上部電極とよぶ）１９Ｂが設けられている。参照層１１は、非磁性膜１２と上部電極１９Ｂとの間に設けられている。
本実施形態のＭＴＪ素子１は、例えば、スピン注入磁化反転方式（Spin Torque Transfer、以下では、ＳＴＴと表記する）によって、記憶層１０と参照層１１との相対的な磁化の向きが反転される。
ＳＴＴにおいて、ＭＴＪ素子１の記憶層１０の磁化の向きは、ＭＴＪ素子１に流された電流ＩＷＲに起因するスピントルクによって、変化される。すなわち、記憶層１０の磁化の向きは、ＭＴＪ素子１に供給された電流ＩＷＲが含むスピン偏極した電子が、記憶層１０の磁化（スピン）に作用することによって、変化する。
ここで、「参照層の磁化の向きが固定状態である」又は「参照層の磁化の向きが不変である」とは、記憶層１０の磁化の向きを反転させるための磁化反転しきい値以上の電流が、参照層１１に流れた場合に、参照層１１の磁化の向きが変化しないことを意味する。
したがって、ＭＴＪ素子１において、磁化反転しきい値の大きな磁性膜が参照層１１として用いられ、参照層１１よりも磁化反転しきい値の小さい磁性膜が記憶層１０として用いられる。これによって、磁化の向きが可変な記憶層１０と磁化の向きが固定された参照層１１とを含むＭＴＪ素子１が、形成される。
書き込み電流ＩＷＲは、記憶層１０の磁化反転しきい値より大きい電流値を有し、且つ、参照層１１の磁化反転しきい値より小さい電流値を有している。
記憶層１０の磁化の向きが参照層１１の磁化の向きと平行（Ｐ：Parallel）状態にされる場合、つまり、記憶層１０の磁化の向きが参照層１１の磁化の向きと同じにされる場合、記憶層１０から参照層１１に向かって流れる電流ＩＷＲが、ＭＴＪ素子１に供給される。
この場合において、電子は、非磁性膜１２を経由して、参照層１１から記憶層１０に向かって移動する。参照層１１及び非磁性膜１２を通過して記憶層１０に移動した電子のうち、マジョリティーな電子（スピン偏極した電子）は、参照層１１の磁化（スピン）の向きと同じ向きを有している。このスピン偏極した電子のスピン角運動量（スピントルク）が、記憶層１０の磁化（スピン）に印加され、記憶層１０の磁化は、参照層１１の磁化の向きと同じ向きに反転する。ＭＴＪ素子１の磁化配列が平行配列（平行状態）であるとき、ＭＴＪ素子１の抵抗値は最も小さくなる。
記憶層１０の磁化の向きが参照層１１の磁化の向きと反平行（ＡＰ：Antiparallel）状態にされる場合、つまり、記憶層１０の磁化の向きが参照層１１の磁化の向きに対して反対にされる場合、参照層１１から記憶層１０に向かって流れる電流ＩＷＲが、ＭＴＪ素子１に供給される。
この場合、電子は、記憶層１０から参照層１１に向かって移動する。参照層１１の磁化の向きと反平行のスピンをもつ電子は、参照層１１によって反射される。反射された電子は、スピン偏極した電子として、記憶層１０に注入される。このスピン偏極した電子（反射された電子）のスピントルクが、記憶層１０の磁化に印加され、記憶層１０の磁化は、参照層１１の磁化の向きと反対の向きに反転する。ＭＴＪ素子１の磁化配列が、反平行配列（反平行状態）であるとき、ＭＴＪ素子１の抵抗値は最も大きくなる。
ＭＴＪ素子１が、磁気メモリのメモリ素子に用いられた場合、例えば、抵抗値が小さい状態（磁化配列が平行状態）のＭＴＪ素子１は、“０”データ保持状態に対応づけられ、抵抗値が高い状態（磁化配列が反平行状態）のＭＴＪ素子１は、“１”データ保持状態に対応付けられる。
ＭＴＪ素子１が、磁気メモリのメモリ素子に用いられた場合、ＳＴＴによって、メモリ素子としてのＭＴＪ素子１にデータが書き込まれる。
本実施形態のＭＴＪ素子１の抵抗状態を判別する場合において、ＭＴＪ素子１内に電流を流すことによって、ＭＴＪ素子１が“０”データ保持状態であるか、“１”データ保持状態であるかが判定される。ＭＴＪ素子１を流れる抵抗状態を判別するための電流（以下では、読み出し電流又は抵抗判定電流とよぶ）に基づく信号（読み出し出力、読み出し信号）の大きさは、ＭＴＪ素子１の抵抗値に応じて、変動する。読み出し電流の電流値は、読み出し電流によって記憶層１０の磁化が反転しないように、書き込み電流ＩＷＲの電流値（磁化反転しきい値）より小さい値に設定される。
このように、ＭＴＪ素子１が、磁気メモリのメモリ素子に用いられた場合、ＭＴＪ素子１に電流を流すことによって、メモリ素子としてのＭＴＪ素子に記憶されたデータが、読み出される。
図１に示されるＭＴＪ素子１は、例えば、トップピン型のＭＴＪ素子１であり、非磁性膜１１が、下部電極１９Ａ上方の記憶層１０上に積層され、参照層１１が非磁性膜１２上に積層されている。
ＭＴＪ素子１が含む磁性膜（記憶層及び参照層）１０，１１の垂直磁気異方性は、例えば、磁性体（磁性膜）の結晶磁気異方性を利用して形成される。
結晶磁気異方性を利用した垂直磁化型のＭＴＪ素子１は、結晶のｃ軸が膜面に対して垂直方向に対応するため、各結晶粒が膜の面内方向において回転したとしても、結晶のｃ軸は膜面に対して垂直方向を保ったままで分散しない。それゆえ、結集磁気方性を利用した垂直磁化膜は、結晶軸の分散を抑制できる。
例えば、大きな結晶磁気異方性エネルギー密度を有する材料として、Ｃｏ−Ｃｒ合金が挙げられる。Ｃｏ−Ｃｒ合金材料の結晶構造は、六方晶構造であり、ｃ軸を磁化容易軸とした一軸の結晶磁気異方性を有する。そのため、Ｃｏ−Ｃｒ合金を用いた磁性膜の結晶方位において、結晶のｃ軸が膜面の垂直方向と平行になるように、Ｃｏ−Ｃｒ合金の結晶成長の方向が制御される。これによって、結晶磁気異方性を利用した磁性膜における結晶軸の分散が、抑制される。結晶軸の分散が抑制されることによって、反転しきい値電流の増大が抑制される。
これと同様に、正方晶構造の磁性膜をＭＴＪ素子１に用いた場合においても、ｃ軸を膜面に対して垂直方向に制御することによって、垂直磁化型のＭＴＪ構成を実現することが可能になる。正方晶構造の磁性材料は、例えば、Ｌ１０型の結晶構造を有する材料が用いられる。例えば、Ｆｅ−Ｐｔ規則合金、Ｆｅ−Ｐｄ規則合金、Ｃｏ−Ｐｔ規則合金、Ｆｅ−Ｃｏ−Ｐｔ規則合金、Ｆｅ−Ｎｉ−Ｐｔ規則合金、Ｆｅ−Ｎｉ−Ｐｄ規則合金等が挙げられる。Ｌ１０型の結晶構造の材料を、垂直磁化膜として用いる場合、その結晶配向性が（００１）面に優先配向させることが好ましい。
ＭＴＪ素子１の磁性膜１０，１２の垂直磁気異方性は、積層膜の界面の歪みや界面の電子状態に起因する磁性膜の界面磁気異方性を利用して、発現されてもよい。結晶磁気異方性が垂直磁化膜の形成に利用された場合と同様に、磁性膜１０，１２の垂直磁気異方性が界面磁気異方性によって形成された場合においても、結晶軸の分散を抑制できる。
界面磁気異方性を利用した垂直磁化膜には、例えば、人工格子がある。人工格子の一例として、磁性体のＣｏと非磁性体のＰｔ（又はＰｄ）とが交互に積層された構造が、挙げられる。人工格子内の各磁性体（各層）は、磁気異方性エネルギー密度の向上のため、０．３〜１．０ｎｍ程度の膜厚であることが好ましい。但し、人工格子内の各層の膜厚が薄くなると、スピンポンピング効果がより顕著になり、人工格子のダンピング定数が大きくなる。それゆえ、人工格子が記憶層１０に用いられる場合、人工格子の各層の膜厚を考慮することが好ましい。或いは、非磁性膜１２にＭｇＯ（ＭｇＯを主成分とする膜）を用い、記憶層（磁性膜）にＦｅＢ或いはＣｏＦｅＢを用いることで、ＭｇＯとＦｅＢとの間、又は、ＭｇＯとＣｏＦｅＢとの間で、界面磁気異方性が生じ、垂直磁気異方性を得ることが可能である。垂直磁気異方性は、非磁性膜１２と記憶層１０との間で発現するため、異方性分散を抑制でき、反転しきい値電流の増大が抑制される。
ＳＴＴを用いたメモリ素子としてのＭＴＪ素子に対するデータ書き込みを考慮した場合、記憶層１０は、ダンピング定数が小さい材料を用いて形成されることが好ましい。
トンネルバリア層（非磁性膜）１２は、酸化マグネシウム（ＭｇＯ）を主成分とする膜から形成される。ＭｇＯは、塩化ナトリウム（ＮａＣｌ）構造の結晶構造を有する。ＭｇＯのようにＮａＣｌ構造を有する材料が、トンネルバリア層１１として用いられる場合、トンネルバリア層１１としてのＭｇＯを主成分とする膜は結晶配向している、例えば、ｆｃｃ（００１）面（又は方位）及びそれに等価な面（又は方位）に優先配向している、ことが好ましい。
記憶層１０とトンネルバリア層１２との界面近傍、及び、参照層１１とトンネルバリア層１２との界面近傍に、界面層１１１，１１２が設けられてもよい。界面層１１１，１１２は、トンネルバリア層１２に接触する磁性膜である。なお、記憶層１０及び参照層１１とは別途に設けられた磁性膜だけでなく、トンネルバリア層１２に接触する記憶層１０又は参照層１１の部分（領域）を界面層とよぶ場合もある。界面層１１１,１１２は、トンネルバリア層１２と磁性膜１０，１１との格子不整合を緩和し、トンネルバリア層１２及び磁性膜１０，１１の結晶性を改善させる。この結果として、ＭＴＪ素子の特性（例えば、ＭＲ比）が向上する。例えば、界面層は、Ｃｏ（コバルト）、Ｆｅ（鉄）及びＢ（ボロン）を含むグループのうち少なくとも２つの元素を含む磁性膜を用いて、形成される。ただし、界面層の材料は、Ｃｏ、Ｆｅ又はＢを含む磁性膜に限定されない。
また、ＭＴＪ素子１は、参照層１１の磁化の向きと反対の向きの磁化を有するシフト調整層（図示せず）を含んでもよい。シフト調整層（バイアス層又はシフト磁界調整層ともよばれる）は、参照層１１に起因する漏れ磁場を実質的にゼロにし、参照層１１からの漏れ磁場に起因して記憶層１０内にシフト磁界が生じるのを抑制する。例えば、シフト調整層は、参照層１１におけるトンネルバリア層１２が設けられた側（面）に対して反対側（対向する面）に設けられている。
下地層１５は、記憶層１０に接するように、ＭＴＪ素子１内に設けられている。例えば、下地層１５は、記憶層１０におけるトンネルバリア層１２が設けられた側と反対側に設けられている。下地層１５は、記憶層１０と下部電極１９Ａとの間に設けられている。ＭＴＪ素子１がトップピン型の構造を有する場合、記憶層１０は、下地層１５上に積層される。記憶層１０は、下地層１５とトンネルバリア層１２との間に設けられている。記憶層１０の磁化特性の向上のため、記憶層１０の材料に応じて、原子稠密面を有する材料が、下地層１５に用いられてもよい。或いは、記憶層１０のダンピング定数を低減させるために、記憶層１０と下地層１６の間で生じるスピンポンピング効果の小さい材料が、用いられてもよい。例えば、白金（Ｐｔ）、Ｐｄ（パラジウム）、イリジウム（Ｉｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）などが原子稠密面を有する材料として、下地層１５に用いられる。或いは、窒化物、ホウ化物などが、スピンポンピング効果が小さい材料として、下地層１５に用いられる。
ＭＴＪ素子１の上部電極１９Ｂは、ＭＴＪ素子１を所定の形状に加工するためのハードマスクとして用いられてもよい。下部電極１９Ａは、下地層としての機能を有していてもよい。ＭＴＪ素子１の下部電極１９Ａは、基板（図示せず）上に設けられている。下部電極１９Ａ及び上部電極１９Ｂは、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、或いは、これらの積層膜が用いられる。下部電極１９Ａには、Ｉｒやルテニウム（Ｒｕ）が用いられてもよい。
下部電極１９Ａ及び上部電極１９Ｂは、抵抗値が低く、不純物の耐拡散耐性に優れた材料であることが好ましい。
例えば、Ｔａ／Ｃｕ／Ｔａの積層膜のような、積層構造の電極が、下部及び上部電極１９Ａ、１９Ｂに用いられてもよい。以下では、積層膜を、“Ａ／Ｂ”と表記した場合、“Ａ”が“Ｂ”上に積層されていることを示す。
例えば、下地層１５にＴａが用いられた場合、記憶層１０に、ＣｏＦｅＢ／Ｔａ／Ｃｏが用いられる。Ｃｏ膜が下地層１５としてのＴａ膜に接し、記憶層１０のＣｏＦｅＢ膜がトンネルバリア層１２に接する。ＣｏＦｅＢ膜とＣｏ膜との間のＴａ膜は、ＣｏＦｅＢ膜とＣｏ膜との間の不純物の拡散を防止する。これによって、垂直磁気異方性を有する記憶層１０が、形成される。例えば、記憶層１０のＣｏＦｅＢは、記憶層１０の一部であるとともに、界面層１１１としての機能もする。
例えば、垂直磁気異方性を有する参照層１１を形成するために、例えば、ＴｂＣｏＦｅなどのフェリ磁性膜（フェリ磁性体）が、参照層１１に用いられてもよい。参照層１１としてのＴｂＣｏＦｅ膜とトンネルバリア層１２との間に、界面層としてのＣｏＦｅＢ膜１１２が、設けられることによって、ＭＴＪ素子のＭＲ比を向上できる。
尚、記憶層１０側の界面層１１１としてのＣｏＦｅＢ膜と参照層１１側の界面層１１２としてのＣｏＦｅＢ膜とに関して、Ｃｏ、Ｆｅ及びＢの組成比は、２つの界面層１１１，１１２において互いに異なっていてもよい。
尚、本実施形態のＭＴＪ素子１は、ＰＶＤ法などによって、基板上に順次堆積された各層１９Ａ，１５，１０，１２，１１，１９Ｂが、イオンミリングやＲＩＥなどを用いて加工されることによって、形成される。以下では、Ｃｕが添加されたＭｇＯのことを、ＭｇＣｕＯと表記する。
本実施形態において、Ｃｕが添加されたＭｇＯ膜が、ＭＴＪ素子１のトンネルバリア層１２として、記憶層１０と参照層１１との間に設けられている。
例えば、ＭｇＯ膜内に添加されたＣｕ（例えば、Ｃｕ２＋）は、ＭｇＯの結晶格子におけるＭｇ（Ｍｇ２＋）と格子置換している。但し、ＭｇＯ膜に添加されたＣｕイオンのうち、一部が１価のＣｕイオン（Ｃｕ＋）として膜内に存在し、Ｃｕ＋が、ＭｇＯ内で格子置換している場合もある。
ＭｇＣｕＯ膜１２は、記憶層１０及び参照層１１に接触する。記憶層１０及び参照層１１が界面層１１１，１１２を含む場合、ＭｇＣｕＯ膜１２は、界面層（例えば、ＣｏＦｅＢ）１１１，１１２に接触している。
ＭｇＯ膜内に添加されたＣｕは、ＭｇＯ膜の表面（トンネルバリア層１２と磁性層１０，１１との界面近傍）に偏析していないことが好ましい。すなわち、ＭｇＣｕＯ膜１２と磁性膜との界面に、Ｃｕの層が形成されないことが好ましい。
図２は、磁気トンネル接合膜（ＭＴＪ膜）のＭＲ比を示す図（グラフ）である。図２のグラフの横軸は、ＭＴＪ膜の抵抗値（単位：Ω・μｍ２）に対応し、図２のグラフの縦軸は、ＭＴＪ膜のＭＲ比（単位：％）に対応している。
ここで、ＭＲ比の測定に用いられたＭＴＪ膜は、ＭｇＣｕＯ膜からなるトンネルバリア層が２つのＣｏＦｅＢ膜で挟まれた構造（ＣｏＦｅＢ／ＭｇＣｕＯ／ＣｏＦｅＢ）を有している。
また、図２において、ＭｇＣｕＯ膜を用いたＭＴＪ膜との比較のため、Ｃｕが添加されていないＭｇＯ膜がＣｏＦｅＢ膜間に設けられた構造（ＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢ）のＭＲ比と抵抗との関係が、示されている。
図２において、ＭＴＪ膜のＭｇＣｕＯ膜の組成比に関して、ＭｇとＯとが１：１の組成比で形成されたＭｇＯに対して、Ｃｕが１ａｔｏｍｉｃ％程度添加されている。
図２に示されるように、単位面積あたりに規格化されたＭＴＪ膜の抵抗（ＲＡ：Resistance-Area Product）のそれぞれに関して、本実施形態のＣｏＦｅＢ／ＭｇＣｕＯ／ＣｏＦｅＢ構造のＭＴＪ膜は、ＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢ構造のＭＴＪ膜よりも、ＭＲ比が大きい。トンネルバリア層としてのＭｇＯにＣｕを添加させることによって、Ｃｕが添加されないＭｇＯに比較して、ＭＴＪ素子のＭＲ比は、約２０％程度向上する。
このように、トンネルバリア層としてのＭｇＯに、Ｃｕを添加させることで、ＭＴＪ素子のＭＲ比を向上できる。
ＭｇＯにＣｕが添加された場合、ＣｕとＭｇＯ中のＯ（酸素）とから形成される銅酸化物が、半導体的に作用する。銅酸化物（例えば、ＣｕＯ）のバンドギャップは、１．２ｅＶ程度と、ＭｇＯのバンドギャップ（７．８ｅＶ）に比較して小さい。それゆえ、ＭｇＣｕＯのバンドギャップは、ＭｇＯに対するＣｕの添加量に応じて、ＭｇＯのバンドギャップに比較して、小さくなる。
半導体的に作用する銅酸化物に起因して、トンネルバリア層の抵抗値（電気抵抗）が下がる。それゆえ、ＭｇＣｕＯ膜とＭｇＯ膜とを同じ抵抗値で比較した場合において、ＭｇＣｕＯ膜の膜厚は、ＭｇＯ膜の膜厚より厚くなる。
例えば、ＭＴＪ膜の抵抗値ＲＡが１０Ω・μｍ２程度に設定される場合において、トンネルバリア層としてのＭｇＯの膜厚は、１.１ｎｍ程度となるのに対して、Ｃｕを１ａｔｏｍｉｃ％添加させたＭｇＣｕＯのトンネルバリア層としてのＭｇＣｕＯの膜厚は、１.２ｎｍ程度となる。
ＭｇＯを主成分とするトンネルバリア層１２の膜厚が厚くなると、ＭｇＯのｆｃｃ（００１）面（又はそれと等価な面）となる結晶核を安定させる核形成エネルギーΔＧの絶対値が、上昇する。そのため、Ｃｕの添加に起因して、ＭｇＯを主成分とする膜を厚くすることができることによって、結晶配向性の良いＭｇＯのｆｃｃ（００１）面の生成が可能になる。その結果として、図２に示されるように、トンネルバリア層の結晶性の向上に起因して、高いＭＲ比を有するＭＴＪ膜が、形成される。なお、ＭＴＪ膜を、図１のＭＴＪ素子１として用いても同等のＭＲ比を得ることが可能である。
Ｃｕのスピン拡散長は、１００ｎｍ以上であり、磁性金属（例えば、Ｃｏ及びＦｅ）のスピン拡散長に比較して、非常に長い。ＭｇＯに対してＣｕを添加することによって、電子のスピン情報が、ＭｇＣｕＯを用いたトンネルバリア層１２中で保持される。
このように、Ｃｕが不純物としてＭｇＯに添加されたとしても、ＭｇＯを主成分として含むトンネルバリア層１２の劣化は抑制され、トンネルバリア層１２内の不純物に起因したＭＴＪ素子のＭＲ比の低下も生じない。
但し、ＭｇＯに対するＣｕの添加量を増加させていくと、膜中の結晶におけるＣｕの依存性が増大し、ＭｇＯの（００１）面の結晶構造が崩れる。
ＭｇＯに対するＣｕの添加量がある濃度を超えると、ＭｇＣｕＯからなるトンネルバリア層が劣化し、ＭＴＪ素子のＭＲ比が低下する。それゆえ、ＭｇＯに添加されるＣｕの濃度は、１０ａｔｏｍｉｃ％以下であることが好ましい。尚、ＭｇＯに添加されるＣｕの濃度は、１ａｔｏｍｉｃ％以上であることが好ましい。
Ｃｕの代わりに、Ｃｕと同じ１１族に属する銀（Ａｇ）又は金（Ａｕ）が、ＭｇＯに添加されてもよい。Ａｇ又はＡｕがＭｇＯに添加された場合においても、ＣｕがＭｇＯに添加された場合と同様の効果が得られる。但し、Ａｇ又はＡｕが、ＭｇＯ膜中に添加された場合においても、Ｃｕが添加された場合と同様に、Ａｇ又はＡｕが過剰に添加されると、ＭｇＯの結晶構造が崩れる。それゆえ、ＭｇＯに対するＡｇ又はＡｕの添加量は、１０ａｔｏｍｉｃ％以下であることが好ましい。尚、トンネルバリア層１２としてのＭｇＯに対して、Ｃｕ、Ａｇ及びＡｕを含むグループ（１１族元素）から選択される２以上の元素が添加されてもよい。
ＭＴＪ素子の磁性膜間のトンネルバリア層に、ＭｇＯが用いられた場合、ＭｇＯに形成されるΔ１バンドの有無が、ＭＴＪ素子のＭＲ比の大きさに作用する。
ＭｇＯが（００１）面（及びそれに等価な面）に結晶配向されると、ＭｇＯを挟む２つの磁性膜の磁化の向きが平行な状態において、Δ１バンドがＭｇＯ内に形成され、ＭＴＪ素子（磁気トンネル接合）の抵抗値が減少する。一方、ＭｇＯを挟む２つの磁性膜の磁化の向きが反平行な状態において、Δ１バンドがフェルミレベルにおいて消失し、ＭＴＪ素子（磁気トンネル接合）の抵抗値が増大する。このように、ＭｇＯを用いたトンネルバリア層の結晶性が、ＭＴＪ素子のＭＲ比（抵抗比）の大きさに依存する。
それゆえ、高品質な（結晶性の良い）ＭｇＯ膜を形成することが、高いＭＲ比を有するＭＴＪ素子を形成するために、望ましい。
また、ＭＴＪ素子をメモリ素子に用いた磁気メモリ（例えば、ＭＲＡＭ）の開発は、シリコンデバイスが牽引してきた素子の微細化による低消費電力化と低コスト化のトレンドを伴わせることが好ましい。そのため、素子の微細化とメモリの低消費電力化の観点から、ＭｇＯからなるトンネルバリア層の抵抗値を、小さくすることが望ましい。
例えば、ＭＲＡＭを１Ｇｂｉｔレベルの汎用メモリとして用いることを目指すと、ＭｇＯからなるトンネルバリア層の抵抗値ＲＡは、１０Ω・μｍ２程度となる。この場合において、トンネルバリア層としてのＭｇＯの膜厚は、１ｎｍ程度となる。
但し、ＭｇＯ膜の膜厚が１ｎｍ程度になると、核形成エネルギーの絶対値が小さくなり、ＭｇＯの結晶核が形成されにくくなりため、ＭｇＯのｆｃｃ（００１）面（又はそれに等価な面）の結晶化が阻害される。その結果として、高品質なＭｇＯ膜の形成が困難になり、素子の微細化（ＭｇＯの薄膜化）に伴って、ＭＴＪ素子のＭＲ比の低下が、顕在化し始める。
ＭＴＪ素子のＭＲ比が低下すると、ＭＴＪ素子の高抵抗状態と低抵抗状態との判別が困難になり、メモリ素子としてのＭＴＪ素子のデータの読み出しが困難になる。さらに、ＭＲＡＭの記憶容量が増大された場合、ＭＴＪ素子間のばらつきが大きくなる可能性がある。ＭＴＪ素子のばらつきに起因して、ＭＴＪ素子の抵抗状態に対応するデータの判別が、さらに困難になる。また、ＭＴＪ素子のＭＲ比の低下に伴って、ＭＴＪ素子の書き込み電流が増大し、消費電力が増大する。
本実施形態のように、トンネルバリア層１２としてのＭｇＯにＣｕを添加することによって、ＭｇＯを主成分とするトンネルバリア層１２の抵抗を小さくでき、ＭｇＯを主成分とするトンネルバリア層１２の膜厚を、厚くできる。それゆえ、低抵抗且つ良質なＭｇＯを主成分とするトンネルバリア層１２を形成でき、ＭＴＪ素子のＭＲ比を向上できる。
この結果として、ＭＴＪ素子における高抵抗状態と低抵抗状態とで大きい抵抗差が生じ、メモリ素子としてのＭＴＪ素子のデータの判別が、比較的容易になる。
以上のように、第１の実施形態の磁気抵抗効果素子は、素子の特性を向上できる。
（２） 第２の実施形態
図３を参照して、第２の実施形態の磁気抵抗効果素子について、説明する。本実施形態の磁気抵抗効果素子において、第１の実施形態の磁気抵抗効果素子と実質的に同じ構成を有する構成に関しては同じ符号を付し、その構成の説明は、必要に応じて行う。
第２の実施形態の磁気抵抗効果素子は、トンネルバリア層に用いられる材料が第１の実施形態と異なるのみで、図１に示される構造と実質的に同じである。それゆえ、本実施形態の構造については、図１を参照して説明する。
第１の実施形態において、Ｃｕが添加されたＭｇＯ膜をトンネルバリア層１２に用いたＭＴＪ素子が示されている。
Ｃｕの代わりに、ＭｇＯにｎ型又はｐ型の導電性が付与される元素（ドナー又はアクセプタとなるドーパント）が、ＭｇＯを含むトンネルバリア層１２に添加されてもよい。
ＭｇＯ膜内において、２価の陽イオンとなるＭｇが、添加された３価又は１価の陽イオンと格子置換されることによって、ＭｇＯ膜がｎ型又はｐ型の導電性を有する。ＭｇＯのバンドギャップ中に、添加された元素（イオン）に起因するドナー準位又はアクセプタ準位が形成される結果として、ＭｇＯは、ｎ型化又はｐ型化する。ＭｇＯのｎ型化又はｐ型化によって、ＭｇＯ膜の抵抗値は低下する。尚、添加された不純物に起因して、ＭｇＯのバンドギャップ中に、深い準位の欠陥が形成される場合もある。
例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）を含むグループのうち少なくとも１つの元素が、Ｃｕの代わりに、ＭｇＯに導電性を付加するドーパントとして、ＭｇＯを主成分とするトンネルバリア層１２内に添加されてもよい。Ｂ、Ａｌ、Ｇａ及びＩｎは、３価の陽イオンを形成する。
図３は、ＭｇＯに添加された不純物からなる酸化物のバンドギャップの大きさを示している。
図３に示されるように、Ｂ酸化物（例えば、Ｂ２Ｏ３）のバンドギャップは６．２ｅＶ程度であり、Ｇａ酸化物（例えば、Ｇａ２Ｏ３）のバンドギャップは４．８ｅＶ、及び、Ｉｎ酸化物（例えば、（例えば、Ｉｎ２Ｏ３）のバンドギャップは、３．８ｅＶである。これらの酸化物は、ＭｇＯのバンドギャップよりも小さい。但し、Ａｌ酸化物（例えば、Ａｌ２Ｏ３）のバンドギャップは、８．８ｅＶと、ＭｇＯのバンドギャップより大きい。
ＭｇＯよりもバンドギャップの小さい酸化物を形成する元素が、ＭｇＯに添加されることによって、その元素が添加されたＭｇＯのバンドギャップは、不純物が添加されないＭｇＯのバンドギャップより小さくなる。
Ｃｕと同様に、ＭｇＯに対して、Ｉｎ又はＧａなどの不純物の添加量が過剰になると、ＭｇＯの結晶構造が崩れる。そのため、ＭｇＯに対してドナー又はアクセプタとなる不純物が添加される場合においても、トンネルバリア層１２としてのＭｇＯ膜に対するそれらの不純物濃度は、１０ａｔｏｍｉｃ％以下に設定されることが好ましい。
また、一般に、ｎ型半導体は、スピン緩和時間が短い。それゆえ、ＭｇＯに対してドナーとなる不純物（ドナー不純物）が大量に添加された場合、電流のスピンがトンネルバリア層内で、緩和してしまう。それゆえ、ＭｇＯを低抵抗させるためのドーパントとしては、スピン緩和がｎ型ドーパントに比べ小さい、ｐ型ドーパントを用いることが望ましい。ただし、ｐ型のドーパントを、トンネルバリア層１２のＭｇＯに添加して、トンネルバリア層１２の抵抗を低下させる場合において、スピン緩和を抑制するためにトンネルバリア層１２のＭｇＯに添加されるｐ型ドーパント（アクセプタ不純物）の添加量は、３ａｔｏｍｉｃ％以下、より好ましくは、１ａｔｏｍｉｃ％以下であることが好ましい。
尚、トンネルバリア層１２としてのＭｇＣｕＯ膜内に、Ｂ、Ａｌ、Ｇａ及びＩｎが添加されていてもよい。この場合、ＭｇＣｕＯ膜におけるＢ、Ａｌ、Ｇａ及びＩｎの濃度は、ＭｇＣｕＯ膜におけるＣｕの濃度より低いことが好ましい。
以上のように、ＭｇＯに対するドナー不純物／アクセプタ不純物の添加によるＭｇＯの半導体化（ｎ型化／ｐ型化）によって、ＭｇＯを含むトンネルバリア層１２が、低抵抗化され、ＭｇＯを主成分とするトンネルバリア層１２の膜厚を厚くされる。これによって、本実施形態の磁気抵抗効果素子において、第１の実施形態と同様に、良質なＭｇＯを主成分とするトンネルバリア層を形成できる。それゆえ、第２の実施形態のＭＴＪ素子は、ＭＲ比を向上できる。
以上のように、第２の実施形態の磁気抵抗効果素子は、素子特性を向上できる。
（３） 適用例
図４及び図５を参照して、実施形態の磁気抵抗効果素子の適用例について、説明する。尚、上述の実施形態で述べた構成と実質的に同じ構成に関しては、同じ符号を付し、その構成の説明は、必要に応じて行う。
上述の実施形態の磁気抵抗効果素子は、磁気メモリ、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）のメモリ素子として、用いられる。本適用例において、ＳＴＴ型ＭＲＡＭ（Spin-torque transfer MRAM）が例示される。
図４は、本適用例のＭＲＡＭのメモリセルアレイ及びその近傍の回路構成を示す図である。
図４に示されるように、メモリセルアレイ９は、複数のメモリセルＭＣを含む。
複数のメモリセルＭＣは、メモリセルアレイ９内にアレイ状に配置される。メモリセルアレイ９内には、複数のビット線ＢＬ，ｂＢＬ及び複数のワード線ＷＬが設けられている。ビット線ＢＬ，ｂＢＬはカラム方向に延在し、ワード線ＷＬはロウ方向に延在する。２本のビット線ＢＬ，ｂＢＬは、１組のビット線対を形成している。
メモリセルＭＣは、ビット線ＢＬ，ｂＢＬ及びワード線ＷＬに接続されている。
カラム方向に配列されている複数のメモリセルＭＣは、共通のビット線対ＢＬ，ｂＢＬに接続されている。ロウ方向に配列されている複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。
メモリセルＭＣは、例えば、メモリ素子としての１つの磁気抵抗効果素子（ＭＴＪ素子）１と、１つの選択スイッチ２とを含む。メモリセルＭＣ内のＭＴＪ素子１には、第１又は第２の実施形態で述べられた磁気抵抗効果素子（ＭＴＪ素子）１が用いられている。
選択スイッチ２は、例えば、電界効果トランジスタ（Field Effect Transistor）である。以下では、選択スイッチ２としての電界効果トランジスタのことを、選択トランジスタ２とよぶ。
ＭＴＪ素子１の一端は、ビット線ＢＬに接続され、ＭＴＪ素子１の他端は、選択トランジスタ２の電流経路の一端（ソース／ドレイン）に接続されている。選択トランジスタ２の電流経路の他端（ドレイン／ソース）は、ビット線ｂＢＬに接続されている。選択トランジスタ２の制御端子（ゲート）は、ワード線ＷＬに接続されている。
ワード線ＷＬの一端は、ロウ制御回路４に接続される。ロウ制御回路４は、外部からのアドレス信号に基づいて、ワード線の活性化／非活性化を制御する。
ビット線ＢＬ，ｂＢＬの一端及び他端には、カラム制御回路３Ａ，３Ｂが接続される。カラム制御回路３Ａ，３Ｂは、外部からのアドレス信号に基づいて、ビット線ＢＬ，ｂＢＬの活性化／非活性化を制御する。
書き込み回路５Ａ，５Ｂは、カラム制御回路３Ａ，３Ｂを介して、ビット線ＢＬ，ｂＢＬの一端及び他端に接続される。書き込み回路５Ａ，５Ｂは、書き込み電流を生成するための電流源や電圧源などのソース回路、書き込み電流を吸収するためのシンク回路を、それぞれ有する。
ＳＴＴ型ＭＲＡＭにおいて、書き込み回路５Ａ，５Ｂは、データの書き込み時、外部から選択されたメモリセル（以下、選択セル）に対して、書き込み電流を供給する。
書き込み回路５Ａ，５Ｂは、ＭＴＪ素子１に対するデータの書き込み時、選択セルに書き込まれるデータに応じて、書き込み電流をメモリセルＭＣ内のＭＴＪ素子１に双方向に流す。即ち、ＭＴＪ素子１に書き込むデータに応じて、ビット線ＢＬからビット線ｂＢＬに向かう書き込み電流、或いは、ビット線ｂＢＬからビット線ＢＬに向かう書き込み電流が、書き込み回路５Ａ，５Ｂから出力される。
読み出し回路６Ａは、カラム制御回路３Ａ，３Ｂを介して、ビット線ＢＬ，ｂＢＬの一端及び他端に接続される。読み出し回路６Ａは、読み出し電流を発生する電圧源又は電流源や、読み出し信号の検知及び増幅を行うセンスアンプ、データを一時的に保持するラッチ回路などを含んでいる。読み出し回路６Ａは、ＭＴＪ素子１に対するデータの読み出し時、選択セルに対して、読み出し電流を供給する。読み出し電流の電流値は、読み出し電流によって記録層の磁化が反転しないように、書き込み電流の電流値（磁化反転しきい値）より小さい。
読み出し電流が供給されたＭＴＪ素子１の抵抗値の大きさに応じて、読み出しノードにおける電流値又は電位が異なる。この抵抗値の大きさに応じた変動量（読み出し信号、読み出し出力）に基づいて、ＭＴＪ素子１が記憶するデータが判別される。
尚、図４に示される例において、読み出し回路６Ａは、カラム方向の一端側に設けられているが、２つの読み出し回路が、一端及び他端にそれぞれ設けられてもよい。
例えば、メモリセルアレイ９と同じチップ内に、ロウ／カラム制御回路、書き込み回路及び読み出し回路以外の回路（以下、周辺回路とよぶ）が、設けられている。例えば、バッファ回路、ステートマシン（制御回路）、又は、ＥＣＣ（Error Checking and Correcting）回路などが、周辺回路としてチップ内に設けられてもよい。
図５は、本適用例のＭＲＡＭのメモリセルアレイ９内に設けられるメモリセルＭＣの構造の一例を示す断面図である。
メモリセルＭＣは、半導体基板７０のアクティブ領域ＡＡ内に形成される。アクティブ領域ＡＡは、半導体基板７０の素子分離領域に埋め込まれた絶縁膜７１によって、区画されている。
ＭＴＪ素子１の上端は、上部電極１９Ｂを介してビット線７６（ＢＬ）に接続される。また、ＭＴＪ素子１の下端は、下部電極１９Ａ、コンタクトプラグ７２Ｂを介して、選択トランジスタ２のソース／ドレイン拡散層６４に接続される。選択トランジスタ２のソース／ドレイン拡散層６３は、コンタクトプラグ７２Ａを介してビット線７５（ｂＢＬ）に接続される。
ソース／ドレイン拡散層６４及びソース／ドレイン拡散層６３間のアクティブ領域ＡＡ表面上には、ゲート絶縁膜６１を介して、ゲート電極６２が形成される。ゲート電極６２は、ロウ方向に延在し、ワード線ＷＬとして用いられる。
尚、ＭＴＪ素子１は、プラグ７２Ｂ直上に設けられているが、中間配線層を用いて、コンタクトプラグ直上からずれた位置（例えば、選択トランジスタのゲート電極上方）に配置されてもよい。
図５において、１つのアクティブ領域ＡＡ内に１つのメモリセルが設けられた例が示されている。しかし、２つのメモリセルが１つのビット線ｂＢＬ及びソース／ドレイン拡散層６３を共有するように、２つのメモリセルがカラム方向に隣接して１つのアクティブ領域ＡＡ内に設けられてもよい。これによって、メモリセルＭＣのセルサイズが縮小される。
図５において、選択トランジスタ２は、プレーナ構造の電界効果トランジスタが示されているが、電界効果トランジスタの構造は、これに限定されない。例えば、ＲＣＡＴ（Recess Channel Array Transistor）やＦｉｎＦＥＴなどのように、３次元構造の電界効果トランジスタが、選択トランジスタとして用いられてもよい。ＲＣＡＴは、ゲート電極が、半導体領域内の溝（リセス）内にゲート絶縁膜を介して埋め込まれた構造を有する。ＦｉｎＦＥＴは、ゲート電極が、短冊状の半導体領域（フィン）にゲート絶縁膜を介して立体交差した構造を有する。
第１の実施形態のＭＴＪ素子１が、ＭＲＡＭのメモリ素子として用いられる。メモリセルＭＣ内のＭＴＪ素子１は、ＭｇＣｕＯ膜がトンネルバリア層１２に用いられている。これによって、ＭｇＯを主成分とするトンネルバリア層１２の結晶性が改善される。
尚、トンネルバリア層は、ＭｇＣｕＯ膜内に、Ａｇ、Ａｕ、Ｂ、Ａｌ、Ｇａ及びＩｎのうち少なくとも１つが、さらに添加されていてもよい。また、トンネルバリア層１２は、Ｃｕの代わりに、Ａｇ、Ａｕ、Ｂ、Ａｌ、Ｇａ及びＩｎのうち少なくとも１つが添加されたＭｇＯ膜でもよい。
ＭｇＣｕＯ膜がトンネルバリア層１２に用いられことによって、ＭＴＪ素子１のＭＲ比を大きくできる。また、ドナー／アクセプタドーパントの添加によってｎ型／ｐ型のＭｇＯ膜が、トンネルバリア層１２に用いられることによって、ＭＴＪ素子１のＭＲ比を大きくできる。
それゆえ、第１又は第２の実施形態のＭＴＪ素子を用いてＭＲＡＭが形成されることによって、ＭＲＡＭのデータ読み出し特性が向上される。
したがって、実施形態の磁気抵抗効果素子を含む磁気メモリは、動作特性を向上できる。
［その他］
上述の実施形態の磁気抵抗効果素子において、垂直磁化膜を例示した。但し、トンネルバリア層としてのＭｇＯにＣｕが添加されていれば、ＭｇＣｕＯを挟む記憶層及び参照層としての磁性膜において、磁性膜の磁化の向きが膜面に対して平行方向を向いている平行磁化膜（面内磁化膜）が用いられた場合においても、上述の効果が得られる。ＭｇＯを主成分とするトンネルバリア層に、Ｃｕに加えて、又は、Ｃｕとは別途に（Ｃｕの添加無しに）、Ａｇ、Ａｕ、Ｂ、Ｇａ、又はＩｎが添加された場合においても、平行磁化膜が記憶層及び参照層に用いられてもよい。
第１及び第２の実施形態の磁気抵抗効果素子は、ＭＲＡＭ以外の磁気メモリに適用されてもよい。第１又は第２の磁気抵抗効果素子を用いた磁気メモリは、例えば、ＤＲＡＭ、ＳＲＡＭなどの代替メモリとして、用いられる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：磁気抵抗効果素子、１０：記憶層、１１：非磁性膜、１２：参照層、ＭＣ：メモリセル。

Claims (10)

  1. 磁化の向きが可変な第１の磁性膜と、
    磁化の向きが不変な第２の磁性膜と、
    第１及び第２の磁性膜間に設けられ、前記第１及び第２の磁性膜の両方に接し、銅、銀及び金からなる第１のグループから選択される少なくとも１つの元素が添加された酸化マグネシウム膜と、
    を具備することを特徴とする磁気抵抗効果素子。
  2. 前記酸化マグネシウム膜内における前記第１のグループから選択される１つの元素の濃度は、１０ａｔｏｍｉｃ％以下である、ことを特徴とする請求項１に記載の磁気抵抗効果素子。
  3. 前記酸化マグネシウム膜は、ボロン、アルミニウム、ガリウム、及び、インジウムからなる第２のグループから選択される少なくとも１つの元素が、さらに添加されている、ことを特徴とする請求項１又は２に記載の磁気抵抗効果素子。
  4. 磁化の向きが可変な第１の磁性膜と、
    磁化の向きが不変な第２の磁性膜と、
    第１及び第２の磁性膜間に設けられ、前記第１及び第２の磁性膜の少なくとも一方に接し、第１の導電型の酸化マグネシウムを含む非磁性膜と、
    を具備することを特徴とする磁気抵抗効果素子。
  5. 前記第１の導電型の前記酸化マグネシウムは、ｐ型の酸化マグネシウムである、ことを特徴とする請求項４に記載の磁気抵抗効果素子。
  6. 前記酸化マグネシウムは、ボロン、アルミニウム、ガリウム、及び、インジウムからなる第２のグループから選択される少なくとも１つの元素が添加されている、ことを特徴とする請求項４又は５に記載の磁気抵抗効果素子。
  7. 前記酸化マグネシウム内における前記第２のグループから選択される１つの元素の濃度は、１０ａｔｏｍｉｃ％以下である、ことを特徴とする請求項６に記載の磁気抵抗効果素子。
  8. 前記酸化マグネシウムは、ｆｃｃ（００１）面及びそれに等価な面に優先配向している、ことを特徴とする請求項１乃至７のいずれか１項に記載の磁気抵抗効果素子。
  9. 前記第１及び第２の磁性膜は、膜面に対して垂直方向を向く磁化を有している、ことを特徴とする請求項１乃至８のいずれか１項に記載の磁気抵抗効果素子。
  10. 請求項１乃至９のいずれか１項に記載の磁気抵抗効果素子を含むメモリセルを具備する磁気メモリ。
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