KR20130113413A - 금속화를 위한 방법, 디바이스 및 재료 - Google Patents

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프리츠 레데커
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램 리써치 코포레이션
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Abstract

일 실시형태가 기판을 제공하는 단계, 기판의 적어도 부분들 상에 배리어 금속을 무전해 성막하는 단계, 및 무전해 성막과 같은 습식 화학 물질을 사용하여 배리어 금속 상에 솔더 습윤성을 갖는 실질적 골드 프리 습윤층을 성막하는 단계를 포함하는 전자 디바이스의 제조 방법. 일 실시형태가 금속화 스택을 포함하는 전자 디바이스. 금속화 스택은 무전해 성막된 배리어 금속 및 배리어 금속 상에 성막된 실질적 골드 프리 습윤층을 포함하고, 습윤층은 솔더에 의해 습윤가능하다.

Description

금속화를 위한 방법, 디바이스 및 재료 {METHODS, DEVICES, AND MATERIALS FOR METALLIZATION}
본 발명의 하나 이상의 실시형태들은 집적 회로들과 같은 전자 디바이스들의 제조에 관한 것이고, 보다 구체적으로, 본 발명의 하나 이상의 실시형태들은 솔더 컨택들을 포함하는 구조들에 대한 재료들 및 금속화층들에 관한 것이다.
전기적 접속들에 대한 솔더 컨택들은 오래 동안 전자 디바이스들에 사용되어 왔다. 많은 확립된 프로세스들이 존재하고 상기 디바이스들을 제조하는데 사용된다. 이러한 대부분의 프로세스들은 만족스러운 결과들을 제공하고 있고, 이러한 확립된 대부분의 프로세스들에 대하여 주요 개선들이 이루어지는 것은 얼마 되지 않는다.
본 발명은 전자 디바이스들에 대한 것과 같은 솔더 컨택 기술에 속할 수도 있는 하나 이상의 발견들로 이루어진다. 하나 이상의 발견들은 솔더 컨택 기술을 수반 또는 사용하는 하나 이상의 방법들, 재료들 및/또는 전자 디바이스들을 제공하기 위한 가능성을 가질 수도 있다.
본 발명의 하나 이상의 양태들은 전자 디바이스들의 제조에 관련된다. 본 발명의 일 양태는 전자 디바이스의 제조 방법이다. 일 실시형태에 따라, 방법은 기판을 제공하는 단계, 기판의 적어도 부분들 상에 배리어 금속을 무전해 성막 (depositing) 하는 단계; 및 무전해 성막과 같은 습식 화학물질을 사용하여 배리어 금속 상으로 솔더 습윤성을 갖는 실질적 골드 프리 습윤층을 성막하는 단계를 포함한다.
본 발명의 다른 양태는 전자 디바이스이다. 일 실시형태에 따라, 전자 디바이스는 금속화 스택을 포함한다. 금속화 스택은 무전해 성막된 배리어 금속 및 배리어 금속 상에 성막된 실질적 골드 프리 습윤층을 포함하며, 습윤층은 솔더에 의해 습윤가능하다.
본 발명은 다음의 설명에서 서술되는 구성의 상세들 및 컴포넌트들의 배열에 관한 그 적용에 한정되지 않는다. 본 발명은 다른 실시형태들이 있을 수 있으며 다양한 방식으로 실시되고 수행될 수 있다. 또한, 본 명세서에서 채용되는 어법들 및 용어들은 설명을 위해서이며 한정으로서 간주되지 않아야 함을 이해해야 한다.
도 1은 본 발명의 일 실시형태의 프로세스 플로우 다이어그램이다.
도 2는 본 발명의 일 실시형태의 다이어그램이다.
도 3은 본 발명의 일 실시형태의 다이어그램이다.
도 4는 본 발명의 일 실시형태의 다이어그램이다.
당업자는 도면들에서의 엘리먼트들은 간략하고 명확하게 도시되며 반드시 일정 비율로 도시될 필요는 없음을 알 수 있다. 예를 들어, 도면들에서의 몇몇 엘리먼트들의 치수들은 본 발명의 실시형태들의 보다 나은 이해를 돕기 위해 다른 엘리먼트들에 비해 과장될 수도 있다.
다음의 정의된 용어들에 대하여, 상이한 정의들이 청구항들 또는 본 명세서의 다른 곳에서 주어지지 않는 한 이들 정의들이 적용된다. 여기에서 정의되는 모든 수치 값들은, 명백하게 표시되든 표시되지 않든 용어 "약" 에 의해 변경되는 것으로서 정의된다. 일반적으로, 용어 "약" 은 당업자가 실질적으로 동일한 특성, 기능, 결과 등을 산출하기 위해 규정된 값과 동등하다고 여기게 되는 수치들의 범위를 지칭한다. 낮은 값 및 높은 값으로 나타내는 수치 범위는 그 수치 범위 내에 포함되는 모든 수들 및 그 수치 범위 내에 포함되는 모든 서브 범위들을 포함하도록 정의된다. 일 예로서, 범위 10 내지 15는, 10, 10.1, 10.47, 11, 11.75 내지 12.2, 12.5, 13 내지 13.8, 14, 14.025 및 15를 포함하지만 이에 한정되지 않는다.
본 발명의 하나 이상의 실시형태들은 솔더를 포함하는 구조들에 대한 방법들, 디바이스들, 재료들 및/또는 금속화층들에 관련된다. 보다 상세하게, 본 발명은 솔더를 포함하는 전자 디바이스들의 재료들 및 금속화층들로 지향된다.
이하, 본 발명의 실시형태들은 전자 디바이스들을 제조하기 위해 사용되는 실리콘 웨이퍼들과 같은 반도체 웨이퍼들을 프로세싱하는 맥락에서 주로 설명된다. 전자 디바이스들은 구리 및/또는 다른 도전체를 포함한다. 전자 디바이스들은 솔더를 포함하는 하나 이상의 전기적 접속들을 포함한다. 하지만, 본 발명에 따른 실시형태들은 반도체 디바이스들의 다른 유형들 및 반도체 웨이퍼들 이외의 웨이퍼들에 대해 사용될 수도 있다.
이제, 본 발명의 일 실시형태에 따른 프로세스 플로우 다이어그램 (40) 을 나타낸 도 1을 참조한다. 프로세스 플로우 다이어그램 (40) 은 기판을 제공 (50) 하는 것을 포함한다. 선택적으로, 기판은 예를 들어 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수도 있으며 또는 전자 디바이스들을 제조하는데 적합한 다른 재료의 기판일 수도 있다. 프로세스 플로우 다이어그램 (40) 은 기판의 적어도 부분들 상부에 배리어 금속을 무전해 성막 (ELD)(60) 하는 것을 포함한다. 또한, 프로세스 플로우 다이어그램 (40) 은 습윤층을 무전해 성막 (70) 하는 것과 같은 습식 화학 성막을 포함한다. 습윤층은 솔더 습윤성을 갖는 실질적 골드 프리 습윤층이다. 습윤층은 배리어 금속 상에 성막된다. 옵션으로, 본 발명의 일 실시형태의 프로세스 플로우 다이어그램은, 습윤층과 솔더 컨택들을 형성하는 것을 더 포함하는 프로세스 플로우 다이어그램 (40) 을 포함할 수도 있다.
프로세스 플로우 다이어그램 (40) 에 있어서, 기판을 제공 (50) 하는 것은 다양한 기판들을 사용하여 달성될 수 있다. 즉, 다양한 기판들이 본 발명의 추가 실시형태들에 대한 프로세스 플로우 다이어그램 (40) 에 사용될 수도 있다. 프로세스 플로우 다이어그램 (40) 에 대한 옵션으로서, 기판을 제공 (50) 하는 것은 하나 이상의 전기적 컨택 패드들을 포함하는 기판을 제공하는 것을 포함하고, 배리어 금속을 무전해 성막 (60) 하는 것은 하나 이상의 전기적 컨택 패드들 상으로 배리어 금속을 무전해 성막하는 것을 포함한다.
프로세스 플로우 다이어그램 (40) 에 대한 다른 옵션으로서, 기판을 제공 (50) 하는 것은 하나 이상의 쓰루 기판 비아 도전체들을 포함하는 기판을 제공하는 것을 포함하고, 배리어 금속을 무전해 성막 (60) 하는 것은 하나 이상의 쓰루 기판 비아 도전체들 상으로 배리어 금속을 무전해 성막하는 것을 포함한다.
프로세스 플로우 다이어그램 (40) 에 대한 또 다른 옵션으로서, 기판을 제공 (50) 하는 것은 하나 이상의 비아들을 포함하는 기판을 제공하는 것을 포함하고, 배리어 금속을 무전해 성막 (60) 하는 것은 하나 이상의 비아들의 측벽들 상으로 배리어 금속을 무전해 성막하는 것을 포함한다.
프로세스 플로우 다이어그램 (40) 에 사용하기에 적합한 배리어 금속들의 예들은, 무전해 성막된 니켈, 무전해 성막된 니켈 합금, 무전해 성막된 코발트 및 무전해 성막된 코발트 합금을 포함하지만, 이에 한정되지 않는다. 본 발명의 하나 이상의 실시형태들에 따라, 프로세스 플로우 다이어그램 (40) 은 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들의 두께로 배리어 금속을 성막하는 것을 포함한다.
본 발명의 몇몇 실시형태들에 대하여, 배리어 금속은 팔라듐 또는 다른 귀금속들을 사용하지 않고 무전해 성막되어 활성 금속들로서 작용하여 성막 프로세스를 개시한다. 표면 활성화를 위해 팔라듐 또는 다른 귀금속들을 사용하는 대신, 본 발명의 하나 이상의 실시형태들은 무전해 성막 프로세스에 대해 보레인과 같은 환원제들을 포함하는 무전해 성막 배쓰들을 사용한다. 본 발명의 하나 이상의 실시형태들에 따라, 무전해 성막 배쓰에서 환원제들 중 적어도 하나로서 보레인을 사용하는 것은, 골드 습윤층들을 갖는 니켈 인 배리어 층들과 전형적으로 연관되는 블랙 패드들의 형성을 회피할 수도 있다.
프로세스 플로우 다이어그램 (40) 은 습윤층을 무전해 성막 (70) 하기 위한 하나 이상의 옵션들을 사용하는 것을 포함하는 본 발명의 다양한 실시형태들을 위해 변형될 수 있다. 습윤층을 무전해 성막 (70) 하는 프로세스 플로우 다이어그램 (40) 의 옵션들은 다음을 포함하지만 이에 한정되지 않는다: 주석 또는 주석 합금을 무전해 성막하는 것을 포함하는 실질적 골드 프리 습윤층을 무전해 성막하는 것. 은 또는 은 합금을 무전해 성막하는 것을 포함하는 실질적 골드 프리 습윤층을 무전해 성막하는 것. 3 내지 4 원자% 텅스텐을 갖는 은 텅스텐 합금을 무전해 성막하는 것을 포함하는 실질적 골드 프리 습윤층을 무전해 성막하는 것. 코발트 주석 합금, 코발트 구리 합금, 코발트 은 합금, 코발트 구리 주석 합금, 코발트 구리 은 합금, 코발트 은 주석 합금 또는 코발트 구리 은 주석 합금을 무전해 성막하는 것을 포함하는 실질적 골드 프리 습윤층을 무전해 성막하는 것. 니켈 구리 합금, 니켈 은 합금, 니켈 구리 은 합금, 니켈 구리 주석 합금, 니켈 은 주석 합금, 또는 니켈 구리 은 주석 합금을 무전해 성막하는 것을 포함하는 실질적 골드 프리 습윤층을 무전해 성막하는 것. 철 주석 합금, 철 구리 합금, 철 은 합금, 철 구리 주석 합금, 철 구리 은 합금, 철 은 주석 합금 또는 철 구리 은 주석 합금을 무전해 성막하는 것을 포함하는 실질적 골드 프리 습윤층을 무전해 성막하는 것. 제 1 조성을 갖는 니켈 합금의 두께 및 제 2 조성을 갖는 니켈 합금의 두께를 무전해 성막하는 것을 포함하는 실질적 골드 프리 습윤층을 무전해 성막하는 것. 제 1 조성을 갖는 코발트 합금의 두께 및 제 2 조성을 갖는 코발트 합금의 두께를 무전해 성막하는 것을 포함하는 실질적 골드 프리 습윤층을 무전해 성막하는 것. 제 1 조성을 갖는 철 합금의 두께 및 제 2 조성을 갖는 철 합금의 두께를 무전해 성막하는 것을 포함하는 실질적 골드 프리 습윤층을 무전해 성막하는 것. 옵션으로, 본 발명의 하나 이상의 실시형태들은 실질적 골드 습윤층에 붕소 및/또는 인을 포함시키는 것을 더 포함할 수도 있다. 본 발명이 몇몇 실시형태들에 대하여, 습윤층을 무전해 성막 (70) 하기 위한 하나 이상의 옵션들이 결합될 수도 있다.
본 발명의 몇몇 실시형태들에 대하여, 프로세스 플로우 다이어그램 (40) 은 솔더 컨택을 제조하기에 적합한 표면을 유지하도록 습윤층의 표면 상에 하나 이상의 침식 보호 절차들을 사용하는 것을 더 포함할 수도 있다. 본 발명의 실시형태들에 적합할 수도 있은 침식 보호 절차들의 예들은, 습윤층 상에 침식 보호막을 성막하는 것; 유기 솔더성 (solderabily) 방부제층을 형성하는 것; 침식 억제제를 함유하는 용액으로 습윤층을 린싱하는 것; 및 침식에 덜 예민하도록 습윤층의 표면의 조성을 조정하는 것을 포함하지만, 이에 한정되지 않는다.
나타낸 바와 같이, 본 발명의 하나 이상의 실시형태들은 습윤층의 조성이 습윤층의 두께 전체에 걸쳐 일정하지 않은 습윤층들을 사용하는 것을 포함한다. 제 1 조성을 갖는 니켈 합금의 두께 및 제 2 조성을 갖는 니켈 합금의 두께를 무전해 성막하는 것을 포함하는 본 발명의 실시형태들에 대하여, 조성 변화는 성막 프로세스의 온도와 같은 그리고 도금제의 조성과 같은 하나 이상의 성막 조건들을 변화시킴으로써 달성될 수 있다. 또한, 제 1 조성을 갖는 코발트 합금의 두께 및 제 2 조성을 갖는 코발트 합금의 두께를 무전해 성막하는 것을 포함하는 본 발명의 실시형태들은 습윤층의 조성의 변화들을 달성하기 위해 하나 이상의 성막 조건들에서의 변화들을 사용할 수 있다. 또한, 제 1 조성을 갖는 철 합금의 두께 및 제 2 조성을 갖는 철 합금의 두께를 무전해 성막하는 것을 포함하는 본 발명의 실시형태들은 습윤층의 조성의 변화들을 달성하기 위해 하나 이상의 성막 조건들에서의 변화들을 사용할 수 있다.
본 발명의 하나 이상의 실시형태들은 프로세스 플로우 다이어그램 (40) 에 따른 방법들을 포함하며, 여기서 기판의 적어도 부분들 상부에 배리어 금속을 무전해 성막 (60) 하는 것 및 솔더 습윤성을 갖는 실질적 골드 프리 습윤층을 무전해 성막 (70) 하는 것은, 온도 (T1) 에서의 무전해 성막 배쓰 조성을 사용하여 배리어 금속을 성막하고, T1과 같지 않은 다른 온도 (T2) 에서의 무전해 성막 배쓰 조성을 사용하여 습윤층을 성막하여 달성된다. 즉, T1 및 T2는 동일한 무전해 성막 배쓰 조성과 상이한 조성들을 갖는 재료들의 무전해 성막을 야기시키기에 충분히 상이하다. 대안으로, 기판의 적어도 부분들 상부에 배리어 금속을 무전해 성막 (60) 하는 것과 솔더 습윤성을 갖는 실질적 골드 프리 습윤층을 무전해 성막 (70) 하는 것은, 온도들의 범위 (TR1) 에 걸쳐 무전해 성막 배쓰 조성을 사용하여 배리어 금속을 성막하고, 다른 온도들의 범위 (TR2) 에 걸쳐 무전해 성막 배쓰 조성을 사용하여 습윤층을 성막하여 달성되며, 여기서 TR1 및 TR2는 유사하지 않다. 즉, TR1 및 TR2는 동일한 무전해 성막 배쓰 조성과 상이한 조성들을 갖는 재료들의 무전해 성막을 야기시키기에 충분히 상이하다. 하나 이상의 실시형태들에 대하여, 배리어 금속의 두께 조성 프로파일은 TR1에서의 온도 변화의 결과에 따라 달라질 수도 있고 및/또는 습윤층의 두께 조성 프로파일은 TR2에서의 온도 변화의 결과에 따라 달라질 수도 있다.
본 발명의 다른 실시형태는 전자 디바이스의 제조 방법을 포함한다. 이 방법은 하나 이상의 전기적 컨택 패드들 및/또는 하나 이상의 쓰루 기판 비아 도전체들을 포함하는 기판을 제공하는 것을 포함하는 기판을 제공 (50) 하는 것을 포함한다. 또한, 이 방법은 원소들 니켈 및 코발트 중 적어도 하나를 포함하는 배리어 금속을 무전해 성막하는 것을 포함하는 배리어 금속을 무전해 성막 (60) 하는 것을 포함한다. 배리어 층은 하나 이상의 전기적 컨택 패드들 및/또는 하나 이상의 쓰루 기판 비아 도전체들의 적어도 부분들 상부에서 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들의 두께를 갖는다. 습윤층의 무전해 성막 (70) 에 대하여, 방법은 : 주석 또는 주석 합급; 3 내지 4 원자% 텅스텐을 갖는 은 텅스텐 합금; 구리 또는 구리 합금; 코발트 주석 합금; 코발트 구리 합금; 코발트 은 합금; 코발트 구리 주석 합금; 코발트 구리 은 합금; 코발트 은 주석 합금; 코발트 구리 은 주석 합금; 니켈 구리 합금; 니켈 은 합금; 니켈 구리 은 합금; 니켈 구리 주석 합금; 니켈 은 주석 합금; 니켈 구리 은 주석 합금; 철 주석 합금; 철 구리 합금; 철 은 합금; 철 구리 주석 합금; 철 구리 은 합금; 철 은 주석 합금; 철 구리 은 주석 합금; 제 1 조성을 갖는 니켈 합금의 두께 및 제 2 조성을 갖는 니켈 합금의 두께; 제 1 조성을 코발트 합금의 두께 및 제 2 조성을 갖는 코발트 합금의 두께; 및 제 1 조성을 갖는 철 합금의 두께 및 제 2 조성을 갖는 철 합금의 두께 중 적어도 하나를 무전해 성막하는 것을 포함하여, 솔더 습윤성을 갖는 실질적 골드 프리 습윤층을 형성하도록 배리어 금속과 컨택시킨다. 옵션으로, 방법은 붕소 및/또는 인을 실질적 골드 프리 습윤층에 포함시키는 것을 더 포함한다. 또한, 방법은 실질적 골드 프리 습윤층에 대해 솔더 컨택을 형성하는 것을 포함한다.
이제, 본 발명의 일 실시형태에 따른 전자 디바이스 (100) 의 일 부분의 측단면도를 나타내는 도 2를 참조한다. 전자 디바이스 (100) 는 베이스 (106), 베이스 (106) 상에 지지되는 컨택 패드 (110), 및 베이스 (106) 상부의 패시배이션층 (112) 을 갖는 기판 (102) 을 포함한다. 전자 디바이스 (100) 는 전기적 컨택 패드 (110) 상에 무전해 성막된 배리어 금속 (114) 및 배리어 금속 (114) 상에 무전해 성막된 실질적 골드 프리 습윤층 (118) 을 포함하는 금속화 스택을 더 포함한다. 습윤층 (118) 은 솔더에 의해 습윤가능하다. 전자 디바이스 (100) 는 습윤층 (118) 과 컨택하는 솔더 (122) 를 더 포함한다. 도 2는 다른 전기적 컨택을 형성하기 위해 사용될 수도 있는 솔더 볼로서의 솔더 (122) 를 나타낸다. 또한, 도 2는 옵션의 패시배이션층 (124) 을 갖는 전자 디바이스 (100) 를 나타낸다.
전자 디바이스 (100) 의 몇몇 실시형태들에 대하여, 기판 (102) 은 완성된 또는 부분적으로 완성된 집적 회로 디바이스를 포함할 수도 있다. 옵션으로, 베이스 (106) 는 실리콘과 같은 반도체일 수도 있으며, 또는 전자 디바이스들의 제조에 적합한 다른 재료일 수도 있다. 옵션으로, 컨택 패드 (110) 는 알루미늄 컨택 패드와 같은 그리고 구리 컨택 패드와 같은 전자 디바이스들에 대한 최종 금속 컨택 패드와 같은 컨택 패드를 포함할 수도 있다. 본 발명의 하나 이상의 실시형태들은 배리어 금속 (114) 에 의해 적어도 부분적으로 피복되는 전기적 컨택 패드 (110) 를 갖는 것을 포함한다.
본 발명의 하나 이상의 실시형태들은 원소들 니켈 및 코발트 중 적어도 하나를 포함하는 배리어 금속 (114) 을 포함한다. 본 발명의 일 실시형태에 따라, 전자 디바이스 (100) 는 약 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들인 배리어 금속 (114) 의 두께를 갖는다. 본 발명의 하나 이상의 실시형태들에 대하여, 배리어 금속 (114) 은 원소들 니켈 및 코발트 중 적어도 하나와, 약 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들인 배리어 금속 (114) 의 두께를 포함한다.
본 발명의 추가 실시형태들은 하나 이상의 다양한 재료 시스템을 포함하는 습윤층 (118) 을 가질 수도 있다. 습윤층 (118) 으로서 사용하기에 적합한 재료 시스템의 예들은 다음을 포함하지만 여기에 한정되지 않는다 : 주석 또는 주석 합금을 포함하는 습윤층 (118). 은 또는 은 합금을 포함하는 습윤층 (118). 3 내지 4 원자% 텅스텐을 갖는 은 텅스텐 합금을 포함하는 습윤층 (118). 구리 또는 구리 합금을 포함하는 습윤층 (118). 코발트 주석 합금, 코발트 구리 합금, 코발트 은 합금, 코발트 구리 주석 합금, 코발트 구리 은 합금, 코발트 은 주석 합금 또는 코발트 구리 은 주석 합금을 포함하는 습윤층 (118). 니켈 구리 합금, 니켈 은 합금, 니켈 구리 은 합금, 니켈 구리 주석 합금, 니켈 은 주석 합금 또는 니켈 구리 은 주석 합금을 포함하는 습윤층 (118). 철 주석 합금, 철 구리 합금, 철 은 합금, 철 구리 주석 합금, 철 구리 은 합금, 철 은 주석 합금 또는 철 구리 은 주석 합금을 포함하는 습윤층 (118). 제 1 조성을 갖는 니켈 합금의 두께 및 제 2 조성을 갖는 니켈 합금의 두께를 포함하는 습윤층 (118). 제 1 조성을 갖는 코발트 합금의 두께 및 제 2 조성을 갖는 코발트 합금의 두께를 포함하는 습윤층 (118). 제 1 조성을 갖는 철 합금의 두께 및 제 2 조성을 갖는 철 합금의 두께를 포함하는 습윤층 (118). 붕소 및/또는 인을 더 포함하는 습윤층 (118).
이제, 본 발명의 일 실시형태에 다른 전자 디바이스 (200) 의 일 부분의 측 단면도를 나타내는 도 3을 참조한다. 전자 디바이스 (200) 는 쓰루 기판 비아 (210) 및 쓰루 기판 비아 도전체 (212) 를 갖는 기판 (202) 을 포함한다. 또한, 전자 디바이스 (200) 는 기판 (202) 상부의 패시배이션 층 (224) 을 포함한다. 전자 디바이스 (200) 는 도전체 (212) 상의 무전해 성막된 배리어 금속 (214) 및 배리어 금속 (214) 상의 실질적 골드 프리 습윤층 (218) 을 포함하는 금속화 스택을 더 포함한다. 옵션으로서, 실질적 골드 프리 습윤층 (218) 은 배리어 금속 (214) 상에 무전해 성막된다. 습윤층 (218) 은 솔더에 의해 습윤가능하다. 전자 디바이스 (200) 는 습윤층 (218) 과 컨택하는 솔더 (222) 를 더 포함한다.
전자 디바이스 (200) 의 몇몇 실시형태들에 대하여, 기판 (202) 은 완성된 또는 부분적으로 완성된 집적 회로 디바이스를 포함할 수도 있다. 옵션으로, 기판 (202) 은 실리콘과 같은 반도체일 수도 있고, 또는 전자 디바이스들의 제조에 적합한 다른 재료일 수도 있다. 옵션으로, 쓰루 기판 비아 도전체 (212) 는, 알루미늄, 구리, 폴리실리콘, 솔더 및 텅스텐과 같은 도전체를 포함할 수도 있지만, 이에 한정되지 않는다. 본 발명의 하나 이상의 실시형태들은 배리어 금속 (214) 에 의해 적어도 부분적으로 피복되는 쓰루 기판 비아 도전체 (212) 를 갖는 것을 포함한다.
본 발명의 하나 이상의 실시형태들은 원소들 니켈 및 코발트 중 적어도 하나를 포함하는 배리어 금속 (214) 을 포함한다. 본 발명의 일 실시형태에 따라, 전자 디바이스 (200) 는 약 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들인 배리어 금속의 두께를 갖는다. 본 발명의 하나 이상의 실시형태들에 대하여, 배리어 금속 (214) 은 원소들 니켈 및 코발트 중 적어도 하나를 포함하고, 배리어 금속 (214) 의 두께는 약 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들이다.
본 발명의 추가 실시형태들은 하나 이상의 다양한 재료 시스템을 포함하는 습윤층 (218) 을 가질 수도 있다. 습윤층 (218) 으로서 사용하기에 적합한 재료 시스템의 예들은, 다음을 포함하지만 여기에 한정되지 않는다: 주석 또는 주석 합금을 포함하는 습윤층 (218). 은 또는 은 합금을 포함하는 습윤층 (218). 3 내지 4 원자% 텅스텐을 갖는 은 텅스텐 합금을 포함하는 습윤층 (218). 구리 또는 구리 합금을 포함하는 습윤층 (218). 코발트 주석 합금, 코발트 구리 합금, 코발트 은 합금, 코발트 구리 주석 합금, 코발트 구리 은 합금, 코발트 은 주석 합금 또는 코발트 구리 은 주석 합금을 포함하는 습윤층 (218). 니켈 구리 합금, 니켈 은 합금, 니켈 구리 은 합금, 니켈 구리 주석 합금, 니켈 은 주석 합금 또는 니켈 구리 은 주석 합금을 포함하는 습윤층 (218). 철 주석 합금, 철 구리 합금, 철 은 합금, 철 구리 주석 합금, 철 구리 은 합금, 철 은 주석 합금 또는 철 구리 은 주석 합금을 포함하는 습윤층 (218). 제 1 조성을 갖는 니켈 합금의 두께 및 제 2 조성을 갖는 니켈 합금의 두께를 포함하는 습윤층 (218). 제 1 조성을 갖는 코발트 합금의 두께 및 제 2 조성을 갖는 코발트 합금의 두께를 갖는 습윤층 (218). 제 1 조성을 갖는 철 합금의 두께 및 제 2 조성을 갖는 철 합금의 두께를 포함하는 습윤층 (218). 붕소 및/또는 인을 더 포함하는 습윤층 (218).
본 발명의 다른 실시형태는 금속화 스택을 포함하는 전자 디바이스를 포함한다. 금속화 스택은 무전해 성막된 배리어 금속 및 배리어 금속 상에 무전해 성막된 실질적 골드 프리 습윤층을 포함한다. 배리어 금속은 습윤층과 전기적으로 컨택하며, 습윤층은 솔더에 의해 습윤가능하다. 배리어 금속은 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들의 두께를 갖는다. 배리어 금속은 원소들 니켈 및 코발트 중 적어도 하나를 포함한다. 습윤층은: 주석 또는 주석 합금; 은 또는 은 합금; 3 내지 4 원자% 텅스텐을 갖는 은 텅스텐 합금; 구리 또는 구리 합금; 코발트 주석 합금; 붕소 및/또는 인을 포함하는 코발트 주석 합금; 니켈 주석 합금; 붕소 및/또는 인을 포함하는 니켈 주석 합금; 제 1 조성을 갖는 니켈 주석 합금의 두께 및 제 2 조성을 갖는 니켈 주석 합금의 두께; 또는 제 1 조성을 갖는 코발트 주석 합금의 두께 및 제 2 조성을 갖는 코발트 주석 합금의 두께를 포함한다. 전자 디바이스는 배리어 금속에 의해 적어도 부분적으로 피복되는 하나 이상의 전기적 컨택 패드들 및/또는 배리어 금속에 의해 적어도 부분적으로 피복되는 하나 이상의 쓰루 기판 비아 도전체들을 더 포함한다. 또한, 실시형태는 습윤층과 컨택하는 솔더를 포함한다.
이제, 본 발명의 일 실시형태에 따른 전자 디바이스 (300) 의 일 부분의 측단면도를 나타내는 도 4를 참조한다. 전자 디바이스 (300) 는 쓰루 기판 비아 (310) 를 갖는 기판 (302) 을 포함한다. 전자 디바이스 (300) 는 쓰루 기판 비아 (310) 의 벽들을 실질적으로 피복하도록 무전해 성막된 배리어 금속 (314) 을 포함하는 쓰루 기판 도전체 및 배리어 금속 (314) 상의 실질적 골드 프리 습윤층 (318) 을 포함한다. 옵션으로서, 실질적 골드 프리 습윤층 (318) 은 배리어 금속 (314) 상에 무전해 성막된다. 습윤층 (318) 은 솔더에 의해 습윤가능하다. 전자 디바이스 (300) 는 습윤층 (318) 에 의해 인클로징된 코어를 실질적으로 충진하도록 습윤층 (318) 과 컨택하는 솔더 (322) 를 더 포함한다. 도 4는 옵션으로 배리어 금속 (314) 과 유사한 특성들을 가질 수도 있거나 또는 유사하지 않는 재료일 수도 있는 배리어 금속 (326) 을 포함하는 전자 디바이스 (300) 를 나타낸다. 또한, 도 4는 옵션으로 습윤층 (318) 과 유사한 특성들을 가질 수도 있거나 또는 유사하지 않은 재료일 수도 있는 습윤층 (330) 을 포함하는 전자 디바이스 (300) 를 나타낸다.
전자 디바이스 (300) 의 몇몇 실시형태들에 대하여, 기판 (302) 은 완성된 또는 부분적으로 완성된 집적 회로 디바이스를 포함할 수도 있다. 옵션으로 기판 (302) 은 실리콘과 같은 반도체일 수도 있고 또는 전자 디바이스들의 제조에 적합한 다른 재료일 수도 있다. 본 발명의 하나 이상의 실시형태들은 배리어 금속 (314) 에 의해 적어도 부분적으로 피복되는 쓰루 기판 비아 (310) 를 정의하는 벽들을 갖는 것을 포함한다.
본 발명의 하나 이상의 실시형태들은 원소들 니켈 및 코발트 중 적어도 하나를 포함하는 배리어 금속 (314) 을 포함한다. 본 발명의 일 실시형태에 따라, 전자 디바이스 (300) 는 약 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들인 배리어 금속 (314) 의 두께를 갖는다. 본 발명이 하나 이상의 실시형태들에 대하여, 배리어 금속 (314) 은 원소들 니켈 및 코발트 중 적어도 하나를 포함하고 배리어 금속 (314) 의 두께는 약 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들이다.
본 발명의 추가 실시형태들은 하나 이상의 다양한 재료 시스템을 포함하는 습윤층 (318) 을 가질 수도 있다. 습윤층 (318) 으로서 사용하기에 적합한 재료 시스템의 예들은 다음을 포함하지만 여기에 한정되지 않는다: 주석 또는 주석 합금을 포함하는 습윤층 (318). 은 또는 은 합금을 포함하는 습윤층 (318). 3 내지 4 원자% 텅스텐을 갖는 은 텅스텐 합금을 포함하는 습윤층 (318). 구리 또는 구리 합금을 포함하는 습윤층 (318). 코발트 주석 합금, 코발트 구리 합금, 코발트 은 합금, 코발트 구리 주석 합금, 코발트 구리 은 합금, 코발트 은 주석 합금, 또는 코발트 구리 은 주석 합금을 포함하는 습윤층 (318). 니켈 구리 합금, 니켈 은 합금, 니켈 구리 은 합금, 니켈 구리 주석 합금, 니켈 은 주석 합금, 또는 니켈 구리 은 주석 합금을 포함하는 습윤층 (318). 철 주석 합금, 철 구리 합금, 철 은 합금, 철 구리 주석 합금, 철 구리 은 합금, 철 은 주석 합금 또는 철 구리 은 주석 합금을 포함하는 습윤층 (318). 제 1 조성을 갖는 니켈 합금의 두께 및 제 2 조성을 갖는 니켈 합금의 두께를 포함하는 습윤층 (318). 제 1 조성을 갖는 코발트 합금의 두께 및 제 2 조성을 갖는 코발트 합금의 두께를 포함하는 습윤층 (318). 제 1 조성을 갖는 철 합금의 두께 및 제 2 조성을 갖는 철 합금의 두께를 포함하는 습윤층 (318). 붕소 및/또는 인을 더 포함하는 습윤층 (318).
상기 명세서에 있어서, 본 발명은 특정 실시형태들을 참조하여 설명되었다. 그러나, 당업자는 다양한 변형물들 및 변경물들이 다음의 청구항들에서 서술되는 바와 같이 본 발명의 범위로부터 벗어나지 않으면서 이루어질 수 있음을 알 수 있다. 따라서, 명세서는 한정적인 의미로서 보다는 예시적인 의미로 간주되어야 하며, 모든 이러한 변형물들은 본 발명의 범위내에 포함되려는 것으로 의도된다.
구체적인 실시형태들과 관련하여 이익들, 다른 이점들 및 문제들에 대한 해결책들이 상술되었다. 그러나, 이익들, 이점들, 문제들에 대한 해결책들 및 임의의 이익, 이점 또는 해결책들을 발생하게 하거나 더 확고해지게 할 수도 있는 임의의 엘리먼트(들) 은 임의의 또는 모든 청구항들의 중요하고 필요한 또는 본질적인 특징 또는 엘리먼트로서 해석되지 않아야 한다.
본 명세서에서 사용되는 바와 같이, 용어 "포함하다 (comprises)", "포함하는 (comprising)", "포함하다 (includes)", "포함하는 (including)", "갖다 (has), "갖는 (having)", "적어도 하나" 또는 임의의 다른 그 변형은 비배타적 포함을 커버하는 것으로 의도된다. 예를 들어, 엘리먼트들의 리스트를 포함하는 프로세스, 방법, 제조물 또는 장치는 그러한 엘리먼트들에만 한정되는 것이 아니라 분명하게 열거되지 않거나 이러한 프로세스, 방법, 제조물 또는 장치에 내재되는 다른 엘리먼트들을 포함할 수도 있다. 또한, 명백하게 반대되는 것으로 언급되지 않는 한, "또는 (or) " 은 포괄적 또는 및 배타적 또는이 아님을 지칭한다. 예를 들어, 조건 A 또는 B는 다음 중 임의의 하나에 의해 충족된다 : A는 참 (또는 존재) 이고 B는 거짓 (또는 부재), A는 거짓 (또는 부재) 이고 B는 참 (또는 존재), 및 A 및 B 양자가 참 (또는 존재).

Claims (37)

  1. 전자 디바이스의 제조 방법으로서,
    기판을 제공하는 단계;
    상기 기판의 적어도 부분들 상부에 배리어 금속을 무전해 성막하는 단계; 및
    상기 배리어 금속 상으로 솔더 습윤성 (solder wettability) 을 갖는 실질적 골드 프리 습윤층 (gold-free wetting layer) 을 무전해 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 실질적 골드 프리 습윤층을 무전해 성막하는 단계는, 보레인을 포함하는 무전해 성막제를 사용하여 달성되는, 전자 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 기판을 제공하는 단계는, 하나 이상의 전기적 컨택 패드들을 포함하는 기판을 제공하는 단계를 포함하고,
    상기 기판의 적어도 부분들 상부에 배리어 금속을 무전해 성막하는 단계는, 상기 하나 이상의 전기적 컨택 패드들 상으로 상기 배리어 금속을 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 기판을 제공하는 단계는, 하나 이상의 쓰루 기판 비아 도전체들을 포함하는 기판을 제공하는 단계를 포함하고,
    상기 기판의 적어도 부분들 상부에 배리어 금속을 무전해 성막하는 단계는, 상기 하나 이상의 쓰루 기판 비아 도전체들 상으로 상기 배리어 금속을 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 기판을 제공하는 단계는, 하나 이상의 비아들을 갖는 기판을 제공하는 단계를 포함하고,
    상기 기판의 적어도 부분들 상부에 배리어 금속을 무전해 성막하는 단계는, 상기 하나 이상의 비아들의 벽들 상으로 상기 배리어 금속을 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 기판의 적어도 부분들 상부에 배리어 금속을 무전해 성막하는 단계는, 코발트를 포함하는 배리어 금속을 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    상기 기판의 적어도 부분들 상부에 배리어 금속을 무전해 성막하는 단계는, 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들의 두께로 상기 배리어 금속을 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 실질적 골드 프리 습윤층을 무전해 성막하는 단계는, 주석을 무전해 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 실질적 골드 프리 습윤층을 무전해 성막하는 단계는, 은 또는 은 합금을 무전해 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  10. 제 1 항에 있어서,
    상기 실질적 골드 프리 습윤층을 무전해 성막하는 단계는, 3 내지 4 원자% 텅스텐을 갖는 은 텅스텐 합금을 무전해 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  11. 제 1 항에 있어서,
    상기 실질적 골드 프리 습윤층을 무전해 성막하는 단계는, 코발트 주석 합금, 코발트 구리 합금, 코발트 은 합금, 코발트 구리 주석 합금, 코발트 구리 은 합금, 코발트 은 주석 합금 또는 코발트 구리 은 주석 합금을 무전해 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  12. 제 11 항에 있어서,
    상기 실질적 골드 프리 습윤층에 붕소 및/또는 인을 포함시키는 단계를 더 포함하는, 전자 디바이스의 제조 방법.
  13. 제 1 항에 있어서,
    상기 실질적 골드 프리 습윤층을 무전해 성막하는 단계는, 니켈 구리 합금, 니켈 은 합금, 니켈 구리 은 합금, 니켈 구리 주석 합금, 니켈 은 주석 합금, 또는 니켈 구리 은 주석 합금을 무전해 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  14. 제 13 항에 있어서,
    상기 실질적 골드 프리 습윤층에 붕소 및/또는 인을 포함시키는 단계를 더 포함하는, 전자 디바이스의 제조 방법.
  15. 제 1 항에 있어서,
    상기 실질적 골드 프리 습윤층을 무전해 성막하는 단계는, 철 주석 합금, 철 구리 합금, 철 은 합금, 철 구리 주석 합금, 철 구리 은 합금, 철 은 주석 합금 또는 철 구리 은 주석 합금을 무전해 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  16. 제 15 항에 있어서,
    상기 실질적 골드 프리 습윤층에 붕소 및/또는 인을 포함시키는 단계를 더 포함하는, 전자 디바이스의 제조 방법.
  17. 제 1 항에 있어서,
    상기 실질적 골드 프리 습윤층을 무전해 성막하는 단계는, 제 1 조성을 갖는 니켈 합금의 두께 및 제 2 조성을 갖는 니켈 합금의 두께를 무전해 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  18. 제 1 항에 있어서,
    상기 실질적 골드 프리 습윤층을 무전해 성막하는 단계는, 제 1 조성을 갖는 코발트 주석 합금의 두께 및 제 2 조성을 갖는 코발트 주석 합금의 두께를 무전해 성막하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  19. 제 1 항에 있어서,
    상기 기판의 적어도 부분들 상부에 배리어 금속을 무전해 성막하는 단계; 및 상기 솔더 습윤성을 갖는 실질적 골드 프리 습윤층을 무전해 성막하는 단계는, 일 온도 범위에서 무전해 성막 배쓰 조성을 사용하여 상기 배리어 금속을 성막하고, 다른 온도 범위에서 상기 무전해 성막 배쓰 조성을 사용하여 상기 습윤층을 성막하여 달성되는, 전자 디바이스의 제조 방법.
  20. 전자 디바이스의 제조 방법으로서,
    하나 이상의 전기적 컨택 패드들 및/또는 하나 이상의 쓰루 기판 비아 도전체들을 포함하는 기판을 제공하는 단계;
    상기 하나 이상의 전기적 컨택 패드들 및/또는 상기 하나 이상의 쓰루 기판 비아 도전체들의 적어도 부분들 상부에 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들의 두께로 원소들 니켈 및 코발트 중 적어도 하나를 포함하는 배리어 금속을 무전해 성막하는 단계;
    1. 주석 또는 주석 합금;
    2. 3 내지 4 원자% 텅스텐을 갖는 은 텅스텐 합금;
    3. 코발트 주석 합금, 코발트 구리 합금, 코발트 은 합금, 코발트 구리 주석 합금, 코발트 구리 은 합금, 코발트 은 주석 합금, 또는 코발트 구리 은 주석 합금;
    4. 니켈 구리 합금, 니켈 은 합금, 니켈 구리 은 합금, 니켈 구리 주석 합금, 니켈 은 주석 합금, 또는 니켈 구리 은 주석 합금;
    5. 철 주석 합금, 철 구리 합금, 철 은 합금, 철 구리 주석 합금, 철 구리 은 합금, 철 은 주석 합금, 또는 철 구리 은 주석 합금;
    6. 제 1 조성을 갖는 니켈 합금의 두께 및 제 2 조성을 갖는 니켈 합금의 두께;
    7. 제 1 조성을 갖는 코발트 합금의 두께 및 제 2 조성을 갖는 코발트 합금의 두께; 및
    8. 제 1 조성을 갖는 철 합금의 두께 및 제 2 조성을 갖는 철 합금의 두께
    중 적어도 하나를 무전해 성막하여 상기 배리어 금속과 컨택시켜 솔더 습윤성을 갖는 실질적 골드 프리 습윤층을 형성하는 단계; 및
    상기 실질적 골드 프리 습윤층에 대해 솔더 컨택을 형성하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  21. 금속화 스택을 포함하는 전자 장치로서,
    상기 금속화 스택은 무전해 성막된 배리어 금속 및 무전해 성막된 실질적 골드 프리 습윤층을 포함하고,
    상기 배리어 금속은 상기 습윤층과 컨택하며,
    상기 습윤층은 솔더에 의해 습윤가능한, 전자 장치.
  22. 제 21 항에 있어서,
    상기 배리어 금속에 의해 적어도 부분적으로 피복되는 전기적 컨택 패드들을 더 포함하는, 전자 장치.
  23. 제 21 항에 있어서,
    상기 배리어 금속에 의해 적어도 부분적을 피복되는 쓰루 기판 비아 도전체를 더 포함하는, 전자 장치.
  24. 제 21 항에 있어서,
    기판은 하나 이상의 쓰루 기판 비아들을 가지며,
    상기 하나 이상의 쓰루 기판 비아들을 형성하는 상기 기판의 벽들은 상기 배리어 금속에 의해 적어도 부분적으로 피복되고,
    상기 전자 장치는, 상기 하나 이상의 쓰루 기판 비아들을 실질적으로 충진하기 위해 상기 습윤층과 컨택하는 솔더를 더 포함하는, 전자 장치.
  25. 제 21 항에 있어서,
    상기 배리어 금속은 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들의 두께를 갖는, 전자 장치.
  26. 제 21 항에 있어서,
    상기 배리어 금속은 코발트를 포함하는, 전자 장치.
  27. 제 21 항에 있어서,
    상기 습윤층은 주석 또는 주석 합금을 포함하는, 전자 장치.
  28. 제 21 항에 있어서,
    상기 습윤층은 3 내지 4 원자% 텅스텐을 갖는 은 텅스텐 합금을 포함하는, 전자 장치.
  29. 제 21 항에 있어서,
    상기 습윤층은 코발트 주석 합금, 코발트 구리 합금, 코발트 은 합금, 코발트 구리 주석 합금, 코발트 구리 은 합금, 코발트 은 주석 합금 또는 코발트 구리 은 주석 합금을 포함하는, 전자 장치.
  30. 제 29 항에 있어서,
    상기 습윤층은 붕소 및/또는 인을 더 포함하는, 전자 장치.
  31. 제 21 항에 있어서,
    상기 습윤층은 니켈 구리 합금, 니켈 은 합금, 니켈 구리 은 합금, 니켈 구리 주석 합금, 니켈 은 주석 합금 또는 니켈 구리 은 주석 합금을 포함하는, 전자 장치.
  32. 제 31 항에 있어서,
    상기 습윤층은 붕소 및/또는 인을 더 포함하는, 전자 장치.
  33. 제 21 항에 있어서,
    상기 습윤층은 철 주석 합금, 철 구리 합금, 철 은 합금, 철 구리 주석 합금, 철 구리 은 합금, 철 은 주석 합금 또는 철 구리 은 주석 합금을 포함하는, 전자 장치.
  34. 제 33 항에 있어서,
    상기 습윤층은 붕소 및/또는 인을 더 포함하는, 전자 장치.
  35. 제 21 항에 있어서,
    상기 습윤층은 제 1 조성을 갖는 니켈 주석 합금의 두께 및 제 2 조성을 갖는 니켈 주석 합금의 두께를 포함하는, 전자 장치.
  36. 제 21 항에 있어서,
    상기 습윤층은 제 1 조성을 갖는 코발트 주석 합금의 두께 및 제 2 조성을 갖는 코발트 주석 합금의 두께를 포함하는, 전자 장치.
  37. 제 21 항에 있어서,
    상기 배리어 금속은 0.2 마이크로미터 내지 1 마이크로미터 및 그 안에 포함된 모든 값들 및 범위들의 두께를 가지며, 상기 배리어 금속은 원소들 니켈 및 코발트 중 적어도 하나를 포함하며,
    상기 습윤층은,
    1. 주석 또는 주석 합금;
    2. 3 내지 4 원자% 텅스텐을 갖는 은 텅스텐 합금;
    3. 코발트 주석 합금, 코발트 구리 합금, 코발트 은 합금, 코발트 구리 주석 합금, 코발트 구리 은 합금, 코발트 은 주석 합금, 또는 코발트 구리 은 주석 합금;
    4. 니켈 구리 합금, 니켈 은 합금, 니켈 구리 은 합금, 니켈 구리 주석 합금, 니켈 은 주석 합금, 또는 니켈 구리 은 주석 합금;
    5. 철 주석 합금, 철 구리 합금, 철 은 합금, 철 구리 주석 합금, 철 구리 은 합금, 철 은 주석 합금, 또는 철 구리 은 주석 합금;
    6. 제 1 조성을 갖는 니켈 합금의 두께 및 제 2 조성을 갖는 니켈 합금의 두께;
    7. 제 1 조성을 갖는 코발트 합금의 두께 및 제 2 조성을 갖는 코발트 합금의 두께; 또는
    8. 제 1 조성을 갖는 철 합금의 두께 및 제 2 조성을 갖는 철 합금의 두께를 포함하고,
    상기 전자 장치는, 상기 배리어 금속에 의해 적어도 부분적으로 피복되는 하나 이상의 전기적 컨택 패드들 및/또는 상기 배리어 금속에 의해 적어도 부분적으로 피복되는 하나 이상의 쓰루 기판 비아 도전체들; 및
    상기 습윤층과 컨택하는 솔더를 더 포함하는, 전자 장치.
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