JP7240008B2 - マイクロ電子デバイスのための保護層を備えたダイ取り付け表面銅層 - Google Patents

マイクロ電子デバイスのための保護層を備えたダイ取り付け表面銅層 Download PDF

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ダドバンド ナジラ
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
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    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0568—Molybdenum [Mo] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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Description

本願は、概してマイクロ電子デバイスに関し、より詳細にはマイクロ電子デバイスにおける金属層に関する。
マイクロ電子デバイスの中には、低抵抗の電気的又は熱的接続を提供するために、それらの基板のダイ取り付け表面上に金属層を有するものがある。銅は、電気的及び熱的伝導率が高いため、金属層にとって望ましい要素である。しかし、基板のダイ取り付け表面上の銅は、汚染、酸化、及び腐食の問題を提起する。ダイ取り付け表面上の銅層の統合は、マイクロ電子デバイスのための製造フローに統合するのが困難であった。
マイクロ電子デバイスを形成する或る方法が、基板のダイ取り付け表面からマイクロ電子デバイスの基板を薄化することと、基板のダイ取り付け表面上に銅含有層を形成することと、銅含有層上に保護金属層を形成することと、その後、銅含有層をパッケージダイ取り付けエリアにおけるパッケージ部材に取り付けることとを含む。保護金属層は、銅含有層をパッケージ部材に取り付ける前に、任意選択で取り除かれ得る。
パッケージにアセンブルされた例示のマイクロ電子デバイスの断面である。
形成の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。
形成の別の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の別の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の別の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の別の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の別の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の別の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の別の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の別の例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。
形成の更なる例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の更なる例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の更なる例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の更なる例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の更なる例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。 形成の更なる例示的な方法の或る段階で描かれたマイクロ電子デバイスの図である。
図面は一定の縮尺で描いてはいない。幾つかの行為又は事象が、異なる順で及び／又は他の行為又は事象と同時に起こり得るので、本記載は行為又は事象の例示される順によって限定されない。また、幾つかの例示される行為又は事象は、本記載に従った手法を実施するために任意選択である。
マイクロ電子デバイスが、構成要素表面に近接して位置する構成要素を備える構成要素表面と、構成要素表面まで延在する入力／出力（Ｉ／Ｏ）パッドとを有する。マイクロ電子デバイスは更に、構成要素表面とは反対側のダイ取り付け表面を備える基板を有する。マイクロ電子デバイスは、マイクロ電子デバイスがシリコンウェハなどの基板ウェハに含まれる一方で、ダイ取り付け表面から基板を薄化することによって形成され得る。基板は、構成要素からダイ取り付け表面への熱的又は電気的抵抗を低減するために薄化され得る。
基板が薄化された後、マイクロ電子デバイスが基板ウェハに含まれる一方で、ダイ取り付け表面上に銅含有層が形成される。中間層が銅含有層を基板のダイ取り付け表面から分離するように、銅含有層を形成する前にダイ取り付け表面上に中間層が形成され得る。一態様において、中間層は、ダイ取り付け表面上に直接に銅含有層を有することによって提供され得るよりも、銅含有層とダイ取り付け表面との間のより良好な接着を提供し得る。別の態様において、中間層は、銅含有層から基板内に拡散する銅に対する障壁を提供し得る。銅は、半導体材料などの幾つかの基板材料に拡散するとき、望ましくない効果を有する。銅含有層は、ダイ取り付け表面の横方向外周から窪むように形成され得る。銅含有層を窪ませることは、有利にも、マイクロ電子デバイスの後続の個片化の間の基板の銅汚染を低減し得る。
銅含有層上に保護金属層が形成され、一方、基板ウェハにはマイクロ電子デバイスが含まれる。保護金属層は、例えば、錫、銀、ニッケル、コバルト、タングステン、モリブデン、セリウム、ランタン、又はそれらの任意の組み合わせを含み得る。保護金属層は、浸漬めっきプロセスによって、又は電気めっきプロセスによって形成され得る。保護金属層は、有利にも、後の製造プロセスの間、腐食又は酸化から銅含有層を保護し得る。
その後、マイクロ電子デバイスは、マイクロ電子デバイスを基板ウェハの残りの部分から分離するように個片化される。マイクロ電子デバイスがリードフレームパッケージなどのパッケージにアセンブルされる前に、個片化の前及び後に若干の時間が経過することがある。保護金属層は、有利にも、銅含有層を腐食又は酸化から保護し得る。
アッセンブリの前に、保護金属層はウェットエッチングプロセスによって取り除かれ得、銅含有層をそのまま残し、後続のダイ取り付けプロセスのためのクリーンな表面を提供し得る。マイクロ電子デバイスは、ダイ取り付けプロセスによってパッケージにアセンブルされ、銅含有層は、はんだプロセス、接着プロセス、又は別のプロセスによって、パッケージダイ取り付けエリアに取り付けられる。銅含有層のクリーンな表面を提供することは、有利にも、パッケージダイ取り付けエリアとマイクロ電子デバイスの構成要素との間に一層低い熱的又は電気的抵抗を提供し得る。
或いは、ダイ取り付けプロセスの間、保護金属層の一部又は全部が銅含有層上の適所に残され得る。保護金属層は、ダイ取り付けプロセスの前に、例えばウェットエッチングプロセスによって、洗浄され得る。保護金属層は、はんだ又は接着性ダイ取り付け材料に適した表面を提供し得る。銅含有層上に少なくとも保護金属層の一部を残すと、マイクロ電子デバイスのためのプロセスコストと複雑度が低減され得る。
基板を薄化することは、銅含有層の厚みに制約を課す。銅含有層は、パッケージダイ取り付けエリアと基板との間に低い熱的又は電気的抵抗を提供するために充分な厚みであるべきである。銅含有層は、銅含有層内の応力に起因して基板を撓ませたり歪めたりするほど厚くすべきではない。これらの制約を満たすため、銅含有層は、例えば５ミクロン～１０ミクロンの厚みとし得る。保護金属層は、銅含有層における銅の腐食又は酸化からの消費を防止し、その結果、マイクロ電子デバイスが、銅含有層の厚みの有意な低減、すなわち１ミクロン未満の低減なしに、パッケージダイ取り付けエリアに取り付けられ得る。
本記載において、或る要素が別の要素「上」にあると称する場合、それは他の要素の直接上にあることもあれば、介在要素が存在することもある。また、或る要素が別の要素の「上に直接に」あると称される場合、他に意図的に配置された介在要素はない。
図１は、パッケージにアセンブルされた例示のマイクロ電子デバイスの断面である。マイクロ電子デバイス１００は、構成要素表面１０２と、構成要素表面１０２とは反対に位置するダイ取り付け表面１０６を備える基板１０４とを有する。基板１０４は、シリコン、ガリウムヒ化物、ガリウム窒化物、又は他の半導体材料を含み得る。マイクロ電子デバイス１００は、構成要素表面１０２に近接して位置する金属酸化物半導体（ＭＯＳ）トランジスタ１０８として図１に描かれる構成要素１０８を含む。基板１０４は、構成要素１０８に対する機械的支持を提供するため、少なくとも１５ミクロンの厚みとし得る。基板１０４は、構成要素１０８からダイ取り付け表面１０６への電気又は熱抵抗を減少させるため、厚みが３００ミクロン未満とし得る。本例では、マイクロ電子デバイス１００は、構成要素１０８から構成要素表面１０２まで延在する相互接続領域１１０を含む。相互接続領域１１０内のコンタクト、相互接続、及びビアなどの相互接続部材１１２が、構成要素１０８を構成要素表面１０２に位置するＩ／Ｏパッド１１４に電気的に接続する。本例では、マイクロ電子デバイス１００は、Ｉ／Ｏパッド１１４に結合された銅含有ピラー１１６、及び、銅含有ピラー１１６に結合されたはんだボール１１８を含む。
マイクロ電子デバイス１００は、ダイ取り付け表面１０６上に銅含有層１２０を含む。本例のマイクロ電子デバイス１００は、銅含有層１２０とダイ取り付け表面１０６との間に中間層１２２を含む。マイクロ電子デバイス１００の別の顕在化において、銅含有層１２０は、ダイ取り付け表面１０６上に直接に配置され得る。銅含有層１２０は、本質的に銅のみを含み得るか、又は、銅含有層１２０を形成するために用いられるめっきプロセスの間に混合され得る、少量の有機材料及び酸素などの他の材料を含み得る。銅含有層１２０は、少量の別の金属も含み得る。銅含有層１２０の厚みは、例えば、５ミクロン～１０ミクロンとし得る。中間層１２２は、ダイ取り付け表面１０６上に直接に銅含有層１２０を有することによって達成されるよりも良好な、銅含有層１２０とダイ取り付け表面１０６との間の接着を提供し得る。中間層１２２は、銅含有層１２０から基板１０４への銅の拡散に対する障壁を提供し得る。中間層１２２は、例えば、チタン、チタンタングステン、ニッケル、又はクロムを含み得、５０ナノメートル～５００ナノメートルの厚みとし得る。
銅含有層１２０は、ダイ取り付け表面１０６の横方向外周１２４から窪ませることができる。銅含有層１２０を横方向外周１２４から窪ませることにより、マイクロ電子デバイスを基板ウェハから分離するソーイング又はレーザースクライビングなどの個片化プロセスの間、基板１０４内の銅汚染が有利に低減され得る。銅含有層１２０は、例えば、個片化プロセスにおける位置的及び寸法的変動のための公差を提供するために、５ミクロン～５０ミクロンの横方向距離１２６窪ませることができる。存在する場合、中間層１２２も横方向外周１２４から窪ませることができる。
マイクロ電子デバイス１００はパッケージ１２８に取り付けられ、これは、リード１３０を有するリードフレーム１２８、及び、図１にクリップ１３２として示されるパッケージ部材１３２として顕在化され得る。はんだボール１１８はリード１３０に直接取り付けられてもよく、銅含有層１２０は、はんだ層１３６として顕在化され得るダイ取り付け材料１３６によって、パッケージダイ取り付けエリア１３４におけるクリップ１３２に取り付けられ得る。銅含有層１２０は、はんだ層１３６に対する強く均一なはんだ接続を提供し得、そのため、クリップ１３２と基板１０４との間に低い熱的又は電気的抵抗を提供し得る。銅含有層１２０は、例えば、薄化された基板１０４内の応力を制限することとはんだ層１３６に対する強く均一なはんだ接続をつくることとの間の所望の均衡を提供するために、５ミクロンから１０ミクロンの厚みとし得る。銅含有層１２０は、酸化及び腐食から保護するために銅含有層１２０につけられた保護金属層を示し得る、ダイ取り付け表面１０６にわたる１パーセント未満の不均一性を有し得る。酸化と腐食をなくすと、下にある銅層の厚み変動が１パーセントを超えることが頻繁に起こる。
図２Ａ～図２Ｉは、形成の例示的な方法の種々の段階において描かれたマイクロ電子デバイスの図である。図２Ａを参照すると、マイクロ電子デバイス２００が、基板ウェハ２３８に含まれている。基板ウェハ２３８は、シリコンウェハ、ガリウムヒ化物ウェハ、又はガリウム窒化物ウェハなどの半導体ウェハとして実装され得る。基板ウェハ２３８は、図２Ａに描かれているように、任意選択で、キャリアプレート２４０上に取り付けられ得る。代替として、基板ウェハ２３８は、任意選択で、テープ上に取り付けられてもよく、又は保護コーティングを有していてもよい。基板ウェハ２３８は、キャリアプレート２４０に面する構成要素面２４２と、構成要素面２４２とは反対側に位置するダイ取り付け面２４６を備える基板２４４とを有する。基板２４４は、シリコン、ガリウムヒ化物、又はガリウム窒化物などの半導体材料を含む。
バックグラインドオペレーションにおいて、バックグラインドツール２４８を用いて、ダイ取り付け面２４６における基板２４４から材料が取り除かれる。バックグラインドオペレーションによって基板２４４の厚みが減少されて、基板２４４の電気的又は熱的抵抗を減少させる。バックグラインドオペレーションを行う前の基板２４４の厚みは、図２Ｃに示される構成要素２０８の製造の間の機械的安定性を提供するために、６００ミクロンより大きくし得る。基板２４４の厚みは、基板２４４の電気的又は熱的抵抗と、後の製造オペレーションにおける基板２４４の耐久性との間の所望の均衡を提供し得る、１５ミクロン～３００ミクロンまで低減され得る。ダイ取り付け面２４６における基板２４４からの材料の除去は、基板ウェハ２３８に機械的応力を導入し得、基板２４４を損傷させる恐れがある。基板２４４は、構成要素面２４２におけるワイヤボンドパッド又はバンプ結合構造によってキャリアプレート２４０から分離され得る。ワイヤボンドパッド又はバンプ結合構造は、構成要素面２４２にわたって不均一に分布され得、基板ウェハ２３８のための不充分なサポートを提供する。そのような場合、ダミーワイヤボンドパッド又はバンプ結合構造と称されることもある付加的なワイヤボンドパッド又はバンプ結合構造が、基板ウェハ２３８上に形成されて、より均一な支持を提供し得、基板２４４から材料を安全に取り除くことができる。付加的なワイヤボンドパッド又はバンプ結合構造は、付加的なワイヤボンドパッド又はバンプ結合構造なしに達成され得るよりも小さい、基板２４４の厚みを達成することを可能にし得る。
図２Ｂを参照すると、任意の中間層２２２が、基板２４４のダイ取り付け面２４６上に形成され得る。中間層２２２は、図１の中間層１２２に関して開示されるように、接着又は拡散障壁特性を有し得る。中間層２２２は、例えば、スパッタプロセスによって形成され得る。シード層２５０が、存在する場合には中間層２２２上に形成され、中間層２２２が存在しない場合には、基板２４４のダイ取り付け面２４６上に形成される。シード層２５０は、銅の後続のめっきに適した金属を含む。例えば、シード層２５０は銅層を含み得る。シード層２５０は、過度にデバイアスすることなく銅の後続のめっきの間、電流を分配するために充分な厚みであり、めっきされた銅の顕著な低減なしに後続の除去を可能にするために充分薄い。シード層２５０は、例えば、スパッタプロセスによって形成され得る。
シード層２５０の上にめっきマスク２５２が形成される。めっきマスク２５２は開口２５４を有し、開口２５４は、マイクロ電子デバイス２００、及び基板ウェハ２３８に含まれる類似のマイクロ電子デバイス２５６のためのエリアにおいてシード層２５０を露出させる。めっきマスク２５２は、マイクロ電子デバイス２００のためのエリアと類似のマイクロ電子デバイス２５６との間の個片化領域のためのエリアを覆う。めっきマスク２５２は、フォトレジストを含み得、フォトリソグラフィプロセスによって形成され得る。或いは、めっきマスク２５２は、感光性のないポリマー材料を含んでもよく、インクジェットプロセスなどのアディティブ法によって形成され得る。基板ウェハ２３８が薄化された後に基板ウェハ２３８上にめっきマスクを形成することは、基板２４４の損傷を避けるために、特殊な取扱い及びサポートを必要とする場合がある。例えば、基板ウェハ２３８は、図２Ｂに描かれているように、キャリアプレート２４０上に残されていてもよい。基板ウェハ２３８は、スピンコートオペレーションによって基板ウェハ２３８をフォトレジストで被覆することに関与するフォトリソグラフィプロセスであり得る、めっきマスク２５２を形成するプロセスに適した別のキャリアプレート上に取り付けられてもよい。
図２Ｃを参照すると、基板ウェハ２３８は、マイクロ電子デバイス２００と類似のマイクロ電子デバイス２５６の隣り合うインスタンスとの間の境界において断面で示されている。マイクロ電子デバイス２００及び類似のマイクロ電子デバイス２５６は、構成要素面２４２に近接して位置する構成要素２０８と、構成要素２０８から構成要素面２４２まで延在する相互接続領域２１０とを含む。マイクロ電子デバイス２００及び類似のマイクロ電子デバイス２５６は、構成要素２０８を構成要素面２４２に配置されたＩ／Ｏパッド２１４に電気的に接続するために、相互接続領域２１０において相互接続部材２１２を含み得る。
めっきマスク２５２は、マイクロ電子デバイス２００と類似のマイクロ電子デバイス２５６との間に位置する個片化領域２５８の上のシード層２５０を覆う。めっきマスク２５２は、後に形成される銅含有層を個片化領域２５８から窪ませるように、マイクロ電子デバイス２００及び類似のマイクロ電子デバイス２５６のためのエリア内へ延在する。めっきマスク２５２内の開口２５４は、マイクロ電子デバイス２００及び類似のマイクロ電子デバイス２５６のためのエリアにおいてシード層２５０を露出させる。
シード層２５０は、めっきマスク２５２内の開口２５４において銅めっき槽２６０に晒される。電気めっきプロセスなどのめっきプロセス、又は無電解めっきプロセスによってめっきマスク２５２により露出された箇所の、マイクロ電子デバイス２００上及び類似のマイクロ電子デバイス２５６上に銅含有層２２０が形成され、これにより、シード層２５０上に銅がめっきされる。銅めっき槽２６０は、銅を含み、銅含有層２２０の均一性を改善するために、レベラー、光沢剤、又は抑制剤などの添加剤を含み得る。銅含有層２２０の厚みは、基板２４４を反らせたり歪めたりすることなく、基板２４４への低い熱的又は電気的抵抗接続を提供するように選択され得る。銅含有層２２０は、例えば、５ミクロン～１０ミクロンの厚みとし得る。
アンダーバンプ金属（ＵＢＭ）層２６２が、任意選択で、構成要素面２４２上にＩ／Ｏパッド２１４上に延在して形成され得る。任意選択で、ピラーめっきマスク２６４をＵＢＭ層２６２上に形成して、銅含有ピラー２１６のためのエリアを露出させ得る。ＵＢＭ層２６２は銅めっき槽２６０に晒され得、銅含有ピラー２１６の少なくとも一部が銅含有層２２０と同時に形成され得る。銅含有ピラー２１６の最終的な厚みは、銅含有層２２０の厚みよりも大きくし得、そのため、銅含有ピラー２１６の残りの部分が、銅含有ピラー２１６上に、図２Ｃに示されていないはんだボールを形成するためのめっきプロセスと共に、後続のめっきオペレーションにおいて形成され得る。
続いて、めっきマスク２５２を除去して、シード層２５０上の適所に銅含有層２２０を残す。ピラーめっきマスク２６４は、めっきマスク２５２の除去と同時に取り除かれ得る。めっきマスク２５２及びピラーめっきマスク２６４は、例えば、アッシングプロセスやオゾンプロセス等の酸素ドライエッチプロセスにより取り除かれ得る。
図２Ｄを参照すると、シード層２５０は、後続の個片化プロセスの間、シード層２５０内の銅による基板２４４の汚染を低減するために、個片化領域２５８から取り除かれ得る。シード層２５０は、銅含有層２２０によって露出された箇所のシード層２５０を除去することによって、個片化領域２５８から取り除かれ得る。シード層２５０は、例えば、時限ウェットエッチングプロセスによって取り除かれ得る。中間層２２２は、存在する場合には、基板２４４の汚染を低減するために個片化領域２５８から取り除かれ得る。ＵＢＭ層２６２は、銅含有ピラー２１６によって露出された箇所で取り除かれて、Ｉ／Ｏパッド２１４と銅含有ピラー２１６との間の適所にＵＢＭ層２６２を残す。銅含有ピラー２１６上のはんだボール２１８は、マイクロ電子デバイス２００のためのバンプ結合構造を提供する。
図２Ｅを参照すると、銅含有層２２０は、銅含有層２２０上に保護金属層２６８を形成する無電解めっき槽２６６に晒される。保護金属層２６８は、銅含有層２２０を腐食又は酸化から保護する組成を有する。無電解めっき槽２６６は、例えば、錫、銀、ニッケル、又はそれらの任意の組み合わせを含み得る。
錫を含む無電解めっき槽２６６の変形が、塩化第一錫（１リットルのＨ２Ｏ当たり約３．８グラム）、チオ尿素（１リットルのＨ２Ｏ当たり約４９．５グラム）、及び硫酸（１リットルのＨ２Ｏ当たり約１２ミリリットル）を有し得、保護金属層２６８の形成の間、２５℃～５０℃に維持され得る。
銀を含む無電解めっき槽２６６の変形例が、硝酸銀（１リットルのＨ２Ｏ当たり約１０グラム）、２５％水酸化アンモニウム水溶液（１リットルのＨ２Ｏ当たり約１００ミリリットル）、及び、チオ硫酸ナトリウム（１リットルのＨ２Ｏ当たり約１００グラム）を有し得、保護金属層２６８の形成の間、約５０℃に維持され得る。
ニッケルを含む無電解めっき槽２６６の変形が、塩化ニッケル（１リットルのＨ２Ｏ当たり約２０グラム）、塩酸塩ナトリウム（１リットルのＨ２Ｏ当たり約１５グラム）、酢酸（１リットルのＨ２Ｏ当たり約２０ミリリットル）、リンゴ酸（１リットルのＨ２Ｏ当たり約２０グラム）、グリシン（１リットルのＨ２Ｏ当たり約５グラム）、及び、ホウ酸（１リットルのＨ２Ｏ当たり約２グラム）を有し得、必要に応じて、水酸化ナトリウム又は塩化水素酸の付加によってｐＨが６．５～６．７に調節され得、保護金属層２６８の形成の間、約７０℃に維持され得る。
無電解めっき槽２６６の独自の配合のための化学物質は、様々な供給業者から市販で入手可能である。無電解めっき槽２６６の１つの変形は、無電解めっき槽２６６のコスト及び複雑度を低減するために、錫、銀、又はニッケルなどの金属のうちの１つを含み得、本質的に他の金属を含まない。無電解めっき槽２６６の別の変形が錫及び銀の両方を含み得、これにより、錫ウィスカの形成が低減され得、銀よりも少ないコストで、錫よりロバストな保護を提供し得る。無電解めっき槽２６６の更なる変形が、保護金属層２６８のより耐久性のある変形例を提供するために、ニッケルを含み得る。
保護金属層２６８は、無電解めっき槽２６６の配合物、無電解めっき槽２６６の温度、及び銅含有層２２０が無電解めっき槽２６６に晒される時間に応じて、例えば、０．５ミクロン～５ミクロンの厚みであり得る。無電解めっき槽２６６を用いて保護金属層２６８を形成することは、無電解めっき槽２６６が電気めっきプロセスによって用いられる電力供給及び関連する電気機器を必要としないので、有利にもマイクロ電子デバイス２００の製造コストを低減し得る。
構成要素面２４２、Ｉ／Ｏパッド２１４、ＵＢＭ層２６２、銅含有ピラー２１６、及びはんだボール２１８は、図２Ｅに示すように、ポリマーコーティング２７０、キャリアプレート２７２、又は両方の組み合わせによって、無電解めっき槽２６６から隔離され得る。
図２Ｆは、保護金属層２６８が銅含有層２２０上に形成された後の、マイクロ電子デバイス２００及び類似のマイクロ電子デバイス２５６を備える基板ウェハ２３８を示す。保護金属層２６８は、有利にも、保管、取扱い、又は処理の間の銅含有層２２０の酸化、腐食、又は汚染を低減し得る。
図２Ｇを参照すると、ＳＡＷプロセス、レーザースクライブプロセス、又はプラズマエッチ個片化プロセスなどの個片化プロセスによって、マイクロ電子デバイス２００が基板ウェハ２３８から個片化される。個片化プロセスは、個片化領域２５８を介して基板ウェハ２３８を分離することによって、マイクロ電子デバイス２００を、近接する類似のマイクロ電子デバイス２５６から分離する。基板ウェハ２３８の基板２４４は、個片化されたマイクロ電子デバイス２００の基板２０４を提供する。基板ウェハ２３８の構成要素面２４２は、個片化されたマイクロ電子デバイス２００の構成要素表面２０２を提供し、基板ウェハ２３８のダイ取り付け面２４６は、個片化されたマイクロ電子デバイス２００のダイ取り付け表面２０６を提供する。保護金属層２６８は、個片化プロセスの間の銅含有層２２０の酸化、腐食、又は汚染を有利に低減し得る。
図２Ｈは、マイクロ電子デバイス２００をリードフレームなどのパッケージにアセンブルする直前の個片化されたマイクロ電子デバイス２００を示す。図２Ｇの保護金属層２６８は、図２Ｈに示すように、任意選択で取り除かれて、銅含有層２２０を実質的にそのまま残し得る。保護金属層２６８は、ウェットエッチングプロセスによって、又は、例えば、電気化学的エッチング（逆方向めっき）プロセスによって取り除かれ得る。例示的なウェットエッチングプロセスが、硝酸（重量で約２０パーセント）、第二鉄イオン（Ｆｅ３＋、重量で約５パーセント）、銅（水溶液１リットル当たり約１～２グラム）、溶液内の保護金属層２６８から錫及び銀を保つための懸濁剤、及び銅含有層２２０の酸化を低減するための、変色防止剤としても知られる抑制剤を用い得る。保護金属層２６８を除去するためのエッチ溶液は、様々な供給業者から市販されている。
銅含有層２２０は、図２Ｃのめっきマスク２５２が図２Ｇの個片化領域２５８に重なる結果、ダイ取り付け表面２０６の横方向外周２２４から窪まされる。シード層２５０も、図２Ｄに関連して開示されるように、銅含有層２２０によって露出される箇所で取り除かれる結果、ダイ取り付け表面２０６の横方向外周２２４から窪まされ得る。
図２Ｉを参照すると、マイクロ電子デバイス２００は、図２Ｉにおいてリードフレーム２２８として示されるパッケージ２２８にアセンブルされる。リードフレーム２２８は、図２Ｉに概略的に示されるように、はんだボール２１８を介して銅含有ピラー２１６に取り付けられるリード２３０を含み得る。リードフレーム２２８は、銅含有層２２０に面するパッケージダイ取付けエリア２３４を備える、クリップ２３２として本例において表され得るパッケージ部材２３２を更に含み得る。クリップ２３２は、概略的に示されるように、シード層２５０、存在する場合には中間層２２２、銅含有層２２０、及びダイ取り付け材料２３６を介して、パッケージダイ取り付けエリア２３４において基板２０４に取り付けられ得る。本例では、ダイ取り付け材料２３６は、銅含有層２２０に直に接する。ダイ取り付け材料２３６は、はんだ層２３６として表され得る。マイクロ電子デバイス２００は、銅含有層２２０、はんだ層２３６、及びクリップ２３２を互いに接触させ、リード２３０をはんだボール２１８に接触させ、続いて熱を印加してはんだ層２３６及びはんだボール２１８をリフローさせる、はんだリフロープロセスによって、パッケージ２２８内にアセンブルされ得る。或いは、ダイ取り付け材料２３６は接着剤として表され得る。図２Ｇの保護金属層２６８で銅含有層２２０を保護することは、銅含有層２２０のためのより大きな厚み及びよりクリーンな表面を提供し得、有利にも、保護されていない銅層を用いる場合と比較して、一層低い熱的又は電気的抵抗で、基板２０４とクリップ２３２との間のより信頼性の高い接続をもたらす。
図３Ａ～図３Ｈは、形成の別の例示的な方法の種々の段階で描かれたマイクロ電子デバイスの図である。図３Ａを参照すると、マイクロ電子デバイス３００は基板ウェハ３３８に含まれている。基板ウェハ３３８は、図２Ａの基板ウェハ２３８に類似していてもよい。基板ウェハ３３８は、構成要素面３４２と半導体材料の基板３４４とを有し、ダイ取り付け面３４６が、構成要素面３４２とは反対側に位置する。図３Ａは、マイクロ電子デバイス３００と、近接する類似のマイクロ電子デバイス３５６との間の境界における基板ウェハ３３８を断面で示す。構成要素３０８は、構成要素面３４２に近接する基板ウェハ３３８内に形成される。マイクロ電子デバイス３００及び類似のマイクロ電子デバイス３５６は、構成要素３０８から構成要素面３４２まで延在する相互接続領域３１０を含む。マイクロ電子デバイス３００及び類似のマイクロ電子デバイス３５６は、構成要素３０８を構成要素面３４２に配置されるＩ／Ｏパッド３１４に電気的に接続するために、相互接続領域３１０内に相互接続部材３１２を含み得る。
基板ウェハ３３８は、１０ミクロン～３００ミクロンの厚みまで薄化される。基板ウェハ３３８は、例えば、図２Ａに関連して説明したように、ダイ取り付け面３４６から材料を除去することによって薄化され得る。続いて、シード層３５０がダイ取り付け面３４６上に形成されて、電気めっきプロセスに適した導電層及び表面を提供する。シード層３５０は、例えば、ニッケルを含み得る。シード層は、例えば、スパッタプロセス又は蒸着プロセスによって形成され得る。
シード層３５０の上にめっきマスク３５２が形成される。めっきマスク３５２は開口３５４を有し、開口３５４は、マイクロ電子デバイス３００、及び基板ウェハ３３８に含まれる類似のマイクロ電子デバイス３５６のためのエリアにおいて、シード層３５０を露出させる。めっきマスク３５２は、マイクロ電子デバイス３００のエリアと類似のマイクロ電子デバイス３５６との間の個片化領域３５８のエリアを覆う。めっきマスク３５２は、例えばフォトリソグラフィプロセスにより形成され得、或いは、アディティブ法により形成され得る。
シード層３５０は、めっきマスク３５２内の開口３５４において銅めっき槽３６０に晒される。電気めっきプロセスによって、めっきマスク３５２によって露出されるマイクロ電子デバイス３００上及び類似のマイクロ電子デバイス３５６上に、銅含有層３２０が形成される。銅めっき槽３６０は銅を含み、図２Ｃに関連して開示されるような添加剤を含み得る。銅含有層３２０は、基板３４４に対する電気及び熱インピーダンスと、基板３４４に対する機械的応力との均衡を保つため、５ミクロン～１０ミクロンの厚みとし得る。
図３Ｂを参照すると、めっきマスク３５２は適所に残され、銅含有層３２０は、めっきマスク３５２内の開口３５４において電気めっき槽３７４に晒される。電気めっきプロセスによって銅含有層３２０上に保護金属層３６８が形成される。保護金属層３６８は、銅含有層３２０を腐食又は酸化から保護する組成を有する。保護金属層３６８は、錫、銀、ニッケル、コバルト、タングステン、モリブデン、セリウム、ランタン、又はそれらの任意の組み合わせを含み得る。効果的であることが明らかになっている保護金属層３６８のための特定の組成は、本質的に全て錫、数重量パーセントの銀を有する錫、本質的に全て銀、数重量パーセントのコバルトを有する銀、本質的に全てニッケル、ニッケル及び錫の組み合わせ、ニッケル及び銀の組み合わせ、数重量パーセントのタングステンを有するニッケル、本質的に全てコバルト、ニッケル及びコバルトの組み合わせ、ニッケル、コバルト、及びタングステンの組み合わせ、並びに、銀及びタングステンの組み合わせを含む。モリブデンは、保護金属層３６８内のタングステンの一部又は全てを置換してもよい。セリウム又はランタンが、ニッケルを含む保護金属層３６８の変形に追加され得る。保護金属層３６８は、銅含有層３２０に対してより多くの保護を提供するために、５ミクロン～５０ミクロンの厚みとし得る。電気めっき槽３７４を用いて保護金属層３６８を形成することは、所望のプロセス制御で所望の厚みに保護金属層３６８を形成することを可能にし得る。
図３Ｃを参照すると、めっきマスク３５２が取り除かれる。めっきマスク３５２は、図３Ｃに概略的に示すように、酸素ラジカル３７６を用いるプラズマプロセスによって取り除かれ得る。或いは、めっきマスク３５２は、ウェット洗浄プロセスにより取り除かれてもよい。めっきマスク３５２を取り除くために、酸素ラジカル３７６を用いるプラズマプロセスとウェット洗浄プロセスとの組み合わせが用いられてもよい。
図３Ｄを参照すると、シード層３５０は、個片化領域３５８上のエリアから取り除かれ得る。シード層３５０は、ウェットエッチ溶液３７８を用いて取り除かれ得る。ウェットエッチ溶液３７８は、銅含有層３２０又は保護金属層３６８を著しく劣化させることなく、銅含有層３２０によって露出された箇所のシード層３５０を除去するように配合し得る。或いは、シード層３５０は、電解研磨プロセスと称されることもある逆方向めっきプロセスを用いて取り除かれてもよい。
図３Ｅを参照すると、マイクロ電子デバイス３００は、例えば図２Ｇを参照して説明したように、基板ウェハ３３８から個片化される。個片化プロセスは、個片化領域３５８を介して基板ウェハ３３８を分離することによって、マイクロ電子デバイス３００を、近接する類似のマイクロ電子デバイス３５６から分離する。基板ウェハ３３８の基板３４４は、個片化されたマイクロ電子デバイス３００の基板３０４を提供する。基板ウェハ３３８の構成要素面３４２は、個片化されたマイクロ電子デバイス３００の構成要素表面３０２を提供し、基板ウェハ３３８のダイ取り付け面３４６は、個片化されたマイクロ電子デバイス３００のダイ取り付け表面３０６を提供する。保護金属層３６８は、個片化プロセスの間の銅含有層３２０の酸化、腐食、又は汚染を有利に低減し得る。
図３Ｆを参照すると、Ｉ／Ｏパッド３１４上にＵＢＭ層３６２が形成される。ＵＢＭ層３６２上にはんだボール３１８が形成される。本例の代替の変形において、ＵＢＭ層３６２及びはんだボール３１８は、図３Ｅを参照して説明した個片化プロセスの前に形成され得る。
銅含有層３２０は、図３Ａのめっきマスク３５２が図３Ｅの個片化領域３５８に重なった結果、ダイ取り付け表面３０６の横方向外周３２４から窪まされる。シード層３５０は、また、図３Ｅに関連して開示されるように、銅含有層３２０によって露出された箇所で取り除かれる結果として、ダイ取り付け表面３０６の横方向外周３２４から窪まされ得る。
図３Ｇを参照すると、マイクロ電子デバイス３００は、図３Ｇにおいてリードフレーム３２８として示されるパッケージ３２８にアセンブルされる。リードフレーム３２８は、図３Ｇに概略的に示すように、はんだボール２１８に取り付けられるリード３３０を含み得る。リードフレーム３２８は、銅含有層３２０に面するパッケージダイ取付けエリア３３４を有する、クリップ３３２などのパッケージ部材３３２を更に含み得る。クリップ３３２は、概略的に示されるように、シード層３５０、銅含有層３２０、保護金属層３６８、及びダイ取り付け材料３３６を介して、パッケージダイ取付けエリア３３４において基板３０４に取り付けられ得る。本例では、ダイ取り付け材料３３６は保護金属層３６８に直に接する。ダイ取り付け材料３３６は、はんだ層３３６として表されてもよく、マイクロ電子デバイス３００は、はんだリフロープロセスによってパッケージ３２８にアセンブルされ得る。或いは、ダイ取り付け材料３３６は接着剤として表され得る。銅含有層３２０を保護金属層３６８で保護することは、銅含有層３２０のための所望の厚み及び均一性を提供し得、有利なことに、保護されていない銅層を用いる場合と比較して、一層低い熱的又は電気的抵抗で、基板３０４とクリップ３３２との間のより信頼性の高い接続をもたらす。
図３Ｈは、パッケージ３２８内にアセンブルされた後のマイクロ電子デバイス３００の断面である。はんだボール３１８は、はんだリフロー処理によってリード３３０に取り付けられる。はんだボール３１８は、保護金属層３６８をクリップ３３２に取り付けながら、同時にリード３３０に取り付けられ得る。その後、封止材料をマイクロ電子デバイス３００の周りに形成して、保護及び電気的隔離を提供し得る。
図４Ａ～図４Ｆは、形成の更なる例示的な方法の種々の段階で描かれたマイクロ電子デバイスの図である。図４Ａを参照すると、マイクロ電子デバイス４００は、基板ウェハ４３８に含まれている。基板ウェハ４３８は、類似のマイクロ電子デバイス４５６を含み得る。基板ウェハ４３８は、任意選択で、テープ４８０及びテープフレーム４８２上に取り付けられ得る。或いは、基板ウェハ４３８は、キャリアプレート上に取り付けられてもよく、又は保護コーティングを有していてもよい。基板ウェハ４３８は、テープ４８０に面する構成要素面４４２を有する。基板ウェハ４３８は、構成要素面４４２とは反対側に位置するダイ取り付け面４４６を備える基板４４４を含む。基板４４４は半導体材料を含む。
材料は、バックグラインドオペレーションにおいて、バックグラインドツール４４８を用いて、ダイ取り付け面４４６において基板４４４から取り除かれる。テープ４８０は、バックグラインドオペレーションの間、構成要素面４４２を汚染から保護する。テープ４８０及びテープフレーム４８２は、バックグラインドオペレーションが完了した後に取り除かれてもよく、又は後続のオペレーションの間、機械的支持を提供するために基板ウェハ４３８上に残され得る。
図４Ｂを参照すると、中間層４２２が、マイクロ電子デバイス４００及び類似のマイクロ電子デバイス４５６のためのエリアにおいて、ダイ取り付け面４４６上に形成される。本例では、中間層４２２は、図４Ｂに示すように、個別のディスペンスツール４８４を用いる材料ジェットプロセスなどの第１のアディティブ法によって形成され得る。中間層４２２を形成するための他のアディティブ法も本例の範囲内である。本記載において、アディティブ法が、ナノ粒子を所望のエリアに配置し、ナノ粒子を所望のエリア外に配置しないので、ナノ粒子の最終的な所望の形状を生成するためにディスペンスされたナノ粒子の部分を除去する必要がない。アディティブプロセスは、フォトリソグラフィプロセス及び後続のエッチングプロセスなしに、所望のエリアにおいてフィルムを形成することを可能にし、従って、製造コスト及び複雑度を有利に低減し得る。アディティブ法の例には、バインダジェット、指向性エネルギー堆積、材料押出、パウダーベッドフュージョン、シートラミネーション、バット光重合、直接レーザー堆積、静電気堆積、レーザー焼結、電気化学的堆積、及び光重合押出が含まれる。中間層４２２は、揮発性材料を除去するために、又は中間層４２２におけるバインダ又は接着剤を硬化させるために、加熱オペレーションを必要とし得る。
中間層４２２は、図４Ｂに示されるように、マイクロ電子デバイス４００と類似のマイクロ電子デバイス４５６との間の個片化領域を、後続の個片化プロセスの間、基板４４４を汚染し得る材料がないように保つようにパターニングされ得る。アディティブ法は、一般に、中間層４２２をパターニングするためのマスクを形成するためのフォトリソグラフィオペレーションを必要とするプロセスよりも、工程がより少なく、より安価である。
中間層４２２は、図４Ｃに示されるように、ダイ取り付け面４４６と、後に形成される銅含有層４２０との間に、チタン、タングステン、又はナノ粒子など、良好な接着を提供するための材料を含み得る。中間層４２２は、銅含有層４２０から基板４４４への拡散を銅ための障壁を提供するために、ニッケル、コバルト、タングステン、又はモリブデンなどの材料を含み得る。
基板ウェハ４３８は、図４Ｂに示すように、中間層４２２の形成の間、キャリアなしで取り扱うことができる。或いは、基板ウェハ４３８は、テープ又はキャリアプレート上に取り付けられてもよい。
図４Ｃを参照すると、銅含有層４２０は、マイクロ電子デバイス４００及び類似のマイクロ電子デバイス４５６のためのエリアにおいて、中間層４２２上に形成される。銅含有層４２０は、図４Ｃに示すように、材料押出ツール４８６を用いる材料押出プロセスなどの第２のアディティブ法によって形成され得る。第２のアディティブ法は、銅含有材料４８８をダイ取り付け面４４６上に、存在する場合には中間層４２２上に直接に配置する。銅含有層４２０は、銅金属の継続的な層を含み得、又は銅ナノ粒子を含み得る。銅含有層４２０の組成及び構造に応じて、銅含有層４２０は、スパッタされた銅よりも小さい応力を有し得、従って、後続の製造工程と適合しない程度まで基板ウェハ４３８を歪ませることなく、例えば、１０ミクロン～２５ミクロンの厚みとし得る。銅含有層４２０は、揮発性材料を除去するために、もしくは、バインダ又は接着剤を硬化させるために、加熱オペレーションを必要とし得る。
本例に従って形成された銅含有層４２０は、マイクロ電子デバイス４００と類似のマイクロ電子デバイス４５６との間の個片化領域に、後続の個片化プロセスの間、基板４４４を汚染する恐れのある銅がないように保つようにパターニングされる。第２のアディティブ法は、マスク及びプレートオペレーションよりも一層低いコストで、銅含有層４２０のパターニングされた態様を提供し得る。
基板ウェハ４３８は、図４Ｃに示されるように、銅含有層４２０の形成の間、キャリアなしで取り扱うことができる。或いは、基板ウェハ４３８は、テープ又はキャリアプレート上に取り付けられてもよい。
図４Ｄを参照すると、基板ウェハ４３８は、マイクロ電子デバイス４００と類似のマイクロ電子デバイス４５６の隣り合うインスタンスとの間の境界において断面で示される。マイクロ電子デバイス４００と近接する類似のマイクロ電子デバイス４５６との間に個片化領域４５８が位置する。マイクロ電子デバイス４００及び類似のマイクロ電子デバイス４５６は、構成要素面４４２に近接して位置する構成要素４０８、及び構成要素４０８から構成要素面４４２まで延在する相互接続領域４１０を含む。マイクロ電子デバイス４００及び類似のマイクロ電子デバイス４５６は、構成要素４０８を構成要素面４４２に配置されるＩ／Ｏパッド４１４に電気的に接続するために、相互接続領域４１０内に相互接続部材４１２を含み得る。本例では、Ｉ／Ｏパッド４１４は、ワイヤボンドパッド４１４として表され得る。
中間層４２２は、図４Ｄに示すように、個片化領域４５８から窪まされ得る。銅含有層４２０は、個片化領域４５８から窪んでいてもよく、また、図４Ｄに示されるように、中間層４２２の横方向外周から窪んでいてもよい。中間層４２２及び銅含有層４２０を窪ませることは、マイクロ電子デバイス４００を近接する類似のマイクロ電子デバイス４５６から分離する後続の個片化プロセスの間、中間層４２２及び銅含有層４２０における金属から基板４４４内への汚染を有利に低減し得る。
銅含有層４２０上に保護金属層４６８が形成される。保護金属層４６８は、例えば、錫、銀、ニッケル、コバルト、タングステン、モリブデン、セリウム、ランタン、又はそれらの任意の組み合わせを含み得る。保護金属層４６８は、例えば図２Ｅに関連して開示されるように、浸漬めっきプロセスによって、又は、例えば図３Ｂに関連して開示されるように、電気めっきプロセスによって形成され得る。保護金属層４６８の厚みは、例えば、０．５ミクロン～２ミクロンとし得る。保護金属層４６８は、図４Ｄに示すように、個片化領域４５８内には延在していない。
保護金属層４６８が形成された後、マイクロ電子デバイス４００は、個片化プロセスによって基板ウェハ４３８から個片化される。個片化プロセスは、個片化領域４５８を介して、マイクロ電子デバイス４００を近接する類似のマイクロ電子デバイス４５６から分離する。保護金属層４６８は、個片化プロセスの間の腐食又は汚染から銅含有層４２０を有利に保護し得る。
図４Ｅは、個片化プロセス後のマイクロ電子デバイス４００を示す。基板ウェハ４３８の基板４４４は、個片化されたマイクロ電子デバイス４００の基板４０４を提供する。基板ウェハ４３８の構成要素面４４２は、個片化されたマイクロ電子デバイス４００の構成要素表面４０２を提供し、基板ウェハ４３８のダイ取り付け面４４６は、個片化されたマイクロ電子デバイス４００のダイ取り付け表面４０６を提供する。本例では、保護金属層４６８は、後続のアッセンブリプロセスの間、銅含有層４２０上に残され得る。銅含有層４２０は、マイクロ電子デバイス４００と図２Ｃの類似のマイクロ電子デバイス４５６との間の個片化領域を銅のないように保つために、図４Ｃに関連して開示された第２のアディティブ法を行った結果として、ダイ取り付け表面４０６の横方向外周４２４から窪んでいてもよい。
図４Ｆを参照すると、マイクロ電子デバイス４００はパッケージ部材４２８上にアセンブルされ、これは本例ではヘッダー４２８として示されている。ヘッダー４２８は、マイクロ電子デバイス４００を取り付けるためのパッケージダイ取り付けエリア４３４を有する。
ヘッダー４２８は、概略的に示すように、中間層４２２、銅含有層４２０、保護金属層４６８、及びはんだ層４３６を通して、パッケージダイ取り付けエリア４３４において基板４０４に取り付けられ得る。マイクロ電子デバイス４００は、保護金属層４６８をはんだ層４３６に接触させ、はんだ層４３６をヘッダー４２８に接触させ、続いて熱を印加してはんだ層４３６をリフローさせるはんだリフロー処理によって、ヘッダー４２８上にアセンブルすることができる。保護金属層４６８の一部が、リフロー処理の間、はんだ層４３６に吸収され得る。銅含有層４２０を保護金属層４６８で保護することは、銅含有層４２０のためのより大きな厚みを提供し得、保護されていない銅層を用いることと比較して、有利にも一層低い熱的又は電気的抵抗で、基板４０４とヘッダー４２８との間のより信頼性の高い接続をもたらす。
構成要素４０８に電気的接続を提供するために、ワイヤボンドパッド４１４上にワイヤボンド４９０が形成され得る。ワイヤボンド４９０は、ヘッダー４２８が基板４０４に取り付けられた後に形成され得る。
本明細書に開示された例の様々な特徴は、例示的なマイクロ電子デバイスの他の顕在化において組み合わされ得る。例えば、中間層２２２を形成するためのスパッタプロセスは、中間層４２２を形成するための第１のアディティブ法の代わりに用いられ得、逆もまた同様である。同様に、銅含有層２２０を形成するためのめっきプロセスは、銅含有層４２０を形成するための第２のアディティブ法の代わりに用いられ得、逆もまた同様である。マイクロ電子デバイス２００は、銅含有ピラー２１６及びはんだボール２１８の代わりにワイヤボンドパッドを有し得る。同様に、マイクロ電子デバイス４００は、ワイヤボンドパッド４１４の代わりに銅含有ピラー及びはんだボールを有し得る。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

  1. マイクロ電子デバイスであって、
    構成要素表面と、前記構成要素表面の反対側に位置するダイ取り付け表面とを有する基板と、
    前記構成要素表面に近接して位置する構成要素と、
    前記ダイ取り付け表面上の銅含有層であって、銅含有層の占有領域が前記ダイ取り付け表面の横方向外周から窪んでいる、前記銅含有層と、
    前記銅含有層上のダイ取り付け材料と、
    を含み、
    前記銅含有層が前記ダイ取り付け材料によってパッケージ部材に取り付けられる、マイクロ電子デバイス。
  2. 請求項１に記載のマイクロ電子デバイスであって、
    前記銅含有層が５ミクロン～１０ミクロンの厚みである、マイクロ電子デバイス。
  3. 請求項１に記載のマイクロ電子デバイスであって、
    前記銅含有層と前記ダイ取り付け表面との間に中間層を更に含む、マイクロ電子デバイス。
  4. 請求項３に記載のマイクロ電子デバイスであって、
    前記中間層がチタンを含む、マイクロ電子デバイス。
  5. 請求項１に記載のマイクロ電子デバイスであって、
    前記銅含有層と前記ダイ取り付け材料との間の保護金属層を更に含み、
    前記保護金属層が、錫と銀とニッケルとからなる群から選択される少なくとも１つの金属を含む、マイクロ電子デバイス。
  6. 請求項１に記載のマイクロ電子デバイスであって、
    前記ダイ取り付け材料がはんだを含む、マイクロ電子デバイス。
  7. 請求項１に記載のマイクロ電子デバイスであって、
    前記基板が１５ミクロン～３００ミクロンの厚みである、マイクロ電子デバイス。
  8. マイクロ電子デバイスを形成する方法であって、
    構成要素面と、前記構成要素面の反対側に位置するダイ取り付け面とを有する基板ウェハであって、前記基板が、前記構成要素面に近接する前記マイクロ電子デバイスの構成要素を含む、前記基板ウェハを提供することと、
    前記ダイ取り付け面において前記基板ウェハから材料を除去することと、
    前記ダイ取り付け面上に銅含有層を形成することであって、前記銅含有層の占有領域が前記マイクロ電子デバイスのためのエリアの横方向外周から窪まされている、前記銅含有層を形成することと、
    めっきプロセスによって前記銅含有層上に保護金属層を形成することと、
    を含む、方法。
  9. 請求項８に記載の方法であって、
    前記保護金属層が、錫と銀とニッケルとからなる群から選択される少なくとも１つの金属を含む、方法。
  10. 請求項８に記載の方法であって、
    前記基板ウェハから材料を除去することの前の前記基板ウェハの厚みが３００ミクロンより大きく、前記基板ウェハから材料を除去することの後の前記基板ウェハの厚みが３００ミクロン未満である、方法。
  11. 請求項８に記載の方法であって、
    前記銅含有層を形成することが、
    前記ダイ取り付け面にシード層を形成することと、
    前記シード層上にめっきマスクを形成することであって、前記シード層が前記銅含有層のためのエリアを露出させる、前記めっきマスクを形成することと、
    めっきプロセスによって前記めっきマスクにより露出された箇所の前記シード層上の銅をめっきすることと、
    前記めっきマスクを除去することと、
    を含む、方法。
  12. 請求項１１に記載の方法であって、
    前記銅含有層が５ミクロン～１０ミクロンの厚みである、方法。
  13. 請求項１１に記載の方法であって、
    前記銅含有層を形成することと同時に、前記構成要素面上に銅含有ピラーの少なくとも一部を形成することを更に含む、方法。
  14. 請求項８に記載の方法であって、
    前記銅含有層を形成することが、前記ダイ取り付け面上に銅含有材料を堆積させるアディティブ法を含む、方法。
  15. 請求項８に記載の方法であって、
    前記基板ウェハから材料を除去することの後であり前記銅含有層を形成することの前に、前記ダイ取り付け面上に中間層を形成することを更に含み、
    前記銅含有層が前記中間層上に形成される、方法。
  16. マイクロ電子デバイスを形成する方法であって、
    構成要素表面と、前記構成要素表面と反対側に位置するダイ取り付け表面とを有する、３００ミクロン未満の厚みの基板を提供することであって、前記基板が、前記構成要素表面に近接する構成要素を含み、前記基板が、前記ダイ取り付け表面上に銅含有層を有し、前記銅含有層の占有領域が、前記ダイ取り付け表面の横方向外周から窪んでおり、前記基板が、前記銅含有層上に保護金属層を有し、前記銅含有層が、前記ダイ取り付け表面と前記保護金属層との間にある、前記基板を提供することと、
    ダイ取り付け材料でパッケージ部材に前記基板を取り付けることと、
    を含み、
    前記銅含有層が前記ダイ取り付け材料によって前記パッケージ部材に取り付けられる、方法。
  17. 請求項１６に記載の方法であって、
    前記基板をパッケージ部材に取り付けることの前に、前記保護金属層を取り除くことを更に含む、方法。
  18. 請求項１６に記載の方法であって、
    前記銅含有層が５ミクロン～１０ミクロンの厚みである、方法。
  19. 請求項１６に記載の方法であって、
    前記ダイ取り付け材料がはんだを含む、方法。
  20. 請求項１９に記載の方法であって、
    前記基板をパッケージ部材に取り付けることが、はんだリフロープロセスを含む、方法。
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