KR100339190B1 - 씨4 범프 형성 방법 및 상호 접속 구조 - Google Patents

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다타마다브
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포만 제프리 엘
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Abstract

본 발명은 신뢰성 있는 저온 결합(low-temperature joining)용 C4 플립 칩(flip-chip) 구조를 제조하는 수단에 관한 것이다. 전기 화학적으로 제조된 C4 상호 접속부는 주석을 많이 포함한 전해 도금된 땜납 범프(solder bump)와 볼 제한 금속층(ball-limiting metallurgy) 사이에 장벽층을 구비하며, 장벽층은 땜납 내의 Sn에 의해 볼 제한 금속층 내의 단자 금속이 손상되는 것을 방지한다. 장벽층은 땜납과 동일한 포토레지스트 마스크를 사용하여 전해 도금되므로 별도의 패터닝(patterning) 단계를 필요로 하지 않는다. 전해 도금된 얇은 니켈층은 신뢰성 있는 장벽층으로서 구리계(copper-based) 볼 제한 금속층과 주석-납(Sn-Pb) 공융(eutectic) C4 볼 사이에 제공된다.

Description

씨4 범프 형성 방법 및 상호 접속 구조{BARRIER LAYERS FOR ELECTROPLATED SNPB EUTECTIC SOLDER JOINTS}
본 발명은 반도체 칩과 온도 민감형(temperature-sensitive) 기판 사이에 위치하는 저 융점 땜납 상호 접속부(low-melting solder interconnection)의 전기 화학적 제조에 관한 것으로, 보다 구체적으로는, SnPb 공융(eutectic) 땜납과 땜납 패드를 규정하는 볼 제한 금속층(ball-limiting metallurgy : BLM) 사이에 위치하는 장벽층의 전기 화학적 형성에 관한 것이다.
C4(controlled-collapse chip connection)는 IC(integrated circuit) 칩을 전자 패키지 내의 기판에 연결시키는 수단이다. 더욱이, C4는 플립 칩(flip-chip) 기술로서, 이 기술에서의 상호 접속부는 칩 표면 상에 위치한 작은 땜납 볼이다. 이는 면 어레이(area array)이기 때문에, C4 기술이 당 기술 분야에 알려진 가장 높은 칩 상호 접속 밀도를 제공하는 기법이다.
C4 기술은 1960년대 이래 IBM에 의해 채택되어 왔으며, 반도체 분야에서 높은 신뢰성을 입증하여 왔다. 과거에는, PbSn 땜납을 금속 마스크를 통해 증발시켰다. 1990년대에는, 전기 화학적으로 C4 상호 접속부를 제조하는 기술이 도입되었다(예를 들어, 엠. 다타 등(M. Datta, et al.)에 의한 Electrochemical Fabrication of Mechanically Robust PbSn Interconnections,J. Electrochem. Soc., 142 , 3779 (1995), 융(Yung)의 미국 특허 제 5,162,257 호, WO 제 96/30933 호 참조). 증발에 비해 전해 도금이 작은 크기의 C4 패드, 보다 작은 패드 간격, 보다 큰 웨이퍼, 보다 낮은 융점의 땜납(더 높은 함량의 Sn을 포함함)에 보다 광범위하게 사용될 수 있다.
집적회로 칩의 상부층은 유전 재료의 절연층에 의해 분리되며 소자에 입력/출력을 제공하는 배선 레벨이다. C4 구조에서, 칩 배선은 종래 기술에서 범프 하부 금속층(under-bump metallurgy : UBM)으로도 불리우는 볼 제한 금속층을 형성하는 다수의 금속 박막에 의해 종결되어 있다. 볼 제한 금속층은 리플로우(reflow) 후의 땜납 범프의 크기를 규정하며, 땜납에 의해 습윤(wetting) 가능하고 땜납과 반응하는 표면을 제공함으로써 좋은 부착성(adhesion)과 기계적 및 열적 응력 하에서 수용할 만한 신뢰성을 제공하고, 집적회로 소자와 상호 접속부 내의 금속 사이의 장벽이 된다.
칩이 세라믹 모듈(예를 들어, MCM(multi-layer ceramic module))에 부착되는 경우, Pb를 다량 포함하고 그에 따라 고 융점을 갖는 땜납이 C4 결합부(joint)에 사용된다. Pb를 다량 포함한 땜납은 300 ℃ 보다 꽤 높은 온도에서 리플로우된다. Pb를 다량 포함한 땜납 내의 Sn의 함량은 전형적으로 중량비 5 % 미만이다. 전형적인 볼 제한 금속층 구조는 Cr 혹은 TiW(칩 표면에 존재), CrCu, 이어서 Cu로 구성된 박막 스택(thin film stack)이다. 땜납 내의 Sn은 Cu와 쉽게 반응하여 땜납과 볼 제한 금속층을 부착시키는 인터메탈릭(intermetallic)을 형성한다. 중량비 약 5 % 미만의 Sn을 포함한 땜납에 있어서는, Cu 박막(예를 들어, ≤ 0.5 μm)이 볼 제한 금속층을 위한 적절한 단자층(terminal layer)이 된다.
약 300 ℃ 이상의 리플로우 온도는 세라믹 모듈에 대해서는 적절한 것이지만, 이보다 내열성이 좋지 않은 재료(예를 들어, 라미네이트(laminate))에 대해서는 너무 높은 것이다. 그러므로, 직접적 칩 부착(direct chip attach : DCA) 및 유사한 구조들에 일반적으로 중량비 63 %의 Sn을 포함하는 SnPb 공융과 같은 보다 낮은 융점의 땜납을 사용한다.
주석 및 Sn계 땜납은 Cu 금속과 빠르게 반응하는데, 땜납을 리플로우하고 결합시키는 높은 온도에서는 특히 그러하다. Cu는 Sn에 녹아서 땜납-Cu 계면에 매우 불균일한 두께를 갖는 Cu/Sn 인터메탈릭층을 형성한다(에스. 케이. 강 등(S. K. Kang, et al.)에 의한 Interfacial Reactions During Soldering with Lead-Tin Eutectic and Lead (Pb)-Free, Tin-Rich Solders,J. Electronic Mater., 25 , 1113 (1996) 참조).
비록 SnPb 공융이 97Pb3Sn 보다 약 100 ℃ 정도 낮은 리플로우 온도를 갖고 있지만, 0.5 μm의 Cu 박막 모두가 리플로우 중에 인터메탈릭을 형성하는 데 소모될 것이다. Cu 납땜 가능층이 Cu-Sn 인터메탈릭층으로 완전히 변환되면 기계적 신뢰성이 상실된다. 따라서, 유럽 특허 출원 제 0 603 296 B 호에 개시된 것과는 달리, 칩을 MCM에 결합하는데 사용되는 BLM은 라미네이트 혹은 유사한 재료들에 대한 DCA에는 적합하지 않다. 경험을 통해, Cu가 남아있지 않은 상호 접속부는 열 사이클링(thermal cycling)의 기계적 응력에 의한 손상을 피할 수 없음을 알 수 있었다. 따라서, Sn계 땜납과 볼 제한 금속층 혹은 칩 측(chip-side)의 다른 금속층 사이에 적절한 장벽층(barrier layer : BL)이 필요하다.
Cu와 SnPb 공융 땜납 사이의 얇은 니켈층은 땜납에 Cu가 녹는 것을 감소시킬 수 있다(에스. 케이. 강 등의 상기 자료 참조). 용융 사이클 중 형성되는 Ni/Sn 인터메탈릭층은 동일한 조건하에서 형성되는 Cu/Sn 인터메탈릭층에 비해 보다 얇고 보다 균일하다.
본 기술분야에는, 저온 C4 구조를 위한 납땜 가능층으로 Cu에 대한 다양한 대체물이 존재한다. 이들 대체물은 땜납 내 Sn과의 반응으로 인해 Cu 볼 제한 금속층이 과도하게 소모되는 것을 방지하기 위해 특별히 구현된 것이다.
전기 화학적으로 제조된 C4 내에서 구현하기에 특히 적합한 하나의 방안은 볼 제한 금속층과 SnPb 공융 땜납 사이에 격리층(stand-off)을 사용하는 것이다. 이 방안에서, 칩 표면 바로 위에 있는 땜납은 Pb 고 함유, 고 융점 땜납이며, 이 점에 있어서, 그 처리 공정은 MCM과의 결합에 사용되는 고온 C4의 그것과 동일하다. 칩 상의 Pb 고 함유 땜납은 볼 제한 금속층 내의 Cu 단자층에 사용될 수 있다. 더욱이, 저온 C4 부착에 있어, Pb 고 함유 땜납은 리플로우될 필요가 없다. SnPb 공융, 용융 중 SnPb 공융을 형성하는 순수 Sn, 혹은 또다른 저 융점 땜납인 상호 접속부를 형성하는 두 번째의 저 융점 땜납은 기판 상에 혹은 칩 위에서 Pb 고 함유 땜납 상에 증착된다(다랄 등(Dalal, et al.)의 미국 특허 제 5,634,268 호, 갤 등(Gall, et al.)의 미국 특허 제 5,391,514 호, 제이. 디. 미스 등(J. D. Mis, et al.)의 Flip Chip Production Experience: Some Design, Process, Reliability, and Cost Considerations, Proc. 1996 International Symposium on Microelectronics, SPIE Vol. 2920, p. 291 참조). 리플로우 및 결합 공정 중, 두 개의 땜납은 상호 혼합될 수 있고, 저 융점 땜납은 Pb 고 함유 땜납 기저층(pedestal)의 측면을 습윤화할 것이다. 땜납이 혼합된 결과, 용융 온도는 넓은 범위를 갖게 된다. Pb 고 함유 땜납 기저층의 측면을 습윤화시킴으로써, Sn 고 함유 땜납은 패드의 둘레에서 볼 제한 금속층의 Cu 단자층을 손상시키게 된다.
볼 제한 금속층과 땜납 결합부 사이에 위치한 기저층을 사용하는 다른 저온 C4 구조는 관통 마스크(through-mask) 증발된 세 개층, 즉 Sn, Pb, Sn의 땜납 스택을 포함한다(그리어(Greer)의 미국 특허 번호 제 5,470,787 호 참조). 칩 표면에 있는 Sn은 C4를 범프 하부 금속층에 부착시키는 인터메탈릭을 형성하는데 필요한 양으로 제한되며, Sn의 양이 충분하지 않아 범프 하부 금속층 내의 Cu가 과도하게 소모되지 않는다. 상부의 Sn은 Pb 격리층과 혼합되어 저 융점 땜납을 제공한다. 이러한 구조는 Sn의 증발을 필요로 하는데, Sn은 낮은 증기압을 갖기 때문에 실제 유용한 증발 속도를 얻기 힘들다.
상호 접속부 전체가 Sn을 많이 포함한 땜납으로 이루어져 있고 격리층이 없는 구조는 (고 융점 땜납에 적합한 것과는) 상이한 볼 제한 금속층 혹은 볼 제한 금속층과의 반응에 대한 장벽을 필요로 한다. 무전해 NiP로 이루어진 장벽(산화를 방지하기 위해 얇은 Au 층을 구비함)은 스크리닝(screening), 사출 성형(injection molding), 스텐실 프린팅(stencil printing), 기계적 범핑(mechanical bumping) 혹은 땜납 볼 배치에 의해 형성된 C4와 함께 사용되어 왔다(예를 들어, 제이. 오디트 등(J. Audet, et al.)의 Low Cost Bumping Process For Flip Chip, Proc. 1995 International Flip Chip, BGA, and Advanced Packaging Symposium, p. 16, 이. 중 등(E. Jung, et al.)의 The Influence of NiSn Intermetallics on the Performance of Flip Chip Contacts using a Low Cost Electroless Nickel Bumping Approach, Proc. 1996 Electronics Packaging Conference, IEPS, p. 14 참조). 무전해 NiP 공정은 하부에 위치한 Al(Cu) 금속층 상에만 증착하는 이점을 가지고 있으므로, 마스킹 단계가 필수적으로 요구되지 않는다. 반면에, NiP 증착 공정은 수소 가스 발생을 유발하므로, 작고 깊은 형상을 갖는 포토레지스트 마스크를 사용해서는 양질의 NiP 증착물을 얻을 수 없다. 이러한 마지막 특성 때문에, NiP 증착물은 전해 도금된 C4에 대한 장벽층으로 사용되기에 부적합하다.
장벽층을 구비한 C4 구조를 제조하는 종래 기술의 공정에서 언급한 단점들에 비추어 볼 때, 볼 제한 금속층의 단자층과 Sn계 땜납 볼 사이에 장벽층을 형성하기 위한 새로운 공정이 요구된다.
따라서, 본 발명의 한 측면은 저 융점, Sn 고 함유 SnPb 땜납 볼을 구비하는 신뢰성 있는 구조를 제조하는 방법에 관한 것이다.
본 발명의 다른 측면은 저 융점, Sn 고 함유 SnPb 땜납 내의 Sn에 의해 볼 제한 금속층이 손상되는 것을 방지하는 C4 구조에 관한 것이다.
본 발명의 또다른 측면은 종래 기술의 방법을 사용해 지금까지 얻을 수 있었던 것보다 더 작은 크기의 C4와 더 작은 패드 피치(pad pitch)에 대해 사용할 수 있는 저비용의 전기 화학적으로 제조된 C4 구조를 제공하는 것이다.
본 발명의 또다른 측면은 땜납과 동일한 마스크를 사용해 전해 도금되므로 별도의 패터닝(patterning) 단계를 필요로 하지 않는 장벽층을 갖는 전기 화학적으로 제조된 C4 구조에 관한 것이다.
본 발명의 추가적 측면은 전해 도금된 장벽층에 대한 에칭된 볼 제한 금속층의 언더컷(undercut)에 관한 것으로, 이 언더컷은 가장자리에서의 땜납의 위킹(wicking)에 의해 볼 제한 금속층의 단자 금속층이 손상되는 것을 방지하고 C4 구조 내의 응력을 완화시킨다.
본 발명의 마지막 측면은 회로 기판(circuit board)과 같은 열 민감형(heat-sensitive) 재료에 칩을 직접 부착하는데 사용할 수 있는 C4 구조에 관한 것이다.
이러한 측면 및 장점과 다른 측면 및 장점은 상부 표면에 입력/출력 접속부를 구비하는 집적 회로 웨이퍼 상에 저 융점 SnPb 땜납을 갖는 C4를 제조하는 단계를 포함하는 방법을 통해 본 발명에서 달성된다. 구체적으로, 본 발명의 방법은,
① 반도체 웨이퍼의 패시베이션(passivation)된 표면 상에 다수의 블랭킷(blanket) 금속층을 증착하는 단계 ― 상기 반도체 웨이퍼의 상기 패시베이션된 표면은 상기 웨이퍼에 매립되어 있는 적어도 하나의 금속성 패드와 상기 웨이퍼의 상부에 개구(opening)를 자체 내에 갖는 패시베이션층을 포함함 ― 와,
② 상기 다수의 블랭킷 금속층에 포토레지스트 재료를 도포하는 단계와,
③ 상기 포토레지스트 재료를 패터닝하여 땜납 범프 형성을 위한 영역을 제공하는 단계와,
④ 상기 땜납 범프 형성을 위한 영역 상에 금속 장벽층을 전해 도금하는 단계와,
⑤ 상기 전해 도금된 금속 장벽층 상에 C4 땜납 범프 재료를 전해 도금하는 단계와,
⑥ 상기 포토레지스트 재료를 제거하는 단계와,
⑦ 상기 C4 땜납 범프 재료를 마스크로 사용하여 적어도 하나의 블랭킷 금속층을 에칭하는 단계를 포함한다.
필요하다면, 단계 ⑦ 에서의 C4 땜납 볼 재료는 반도체 패키지와 결합되기 전에 리플로우할 수도 있다.
도 1은 본 발명의 방법에 따라 마련된 땜납과 볼 제한 금속층 사이에 장벽층을 구비하는 C4 땜납 볼을 도시한 도면.
도 2는 도 1에서 X와 Y로 표시된 영역의 상세도.
도 3a 내지 3h는 도 1에 도시한 구조를 제조하기 위해 본 발명에서 채택한 공정 단계를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 웨이퍼 12 : 금속성 패드
14 : 패시베이션층 16 : 볼 제한 금속층
18 : 장벽층 20 : 땜납 볼
이하에서, 전해 도금된 C4 구조 내의 볼 제한 금속층과 공융 SnPb 땜납 사이에 전해 도금된 장벽층을 제공하는 본 발명을 첨부된 도면을 참조하여 보다 상세히 설명할 것이며, 동일한 참조 번호가 도면들의 동일하고 대응하는 구성요소들에 사용된다. 본 발명에서 만들어지는 장벽층은 패터닝 단계를 필요로 하지 않으며, 땜납과 동일한 포토레지스트 마스크를 사용해 도금된다. 장벽층은 땜납에 의해 습윤 가능해지고 땜납에 잘 부착된다. 또한, 본 발명의 장벽층은 대체 BLM의 사용을 가능하게 한다. 대체 BLM을 Cu가 아닌 다른 금속으로 구성할 수도 있다. 대체 BLM들은 또한 흔히 사용되는 BLM 보다 더 얇을 수 있으며, 그로 인해 제조하고 패터닝하기가 보다 용이하고 비용이 적게 든다.
도 1을 참조하면, 온도 민감형 기판과 결합되기 전의 본 발명의 전형적인 상호 접속 구조를 도시하고 있다. 구체적으로, 도 1의 상호 접속 구조는 금속성 패드(12)가 매립되어 있는 반도체 웨이퍼(10)와 금속성 패드(12)와 반도체 웨이퍼(10)의 기설정된 영역 상에 위치한 패시베이션층(14)을 포함한다. 이 구조는 금속성 패드(12)의 상부와 패시베이션층(14)의 일부분 상에 볼 제한 금속층(16)을 더 포함한다. 장벽층(18)과 땜납 볼(20)은 볼 제한 금속층(16)의 상부에 위치한다.
본 발명에 사용된 반도체 웨이퍼는 Si, Ge, SiGe, GaAs, GaP, InAs, InP 등과 같은 통상적인 반도체 재료를 포함한다. 매우 바람직한 반도체 재료는 Si이다. 웨이퍼는 전형적으로 다수의 활성(active) 집적회로(IC) 소자를 포함한다. 명료함을 위해, 이들 활성 IC 소자는 본 발명의 도면에 도시되어 있지 않다.
IC 소자와 외부와의 접속부를 형성하기 위해 본 발명에서 사용하는 금속성 패드는 Cu, Al, Cu 도핑된 Al과 같은 금속으로 구성되지만 여기에 한정되지는 않는다. 금속성 패드(12)에 대한 매우 바람직한 금속은 Cu 도핑된 Al이다.
패시베이션층(14)은 폴리이미드(polyimide), 실리콘 이산화물(silicon dioxide) 혹은 실리콘 질화물(silicon nitride)와 같은 재료로 형성된다. 본 발명에 의하면, 패시베이션층(14)은 금속성 패드(12)의 전체 표면을 덮고 있지는 않다. 대신, 패시베이션층(14)은 금속성 패드(12)를 노출시키는 개구를 그 내부에 구비하고 있다.
여기서, 볼 제한 금속층 혹은 BLM이라는 용어는 패시베이션층(14)과 금속성 패드(12)의 노출된 표면 상에 증착된 다수의 블랭킷 금속층을 나타내는데 사용된다. 본 발명에 따라, 금속성 패드(12)와 BLM(16)은 적어도 제 1 부착 금속층, 선택적 제 2 부착 금속층, 습윤 가능한 (단자) 금속층을 포함할 수 있다. 단순화를 위해, 이러한 다수의 금속층이 도 1에서 BLM(16)으로 표시된다.
도 2는 도 1에서 X - Y로 표시된 영역의 상세도로서, BLM(16)을 구성하는 다양한 금속층을 도시하고 있다. 상술한 바와 같이, BLM(16)은 제 1 부착 금속층(16a), 선택적 제 2 부착 금속층(16b), 습윤 가능한 단자 금속층(16c)을 포함할 수 있는 다수의 금속층을 포함한다.
금속성 패드(12)와 패시베이션층(14) 상에 직접 증착되는 제 1 부착 금속층은 상호 접속부와 웨이퍼를 부착시킨다. 더욱이, 제 1 부착층(16a)은 상호 접속 재료와 하부에 위치한 반도체 웨이퍼 상의 IC 소자 간의 어떠한 상호작용도 방지한다. 제 1 부착층(16a)은 금속성 패드(12)와 패시베이션층(14)에 부착될 수 있는 금속 혹은 금속 합금으로 구성될 수 있다. 제 1 부착층(16a)에 적합한 금속은 Ti, W, Cr 혹은 그 합금을 포함하지만 여기에 한정되지는 않는다. 이들 재료 중에서, 제 1 부착층(16a)은 TiW로 구성되는 것이 바람직하다.
제 2 부착층(16b)은 추가적 부착이 요구되는 경우에 본 발명에서 사용된다. 제 2 부착층은 보통 제 1 부착층(16a)과의 계면에서는 주로 Cr으로 구성되고, 습윤 가능한 단자 금속층(16c)과의 계면에서는 주로 Cu로 구성되는 위상 동조형(phased) CrCu 합금을 포함한다.
BLM(16)의 단자 금속층에 의해 땜납에 의한 습윤, 기계적 강도(mechanical strength), 낮은 접촉 저항(contact resistance)이 보장된다. 습윤 가능한 단자 금속층(16c)은 전형적으로 Cu, Ni, Co, Au, Fe 혹은 그 합금으로 구성된다. 이들 금속 중에서, 습윤 가능한 단자 금속층(16c)으로 Cu를 사용하는 것이 매우 바람직하다.
습윤 가능한 단자 금속층(16c)이 땜납 볼(20) 내의 Sn에 의해 손상되는 것을 방지하기 위해, 습윤 가능한 단자 금속층(16c)의 상부에 장벽층(18)이 형성된다. 장벽층용으로 적당한 재료들은 Ni 또는 NiFe, Fe, Co 혹은 그 합금을 포함하지만 여기에 한정되지는 않는다. 본 발명의 매우 바람직한 실시예에서, 장벽층(18)은 Ni로 구성된다.
도 1 및 도 2의 전기 화학적으로 제조되는 C4 구조에서, 선택적 제 2 부착층(16b)과 습윤 가능한 단자 금속층(16c)은 장벽층에 대해 언더컷될 수 있다.
상기에서 본 발명의 방법에 의해 제조되는 최종 상호 접속 구조에 대해 상세히 설명하였다. 이하에서는 이러한 구조를 제조하는 방법에 대해 상세히 설명한다. 도 3a 내지 3h를 참조하면, 전해 도금된 장벽층을 구비하는 전기 화학적으로 제조된 C4 상호 접속부를 만들기 위해 본 발명에서 사용하는 다양한 공정 단계들이 도시되어 있다.
구체적으로, 도 3a는 통상의 방법으로 제조된 반도체 웨이퍼(10)를 도시하고 있으며, 반도체 웨이퍼(10)는 완성된 회로 (도시 안됨), 웨이퍼에 매립되어 있는 금속성 패드(12), 금속성 패드(12)의 일부분 상에 위치하는 개구를 갖는 패시베이션층(14)을 포함한다. 도 3a에 도시된 이러한 구조는 당업자에게 잘 알려진 기법을 사용하여 제조된다. 이러한 기법은 당업자에게 잘 알려져 있고 본 발명에 결정적인 것이 아니므로, 이하에서는 논의되지 않을 것이다.
본 발명에 의한 방법의 제 1 단계가 도 3b에 도시되어 있다. 구체적으로, 도 3b는 BLM을 형성하는데 사용되는 다수의 금속층의 블랭킷 증착을 도시하고 있다. 이들 다수의 금속층은 도면에서 단일층(16)으로 표시되어 있다. BLM(16)을 형성하기 위해 본 발명에서는 다수의 금속층을 사용한다. 다수의 금속층은 상기에서 언급한 제 1 부착층(16a), 제 2 부착층(16b), 습윤 가능한 단자 금속층(16c)을 포함한다. 그러므로, 본 발명에서 BLM(16)은 (제 1 부착층으로) TiW 층, (제 2 부착층으로) CrCu 층, 습윤 가능한 금속층으로 Cu 층을 포함할 수 있다.
BLM(16)은 당업자에게 잘 알려진 임의의 통상적인 증착기법을 사용하여 금속성 패드(12) 상부와 패시베이션층(14) 상에 적절한 금속층을 증착함으로써 형성되며, 통상의 증착기법은 증발, 화학 기상 증착(chemical vapor deposition : CVD),플라즈마 강화 기상 증착(plasma enhanced vapor deposition), 전해 혹은 무전해 도금 등을 포함하지만 여기에 한정되지는 않는다. BLM 및 땜납을 도금하는 동안에 BLM(16)이 전류를 전달할 수 있는 한, BLM(16)을 형성하는데 사용된 금속층 각각의 전체 두께는 본 발명에서 결정적인 것이 아니다. 추가적으로, BLM은 구조 내에 존재하는 임의의 도전층과 패시베이션층(14)을 확실히 부착시킬 수 있을 만큼 두꺼워야 한다.
도면에 도시되어 있지 않은 본 발명의 한 선택적 실시예에서, BLM(16)은 장벽층의 균일한 핵형성(nucleation)을 촉진시키기 위해 Au 혹은 Cu와 같은 금속으로 형성된 50 nm 보다 얇은 층으로 피복(capping)되어 있다. 이 실시예는 단자 금속층이 Cu가 아닌 경우에 적용 가능하다.
이어서, 도 3c에 도시된 바와 같이, 두꺼운 포토레지스트 재료(22)를 금속성 패드(12)를 덮고 있지 않는 BLM(16)의 기설정된 영역 상에 증착하고, C4 패턴을 표준 포토리소그래픽(standard photolithographic) 기법을 사용하여 형성한다.
건식막(dry-film) 혹은 액상(liquid) 포토레지스트를 포함하는 어떠한 포토레지스트 재료도 본 발명에 사용할 수 있으며, 당업자에게 잘 알려진 기법을 통해 형성할 수 있다. 비록 포토레지스트의 두께가 결정적인 것은 아니지만, 포토레지스트가 적어도 전해 도금되는 장벽층(18)과 전해 도금되는 땜납을 합한 두께만큼 두꺼운 경우에 좋은 결과를 얻게 된다.
본 발명의 다음 단계는 포토레지스트(22)를 통하여 장벽층(18)을 전해 도금하는 것이다. 본 발명의 이 단계를 도 3d에 도시하고 있다. 구체적으로, 높은 전류 효율로 Ni을 전해 도금할 수 있는 것으로 당업자에게 잘 알려진 도금 조건을 사용하여 Ni을 니켈염 용액으로부터 전해 도금함으로써 장벽층(18)을 형성한다. Ni2+는 그의 염화물염(chloride salt), 그의 염화물염 및 황산염(sulfate salt)의 혼합물 혹은 그의 설팜산염(sulfamate salt)으로 존재할 수도 있다. 사용할 수 있는 전형적인 도금 파라미터는 농도 약 0.1 내지 약 1.5 mole/l의 Ni2+, 약 0 내지 약 0.8 mole/l의 붕산 버퍼(boric acid buffer), 약 2 내지 약 5의 pH, 약 20 ℃ 내지 약 70 ℃의 온도, 약 5 내지 30 mA/cm2의 전류 밀도를 포함하지만 여기에 한정되지는 않는다
또한, 도금조는 양극 분극제 (anode depolarizer)와 Ni 증착 특성을 개선시키는 습윤제(wetting agent) 및 응력 완화제(stress reliever)와 같은 작용제(agent)를 포함할 수도 있다.
상기에서 언급한 작업 조건은 약 0.2 내지 약 5.0 μm 혹은 그 이상의 두께를 갖는 장벽층을 형성하는데 충분하다.
도면에 역시 도시되어 있지 않은 본 발명의 다른 선택적 실시예에서, Au, Cu, Sn 혹은 유사한 금속으로 구성된 피복층이 장벽층(18)의 표면 상에 형성될 수 있다. 이러한 피복 재료는 전해 도금, 무전해 도금 혹은 포토레지스트 패턴을 사용한 교환 증착(exchange deposition)에 의해 증착될 수도 있다.
전해 도금된 장벽층(18)을 형성한 후, Sn, Pb, 그 합금으로 구성된 땜납 범프(20a)를 포토레지스트(22)를 통해 전해 도금한다(도 3e 참조). 본 발명에 사용한 매우 바람직한 땜납 재료는 공융 SnPb 합금이다. 여기서, 공융이라는 용어는 중량비 63 %의 Sn과 37 %의 Pb인 조성을 갖는 PbSn 합금을 나타내는데 사용된다. 땜납 범프(20a)는 약 100 μm 혹은 그 이상에 이르는 두께를 갖는 땜납 범프를 형성하는데 적합한 다음 조건을 사용하여 전해 도금함으로써 형성하는데, 공융 SnPb 합금은 Sn2+및 Pb2+를 포함한 메탄 술폰산(methane sulfonic acid) 용액으로부터 도금될 수 있다. 또한, 다른 산에 기초한 도금조도 사용할 수 있지만, 본 발명에서는 메탄 술폰산조가 매우 바람직하다. 구체적으로, 바람직한 도금조의 Sn2+농도는 약 0.1 내지 약 0.3 mole/l, Pb2+농도는 약 0.04 내지 약 0.2 mole/l, 메탄 술폰산의 농도는 약 1 내지 약 2.5 mole/l 이고, 온도는 대략 상온이며, 전류 밀도는 약 20 내지 약 100 mA/cm2이다.
고밀도(dense) 및 조밀한(compact) 증착물을 얻기 위해서는 전형적으로 유기 첨가제(organic addition agent)가 필요하다. 도금조 판매자(vendor)에 의해 공급되는 첨가제는 C4 땜납 도금에 좋은 성능을 발휘한다. 사용하는 특정 첨가제에 대해 SnPb 공융 조성을 얻을 수 있도록 도금 용액의 농도를 최적화할 수 있다.
도 3f는 당업자에게 잘 알려진 기법을 사용하여 포토레지스트를 제거하는 단계를 도시하고 있다. 다음 단계로, 도 3g에 도시한 바와 같이, 땜납 범프(20a)를 마스크로 사용하여 BLM(16)을 에칭함으로써, 장벽층(18)에 대한 금속층의 언더컷을 제공한다. BLM(16)에 사용된 금속층에 따라, 전기 화학적 에칭, 화학적 에칭 혹은 그 조합을 본 발명에서 사용할 수 있다. 예를 들어, 전기 화학적 에칭을 사용하여 CrCu 및 Cu 층을 패터닝하고, 화학적 에칭을 사용하여 TiW 층을 패터닝한다.
전기 화학적 에칭은 K2SO40.4 mole/l 와 글리세롤(glycerol) 1.5 mole/l의 혼합물을 포함하는 전해액을 사용한다(다타 등의 미국 특허 제 5,486,282 호에 개시되어 있으며, 특허의 내용은 본 출원에 참조로서 인용됨). 화학적 에칭에 의한 TiW의 선택적 제거는 60 ℃에서 H2O2, EDTA, K2SO4의 용액 내에서 달성된다(다타 등의 미국 특허 제 5,462,638 호에 개시되어 있으며, 특허의 내용은 역시 본 출원에서 참조로서 인용됨). Ni 장벽층은 전기 화학적 에칭 및 화학적 에칭의 두 공정 중 보호된다.
전술한 바와 같이, 본 발명에 사용된 에칭은 장벽층(18)에 대한 금속성 층(16a, 16b 혹은 16c)의 언더컷을 제공한다. 이러한 언더컷은 BLM이 땜납에 의해 손상되는 것을 방지하고, 또한, 최종 구조 내에서의 응력을 완화시킨다.
도 3h에 도시한 바와 같이, 땜납 범프(20a)를 선택적으로 리플로우하여 땜납 볼(20)을 형성한다. 웨이퍼는 이러한 공정을 거친 후, 다이싱(dicing) 및 기판과의 결합을 포함하는 후속공정에 사용될 수 있다.
본 발명을 특히, 바람직한 실시예와 관련하여 도시하고 기술하였으나, 당업자라면 본 발명의 정신 및 범주를 벗어나지 않은 범위 내에서 형태 및 세부 사항에 대해 전술한 변형 및 다른 변형을 할 수 있음을 이해할 것이다. 그러므로, 본 발명은 기술하고 설명한 형태로만 한정되는 것이 아니라 첨부된 청구범위의 범주 내에 속하는 것으로 해석되어야 한다.
본 발명에 의한 방법을 통해 C4를 제조함으로써 다음과 같은 장점을 얻게 된다. 저 융점, Sn 고 함유 SnPb 땜납 볼을 갖는 신뢰성 있는 구조의 C4를 제조할 수 있다. 저비용으로 통상적인 방법에 비해 보다 작은 크기의 C4와 보다 작은 패드 피치로 확장 가능한 C4구조를 제조할 수 있다. 땜납과 동일한 마스크를 사용해 전해 도금함으로써 별도의 패터닝 단계가 필요없는 장벽층을 형성할 수 있다. 전해 도금된 장벽층에 대해 볼 제한 금속층을 언더컷 에칭함으로써, 가장자리에서의 땜납의 위킹에 의해 볼 제한 금속층 내부의 단자 금속층이 손상되는 것을 방지하고 C4 구조 내의 응력을 완화시킬 수 있다. 칩을 열 민감형 재료에 직접 부착하는데 사용될 수 있는 C4 구조를 제조할 수 있다.

Claims (26)

  1. 반도체 웨이퍼에 매립된 금속성 패드 상에 C4 범프를 형성하는 방법에 있어서,
    ① 반도체 웨이퍼의 패시베이션(passivation)된 표면 상에 다수의 블랭킷(blanket) 금속층을 증착하는 단계 ― 상기 반도체 웨이퍼의 상기 패시베이션된 표면은 반도체 웨이퍼에 매립되어 있는 적어도 하나의 금속성 패드와 상기 웨이퍼 상부에 개구를 자체 내에 갖는 패시베이션층을 포함함 ― 와,
    ② 상기 다수의 블랭킷 금속층에 포토레지스트 재료를 도포하는 단계와,
    ③ 상기 포토레지스트 재료를 패터닝하여 C4 땜납 범프 형성을 위한 영역을 제공하는 단계와,
    ④ 상기 단계 ③에서 제공된 상기 영역 상에 금속 장벽층을 전해 도금하는 단계와,
    ⑤ 상기 전해 도금된 금속 장벽층 상에 C4 땜납 범프 재료를 제조하는 단계와,
    ⑥ 상기 포토레지스트 재료를 제거하는 단계와,
    ⑦ 상기 C4 땜납 범프 재료를 마스크로 사용하여 상기 다수의 블랭킷 금속층을 에칭하는 단계
    를 포함하는 C4 범프 형성 방법.
  2. 제 1 항에 있어서,
    상기 다수의 블랭킷 금속층이 적어도 제 1 부착층과 적어도 습윤(wetting) 가능한 단자 금속층을 포함하는 C4 범프 형성 방법.
  3. 제 2 항에 있어서,
    상기 다수의 블랭킷 금속층이 상기 제 1 부착층과 상기 습윤 가능한 단자 금속층 사이에 제 2 부착층을 더 포함하는 C4 범프 형성 방법.
  4. 제 2 항에 있어서,
    상기 제 1 부착층이 Ti, W, Cr, 그 합금으로 구성된 그룹으로부터 선택된 금속으로 이루어진 C4 범프 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 1 부착층이 TiW로 이루어진 C4 범프 형성 방법.
  6. 제 2 항에 있어서,
    상기 습윤 가능한 단자 금속층이 Cu, Ni, Fe, Au, 그 합금으로 구성된 그룹으로부터 선택된 금속으로 이루어진 C4 범프 형성 방법.
  7. 제 6 항에 있어서,
    상기 습윤 가능한 단자 금속층이 Cu로 이루어진 C4 범프 형성 방법.
  8. 제 3 항에 있어서,
    상기 제 2 부착층이 CrCu로 이루어진 C4 범프 형성 방법.
  9. 제 1 항에 있어서,
    상기 전해 도금된 금속 장벽층이 Ni, Co, Fe, 그 합금으로 구성된 그룹으로부터 선택된 금속으로 이루어진 C4 범프 형성 방법.
  10. 제 9 항에 있어서,
    상기 전해 도금된 금속 장벽층이 Ni로 이루어진 C4 범프 형성 방법.
  11. 제 9 항에 있어서,
    상기 전해 도금된 금속 장벽층이 NiFe로 이루어진 C4 범프 형성 방법.
  12. 제 1 항에 있어서,
    상기 C4 땜납 범프 재료가 Sn, Pb, 그 합금으로 구성된 그룹으로부터 선택된 땜납인 C4 범프 형성 방법.
  13. 제 12 항에 있어서,
    상기 C4 땜납 범프 재료가 공융(eutectic) 조성을 갖는 Sn 및 Pb의 합금인 C4 범프 형성 방법.
  14. 제 2 항에 있어서,
    상기 다수의 블랭킷 금속층을 에칭하는 단계가 상기 습윤 가능한 단자 금속층을 전기 화학적으로 에칭하는 단계를 포함하는 C4 범프 형성 방법.
  15. 제 3 항에 있어서,
    상기 다수의 블랭킷 금속을 에칭하는 단계가 상기 습윤 가능한 단자 금속층과 상기 제 2 부착층 모두를 전기 화학적으로 에칭하는 단계를 포함하는 C4 범프 형성 방법.
  16. 제 15 항에 있어서,
    상기 습윤 가능한 단자 금속층과 제 2 부착층을 전기 화학적으로 에칭하는 상기 단계가 상기 장벽층에 대한 언더컷을 제공하는 C4 범프 형성 방법.
  17. 제 2 항에 있어서,
    상기 다수의 블랭킷 금속을 에칭하는 상기 단계가 상기 제 1 부착층을 화학적으로 에칭하는 단계를 포함하는 C4 범프 형성 방법.
  18. 제 1 항에 있어서,
    상기 C4 땜납 범프 재료를 리플로우(reflow)하여 땜납 볼을 형성하는 단계를 더 포함하는 C4 범프 형성 방법.
  19. 매립된 적어도 하나의 금속성 패드를 자체 내에 갖는 반도체 재료와,
    상기 반도체 재료의 상부에 위치하여 상기 금속성 패드에 대한 개구(opening)를 갖는 패시베이션층과,
    상기 패시베이션층의 일부 영역과 상기 금속성 패드 상에 위치하는 언더컷 되어 있는 볼 제한 금속층(undercut ball limiting metallurgy)과,
    상기 볼 제한 금속층 상의 장벽 금속층과,
    상기 장벽 금속층 상에 위치하는 땜납 범프 혹은 리플로우된 땜납 볼
    을 포함하는 상호 접속 구조물.
  20. 제 19 항에 있어서,
    상기 볼 제한 금속층이 다수의 금속층을 포함하는 상호 접속 구조물.
  21. 제 20 항에 있어서,
    상기 다수의 금속층이 적어도 제 1 부착층, 선택적 제 2 부착층, 습윤 가능한 단자 금속층을 포함하는 상호 접속 구조물.
  22. 제 21 항에 있어서,
    상기 제 1 부착층은 Ti, W, Cr 및 그 합금으로 구성된 그룹으로부터 선택된 금속으로 이루어진 상호 접속 구조물.
  23. 제 21 항에 있어서,
    상기 습윤 가능한 단자 금속층은 Cu, Ni, Co, Fe, Au 및 그 합금으로 구성된 그룹으로부터 선택된 금속으로 이루어진 상호 접속 구조물.
  24. 제 21 항에 있어서,
    상기 선택적 제 2 부착층은 CrCu로 이루어진 상호 접속 구조물.
  25. 제 19 항에 있어서,
    상기 장벽 금속층은 Ni, Co, Fe 및 그 합금으로 구성된 그룹으로부터 선택된 금속으로 이루어진 상호 접속 구조물.
  26. 제 19 항에 있어서,
    상기 땜납 범프 혹은 리플로우된 땜납 볼은 Sn, Pb 및 그 합금으로 구성된 그룹으로부터 선택된 재료인 상호 접속 구조물.
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