JP2002170838A - 半導体装置およびその製造方法 - Google Patents
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Abstract
半導体装置を一層小型化し歩留まりを向上する。 【解決手段】 バンプ10の凹部10aにおける誘導斜
面10cと、リード6における被誘導斜面6bとの作用
により、リード6がバンプ10の上面の中央に向けて誘
導される。リード6の姿勢が矯正されてバンプ10の上
面からの脱落が防止される。
Description
その製造方法に関し、特に、半導体装置の小型化と歩留
まりの向上とを実現できる方法に関する。
プキャリア方式は、図7に示すように、帯状の耐熱性樹
脂フィルムからなるキャリアフィルム2の上面に、導体
層からなる多数本のリード76を形成し、このリード7
6と、半導体チップ78の表面電極であるバンプとを結
合し、またこれらを樹脂で封止する等の各種の組立工程
を行うものである。
ように、キャリアフィルム2の表面に形成されたリード
76の先端がキャリアフィルム2の窓部2aからオーバ
ハング(張り出し)しており、このリード76に下方か
ら半導体チップ78を接近させ、上方からヒータを内蔵
したボンディングツールで加熱しつつ加圧することによ
り、リード76とバンプ80とを熱溶融させ、あるいは
両者の境界面に導体粉末を分散保持させた溶融樹脂材を
塗布しこれを硬化させて結合する。また、近年では、図
9に示すように、キャリアフィルム82の表面にリード
76を形成し、上下反転した半導体チップ78を上方か
らリード76に接近させて結合する方式もが行われてい
る(フリップチップ方式)。
チップ方式によっても、ファインピッチ化を進めようと
すれば不良品が増加し、歩留まりが悪くなるという問題
点があった。この不良品を詳細に検査した結果、その接
合不良は、リード76がバンプ80の中央を外れた位置
に当接した場合に、そのまま加圧されることによって、
図10に示すようにリード76がバンプ80の上面でス
リップし、ずれSが拡大してバンプ80の上面から脱落
することに起因していることが判明した。
の間の滑りや脱落を防ぎ、これにより半導体装置の一層
の小型化と歩留まりの向上を実現できる手段を提供する
ことにある。
チップの表面に形成されたバンプとリードとを対向させ
接合してなる半導体装置であって、前記バンプにおける
前記リードとの対向面には凹部が形成され、前記凹部は
その底部と口縁部とを結ぶ誘導斜面を備え、前記リード
は、前記バンプ側から他方側に向け外方に傾斜した被誘
導斜面を備えたことを特徴とする半導体装置である。
向させて加圧すると、バンプの凹部における誘導斜面
と、リードにおける被誘導斜面との作用により、リード
がバンプの上面の中央に向けて誘導される。したがっ
て、リードがバンプの中央を外れた位置に当接した場合
にも、リードのバンプの上面からの脱落が防止され、ま
た、リードが誘導される結果として、バンプの口縁部側
からリードに向けて応力が作用するから、リードがバン
プ上でよく保持される。したがって、接合がより確実に
行われ、半導体装置の一層の小型化と歩留まりの向上を
実現できる。
置であって、前記誘導斜面が前記凹部の全周にわたって
形成され、かつ前記被誘導斜面が前記リードの前記バン
プとの接合点を囲む全周にわたって形成されていること
を特徴とする半導体装置である。
部の全周に、また被誘導斜面がリードのバンプとの接合
点を囲む全周にそれぞれ形成されているので、誘導斜面
と被誘導斜面とによるリードの誘導を、全周方向につい
て期待することができる。
の半導体装置であって、前記リードにおける前記バンプ
との対向面の幅を、前記リードの幅より狭く形成したこ
とを特徴とする半導体装置である。
との対向面の幅を、リードの幅より狭く形成したので、
リードにおけるバンプとの対向面の側端がバンプの誘導
斜面に誘導される可能性が向上し、これによりリードを
よく誘導できる。また、リード自体の幅が対向面の幅よ
り広いので、リードの強度を確保して変形を抑制でき、
ファインピッチ化に好適である。
成されたバンプとリードとを対向させ接合するステップ
を含む半導体装置の製造方法であって、前記バンプにお
ける前記リードとの対向面に、凹部であってその底部と
口縁部とを結ぶ誘導斜面を備えた凹部を形成するステッ
プと、前記リードに、前記バンプ側から他方側に向け外
方に傾斜した被誘導斜面を形成するステップと、を更に
含むことを特徴とする半導体装置の製造方法である。第
4の本発明では、第1の本発明と同様の効果を得ること
ができる。
置の製造方法であって、前記誘導斜面を前記凹部の全周
にわたって形成し、かつ前記被誘導斜面を前記リードの
前記バンプとの接合点を囲む全周にわたって形成するこ
とを特徴とする半導体装置の製造方法である。第5の本
発明では、第2の本発明と同様の効果を得ることができ
る。
の半導体装置の製造方法であって、前記リードにおける
前記バンプとの対向面の幅を、前記リードの幅より狭く
形成することを特徴とする半導体装置の製造方法であ
る。第6の本発明では、第3の本発明と同様の効果を得
ることができる。
従って説明する。図1はバンプ10の形成工程を示す正
面図である。バンプ10は電解メッキにより形成する。
すなわち、まず半導体チップ8の表面における電極(図
示せず)以外の部分に、樹脂からなるマスク層4を、シ
ルクスクリーン法により形成する。これにより、マスク
層4には透孔4aが形成される。次に、この半導体チッ
プ8に電解メッキを施すことによって、電極上で金メッ
キ層を成長させるが、この金メッキ層の成長は金メッキ
層がマスク層4の透孔4aの孔縁に届くまでは行わず、
透孔4aの深さの途中までで終了する。ここで、金メッ
キ層の成長が透孔4aの周壁に沿って進行することか
ら、バンプ10の上面には凹部10aが形成される。そ
して、マスク層4を溶剤により除去する。
をなしており、その底部10bと口縁部10dとを結ぶ
誘導斜面10cを備えている。
aの形成工程を示す側面図である。リード6はメサバン
プ法により形成する。すなわち、まずキャリアフィルム
12に保持されたリード6のバンプ10に対面する面
(図中上面)のうち、長手方向の先端部と基部とに、樹
脂からなるマスク層7をシルクスクリーン法により形成
する(図3(a))。次に、このリード6にハーフエッ
チングを施す(図3(b))。これにより、リード6に
おいてマスク層7にマスクされていない部分が食刻・除
去される。ここで、マスク層7にマスクされているリー
ド6の先端部にはリード側バンプ6aが形成されるが、
エッチングがリード6の材料面に均等に作用することか
ら、リード側バンプ6aの側面は、バンプ10に対面す
る上面側から下面側に向けて外方に傾斜した被誘導斜面
6bが形成される。そして、マスク層7を溶剤により除
去する。
被誘導斜面6bは、リード側バンプ6aの全周にわたっ
て形成されている。
半導体チップ8についての全ての接合を同時に行う一括
ボンディング方式(ギャングボンディング方式)によっ
て行われる。すなわち、図5に示すように、キャリアフ
ィルム12と半導体チップ8とを相対的に位置決めして
リード6とバンプ10を対向させ、この状態から、図6
に示すように、各リード6とバンプ10とを、加熱され
たボンディングツール(図示せず)により対向方向に加
圧する。図5のリード6におけるバンプ10との対向面
の幅は6ないし8マイクロメートル(μm)程度であ
る。
ード6は、その中心がバンプ10の中心とほぼ一致して
いることから、接合の際にリード側バンプ6aがバンプ
10の底部10bに初めから当接し、バンプ10に食い
込んだ状態で接合される。
ド6は、その中心がバンプ10の中心から外れており、
例えば5ないし7マイクロメートル(μm)程度のずれ
Sが生じた状態でバンプ10に当接するが、加圧に応じ
て、バンプ10における誘導斜面10cと、リード6に
おける被誘導斜面6bとの作用により、リード6がバン
プ10の上面の中央に向けて誘導され、その姿勢が矯正
される。また、リード6が誘導される結果として、バン
プ10の口縁部10d側からリード側バンプ6aの被誘
導斜面6bに向けて応力が作用するから、リード6がバ
ンプ10上でよく保持される。このとき、リード6の姿
勢の変化はキャリアフィルム12を変形させつつ行われ
るか、あるいはリード6がキャリアフィルム12からず
れることによりその拘束を脱して行われる。
とが熱溶融することにより、両者が結合する。
0の凹部10aにおける誘導斜面10cと、リード6に
おける被誘導斜面6bとの作用により、リード6がバン
プ10の上面の中央に向けて誘導される。したがって、
リード6がバンプ10の中央を外れた位置に当接した場
合にも、リード6のバンプ10の上面からの脱落が防止
され、また、リード6が誘導される結果として、バンプ
10の孔縁側からリード6に向けて応力が作用するか
ら、リード6がバンプ10上でよく保持される。したが
って、接合がより確実に行われ、半導体装置の一層の小
型化と歩留まりの向上を実現できる。
ンプ10の凹部10aの全周に、また被誘導斜面6bが
リード6のバンプ10との接合点を囲む全周にそれぞれ
形成されているので、誘導斜面10cと被誘導斜面6b
とによるリード6の誘導を、全周方向について期待する
ことができる。
リード6におけるバンプ10との対向面の幅6cを、リ
ード6の幅6dより狭く形成したので、リード6におけ
るバンプ10との対向面の側端がバンプ10の誘導斜面
10cに誘導される可能性が向上し、これによりリード
6をよく誘導できる。また、リード6の幅6dが対向面
の幅6cより広いので、リード6の強度を確保して変形
を抑制でき、ファインピッチ化に好適である。
ッキ層の形成を中断することで凹部10aを形成するこ
ととしたが、凹部10aの形成は他の方法、例えばバン
プ10の上面への切削や打刻により行ってもよい。
ッチングを施すことでリード側バンプ6aを形成するこ
ととしたが、リード側バンプ6aの形成は他の方法、例
えばリード側バンプ6aとなるべき部分を残してリード
6を切削する方法や、別途に形成したリード側バンプ6
aをリード6に接着する方法によってもよい。
0aの全周に誘導斜面10cを、またリード側バンプ6
aの全周に被誘導斜面6bを形成することとしたが、誘
導斜面10cや被誘導斜面6bはいずれも全周に設ける
必要はなく、例えばリード6の幅方向の左右面にのみ被
誘導斜面6bを、またこれに対応する凹部10aの2カ
所に誘導斜面10cをそれぞれ設けることとしてもよ
い。
0とを熱溶融により結合することとしたが、両者は公知
の他の種々の方法、例えば導体粉末を分散保持させた樹
脂材を用いる方法によって結合してもよく、かかる方法
も本発明の範疇に属するものである。
を示す正面図である。
り、(a)はハーフエッチング前、(b)はハーフエッ
チング後の状態を示す。
あり、両者を対向させた状態を示す。
あり、両者を加圧した状態を示す。
造工程を示す平面図である。
造工程を示す側面図である。
工程を示す側面図である。
因を示す正面図である。
76 リード、6aリード側バンプ、6b 被誘導斜
面、6c 対向面の幅、6d リードの幅、8,78
半導体チップ、10,80 バンプ、10a 凹部、1
0b 底部、10c 誘導斜面、10d 口縁部。
Claims (6)
- 【請求項1】 半導体チップの表面に形成されたバンプ
とリードとを対向させ接合してなる半導体装置であっ
て、 前記バンプにおける前記リードとの対向面には凹部が形
成され、前記凹部はその底部と口縁部とを結ぶ誘導斜面
を備え、 前記リードは、前記バンプ側から他方側に向け外方に傾
斜した被誘導斜面を備えたことを特徴とする半導体装
置。 - 【請求項2】 請求項1に記載の半導体装置であって、 前記誘導斜面が前記凹部の全周にわたって形成され、か
つ前記被誘導斜面が前記リードの前記バンプとの接合点
を囲む全周にわたって形成されていることを特徴とする
半導体装置。 - 【請求項3】 請求項1または2に記載の半導体装置で
あって、 前記リードにおける前記バンプとの対向面の幅を、前記
リードの幅より狭く形成したことを特徴とする半導体装
置。 - 【請求項4】 半導体チップの表面に形成されたバンプ
とリードとを対向させ接合するステップを含む半導体装
置の製造方法であって、 前記バンプにおける前記リードとの対向面に、凹部であ
ってその底部と口縁部とを結ぶ誘導斜面を備えた凹部を
形成するステップと、 前記リードに、前記バンプ側から他方側に向け外方に傾
斜した被誘導斜面を形成するステップと、 を更に含むことを特徴とする半導体装置の製造方法。 - 【請求項5】 請求項4に記載の半導体装置の製造方法
であって、 前記誘導斜面を前記凹部の全周にわたって形成し、かつ
前記被誘導斜面を前記リードの前記バンプとの接合点を
囲む全周にわたって形成することを特徴とする半導体装
置の製造方法。 - 【請求項6】 請求項4または5に記載の半導体装置の
製造方法であって、 前記リードにおける前記バンプとの対向面の幅を、前記
リードの幅より狭く形成することを特徴とする半導体装
置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000364401A JP2002170838A (ja) | 2000-11-30 | 2000-11-30 | 半導体装置およびその製造方法 |
TW090122373A TW499723B (en) | 2000-11-30 | 2001-09-10 | Semiconductor device and its manufacturing method |
KR10-2001-0056974A KR100485447B1 (ko) | 2000-11-30 | 2001-09-15 | 반도체장치 및 그 제조방법 |
US09/998,467 US6879027B2 (en) | 2000-11-30 | 2001-11-29 | Semiconductor device having bumps |
US10/172,701 US6692990B2 (en) | 2000-11-30 | 2002-06-14 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000364401A JP2002170838A (ja) | 2000-11-30 | 2000-11-30 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002170838A true JP2002170838A (ja) | 2002-06-14 |
Family
ID=18835354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000364401A Pending JP2002170838A (ja) | 2000-11-30 | 2000-11-30 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6879027B2 (ja) |
JP (1) | JP2002170838A (ja) |
KR (1) | KR100485447B1 (ja) |
TW (1) | TW499723B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050208749A1 (en) * | 2004-03-17 | 2005-09-22 | Beckman Michael W | Methods for forming electrical connections and resulting devices |
US8110259B2 (en) | 2004-04-02 | 2012-02-07 | Curwood, Inc. | Packaging articles, films and methods that promote or preserve the desirable color of meat |
US8741402B2 (en) * | 2004-04-02 | 2014-06-03 | Curwood, Inc. | Webs with synergists that promote or preserve the desirable color of meat |
US8029893B2 (en) | 2004-04-02 | 2011-10-04 | Curwood, Inc. | Myoglobin blooming agent, films, packages and methods for packaging |
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2001
- 2001-09-10 TW TW090122373A patent/TW499723B/zh not_active IP Right Cessation
- 2001-09-15 KR KR10-2001-0056974A patent/KR100485447B1/ko not_active IP Right Cessation
- 2001-11-29 US US09/998,467 patent/US6879027B2/en not_active Expired - Fee Related
-
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- 2002-06-14 US US10/172,701 patent/US6692990B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
KR100485447B1 (ko) | 2005-04-27 |
US20020149093A1 (en) | 2002-10-17 |
US6692990B2 (en) | 2004-02-17 |
US20020063316A1 (en) | 2002-05-30 |
KR20020042409A (ko) | 2002-06-05 |
TW499723B (en) | 2002-08-21 |
US6879027B2 (en) | 2005-04-12 |
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A621 | Written request for application examination |
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|
RD04 | Notification of resignation of power of attorney |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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