JPS6086853A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6086853A JPS6086853A JP58195642A JP19564283A JPS6086853A JP S6086853 A JPS6086853 A JP S6086853A JP 58195642 A JP58195642 A JP 58195642A JP 19564283 A JP19564283 A JP 19564283A JP S6086853 A JPS6086853 A JP S6086853A
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- semiconductor element
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- protruding electrodes
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- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はフィルムキャリアを用いる半導体素子の実装法
において、半導体素子の電極部に突起電極を形成する半
導体装置の製造方法に関するものである。
において、半導体素子の電極部に突起電極を形成する半
導体装置の製造方法に関するものである。
従来例の構成とその問題点
従来よシフィルムキャリアを用いる半導体素子の実装法
においては、半導体素子の外部引出し用電極部（以下電
極部と称す）に１０〜２０μｍ程度の突起電極を形成す
る必要があった。この突起電極の構成とフィルムキャリ
アのリード部への接合法を第１図を用いて説明する。第
１図ａは突起電極が形成された半導体素子の電極部の断
面図であり、半導体素子１および酸化膜層２上にへ２等
による配線層３、更に保護膜６が堆積された後、電極部
４が開孔された保護膜６上にバリアメタル層６が形成さ
れ、更にその上部に突起電極７が形成されたものである
。以上の構成による半導体素子１の電極部４上の突起電
極７に第１図すのように、フィルムキャリア８のリード
部９を、熱圧着することによシ、突起電極７とリード部
９が接合される。
においては、半導体素子の外部引出し用電極部（以下電
極部と称す）に１０〜２０μｍ程度の突起電極を形成す
る必要があった。この突起電極の構成とフィルムキャリ
アのリード部への接合法を第１図を用いて説明する。第
１図ａは突起電極が形成された半導体素子の電極部の断
面図であり、半導体素子１および酸化膜層２上にへ２等
による配線層３、更に保護膜６が堆積された後、電極部
４が開孔された保護膜６上にバリアメタル層６が形成さ
れ、更にその上部に突起電極７が形成されたものである
。以上の構成による半導体素子１の電極部４上の突起電
極７に第１図すのように、フィルムキャリア８のリード
部９を、熱圧着することによシ、突起電極７とリード部
９が接合される。
このフィルムキャリア８を用いる実装方法では通常、数
十ピ／から数百ピンの電極の一括ボンディ／グが可能で
あシワイヤボンディングに比べて極めて高速のボンディ
ングができる。しかしながらフィルムキャリア実装方法
においては、前述したような半導体素子１の電極部４へ
の突起電極７の形成が必要であり、このため、 １ 突起電極７の形成に長時間のプロセスを必要とする
。
十ピ／から数百ピンの電極の一括ボンディ／グが可能で
あシワイヤボンディングに比べて極めて高速のボンディ
ングができる。しかしながらフィルムキャリア実装方法
においては、前述したような半導体素子１の電極部４へ
の突起電極７の形成が必要であり、このため、 １ 突起電極７の形成に長時間のプロセスを必要とする
。
２ 突起電極７の形成中に半導体素子１の機能が破壊さ
れる危険性がある。
れる危険性がある。
３ ウェーハ基板で突起電極７の形成を行うため不良の
半導体素子１にも突起電極７が形成される。
半導体素子１にも突起電極７が形成される。
４１〜３により半導体装置のコストが高くなるＯ
等の問題があった。
これらの問題点を改善する手段として、最近では、第２
図に示すようにリード部の先端が突起したフィルムキャ
リアを用いた実装法が提案されている。これは、第２図
ａに示すように突起電極の形成がされていない通常の半
導体素子１の電極部４に、フィルムキャリア８のリード
部９の先端に形成された突起部１ｏを、第２図すのよう
に熱圧着あるいは超音波を併用したボンディング法によ
り接合するものである。このリード部９の先端の突起部
１ｏは、リードをエツチングあるいはメッキ等により形
成するものである。この方法においては、前述した第１
の従来例の欠点である、半導体素子１上への突起電極７
の形成は不必要となり、良品素子のみをフィルムキャリ
ア実装が可能となった。しかしながらフィルムキャリア
８のリード部９の先端部をエツチング、あるいはメッキ
等の手段により加工し突起部１ｏを形成する必要があり
、このためフィルムキャリア８のコストが高くなる欠点
があった。
図に示すようにリード部の先端が突起したフィルムキャ
リアを用いた実装法が提案されている。これは、第２図
ａに示すように突起電極の形成がされていない通常の半
導体素子１の電極部４に、フィルムキャリア８のリード
部９の先端に形成された突起部１ｏを、第２図すのよう
に熱圧着あるいは超音波を併用したボンディング法によ
り接合するものである。このリード部９の先端の突起部
１ｏは、リードをエツチングあるいはメッキ等により形
成するものである。この方法においては、前述した第１
の従来例の欠点である、半導体素子１上への突起電極７
の形成は不必要となり、良品素子のみをフィルムキャリ
ア実装が可能となった。しかしながらフィルムキャリア
８のリード部９の先端部をエツチング、あるいはメッキ
等の手段により加工し突起部１ｏを形成する必要があり
、このためフィルムキャリア８のコストが高くなる欠点
があった。
発明の目的
本発明の目的は前述した二つの従来例の問題点を改善し
、多数ピンの電極取出しが必要な半導体素子の実装を低
コストで実現するだめの半導体装置の製造方法を提供し
ようとするものである。
、多数ピンの電極取出しが必要な半導体素子の実装を低
コストで実現するだめの半導体装置の製造方法を提供し
ようとするものである。
発明の構成
上記目的を達成するために本発明は、突起電極の形成さ
れていない半導体素子の電極部に、予め他の基板に形成
された突起電極を位置合せした後、加圧しかつ前記基板
の裏面よシ局部的な加熱を行うことにより半導体素子の
電極部と突起電極が接合され、半導体素子の電極部に突
起電極を転写形成するようにしたものである。
れていない半導体素子の電極部に、予め他の基板に形成
された突起電極を位置合せした後、加圧しかつ前記基板
の裏面よシ局部的な加熱を行うことにより半導体素子の
電極部と突起電極が接合され、半導体素子の電極部に突
起電極を転写形成するようにしたものである。
実施例の説明
次に本発明の実施例を図面を用いて説明する。
第３図は本発明の半導体素子の電極部へ転写形成する突
起電極が、予め形成される突起電極形成用の基板を示し
たものである。第３図ａはパイレックスあるいは石英の
ようなガラス基板１１の一面に透明電極（例えばＩＴＯ
等）１２が形成された後、第３図すに示すように、更に
Ｓｉ 酸化膜等の絶縁層１３を堆積した後、エツチング
等の手段によシ絶縁層１３にメッキ用開孔部１４を設け
る。
起電極が、予め形成される突起電極形成用の基板を示し
たものである。第３図ａはパイレックスあるいは石英の
ようなガラス基板１１の一面に透明電極（例えばＩＴＯ
等）１２が形成された後、第３図すに示すように、更に
Ｓｉ 酸化膜等の絶縁層１３を堆積した後、エツチング
等の手段によシ絶縁層１３にメッキ用開孔部１４を設け
る。
この後、第３図Ｃに示すように、メッキ法にて突起電極
１５を形成するものである。この突起電極基板の特徴と
して突起電極１５以外は、はぼ透明な材料を用いて形成
していることである。次にこのガラス基板１１に形成し
た突起電極１５を半導体素子１の電極部４に転写接合す
る方法を第４図を用いて説明する。第４図ａは半導体プ
ロセスを終了した半導体素子１の電極部４を示すもので
あシ、電極部４は通常Ａ／ が形成されている。次に、
第４図すに示すように、前述の突起電極１６が形成され
たガラス基板１１を前記突起電極１５の頭部が半導体素
子１の電極部４に接するように位置合せした後、ガラス
基板１１を加圧し、更にガラス基板１１の裏面より突起
電極１５の形成された部分に局部的な加熱１６を行うこ
とにより、半導体素子１の電極部４と突起電極１６とを
接合させる。この場合、突起電極１５が形成されたガラ
ス基板１１は前述したように透明な材料によシ構成され
ているため位置合せを容易に行うことができ、又加熱方
式としてレーザービーム等を用いることによりガラス基
板１１自体を加熱することなく突起電極１５と半導体素
子１の電極部４とを接合することが可能となる。第４図
Ｃは、半導体素子１の電極部４に転写接合された突起電
極１５′の状態を示したものである。本発明における半
導体素子１の電極部４上への突起電極１５の転写接合は
、半導体プロセスを終了したウェーハ状のままで行うこ
とが可能であるが、必要に応じて、半導体素子１に分割
した後でも可能である。又、ウェーハ状で行う場合は、
半導体素子１の電気特性を測定した後のマーキングを確
認して良品の半導体素子１のみに突起電極１５を転写接
合することができる０ 発明の詳細 な説明したように本発明は、半導体素子の電極部に複雑
な突起電極形成プロセスを用いることなく予め他の基板
に形成した突起電極を転写接合することにより、従来方
法の欠点であった。突起電極形成プロセス中の歩留りの
低下や又、不必要な不良素子への突起電極形成をするこ
ともなく更には、他の従来方法であるフィルムキャリア
のリード先端部の加工も行う必要もなく、フィルムキャ
リアを用いた半導体素子の実装が可能となった。
１５を形成するものである。この突起電極基板の特徴と
して突起電極１５以外は、はぼ透明な材料を用いて形成
していることである。次にこのガラス基板１１に形成し
た突起電極１５を半導体素子１の電極部４に転写接合す
る方法を第４図を用いて説明する。第４図ａは半導体プ
ロセスを終了した半導体素子１の電極部４を示すもので
あシ、電極部４は通常Ａ／ が形成されている。次に、
第４図すに示すように、前述の突起電極１６が形成され
たガラス基板１１を前記突起電極１５の頭部が半導体素
子１の電極部４に接するように位置合せした後、ガラス
基板１１を加圧し、更にガラス基板１１の裏面より突起
電極１５の形成された部分に局部的な加熱１６を行うこ
とにより、半導体素子１の電極部４と突起電極１６とを
接合させる。この場合、突起電極１５が形成されたガラ
ス基板１１は前述したように透明な材料によシ構成され
ているため位置合せを容易に行うことができ、又加熱方
式としてレーザービーム等を用いることによりガラス基
板１１自体を加熱することなく突起電極１５と半導体素
子１の電極部４とを接合することが可能となる。第４図
Ｃは、半導体素子１の電極部４に転写接合された突起電
極１５′の状態を示したものである。本発明における半
導体素子１の電極部４上への突起電極１５の転写接合は
、半導体プロセスを終了したウェーハ状のままで行うこ
とが可能であるが、必要に応じて、半導体素子１に分割
した後でも可能である。又、ウェーハ状で行う場合は、
半導体素子１の電気特性を測定した後のマーキングを確
認して良品の半導体素子１のみに突起電極１５を転写接
合することができる０ 発明の詳細 な説明したように本発明は、半導体素子の電極部に複雑
な突起電極形成プロセスを用いることなく予め他の基板
に形成した突起電極を転写接合することにより、従来方
法の欠点であった。突起電極形成プロセス中の歩留りの
低下や又、不必要な不良素子への突起電極形成をするこ
ともなく更には、他の従来方法であるフィルムキャリア
のリード先端部の加工も行う必要もなく、フィルムキャ
リアを用いた半導体素子の実装が可能となった。
従って、この実装法を用いることにより、半導体装置の
コストを大幅に低減することが可能となるものである。
コストを大幅に低減することが可能となるものである。
第１図ａ、ｂは従来法による半導体装置の実装法を示す
断面図、第２図ａ、ｂは従来法による他の半導体装置の
実装法を示す断面図、第３図ａ〜Ｃは本発明の半導体装
置の製造方法の一実施例における突起電極基板の形成法
を示す断面図、第４図ａ −Ｃは本発明の実施例の半導
体装置の製造方法を示す断面図である。 １・・・・・・半導体素子、２・・・・・・酸化膜、３
・・・・・・配線層、４・・・・・・電極部、５・・・
・・・保護膜、６・・・・・・バリアメタル層、７・・
・・・・突起電極、８・・・・・・フィルムキャリア、
９・・・・・・リード部、１ｏ・・・・・・リード部の
突起部、１１・・・・・・ガラス基板、１２・・・・・
・透明電極、１３・・・・・・酸化膜、１４・・・・・
・開孔部、１５．ＩＥ！・・・・・・突起電極、１６・
・・・・・レーザービーム。
断面図、第２図ａ、ｂは従来法による他の半導体装置の
実装法を示す断面図、第３図ａ〜Ｃは本発明の半導体装
置の製造方法の一実施例における突起電極基板の形成法
を示す断面図、第４図ａ −Ｃは本発明の実施例の半導
体装置の製造方法を示す断面図である。 １・・・・・・半導体素子、２・・・・・・酸化膜、３
・・・・・・配線層、４・・・・・・電極部、５・・・
・・・保護膜、６・・・・・・バリアメタル層、７・・
・・・・突起電極、８・・・・・・フィルムキャリア、
９・・・・・・リード部、１ｏ・・・・・・リード部の
突起部、１１・・・・・・ガラス基板、１２・・・・・
・透明電極、１３・・・・・・酸化膜、１４・・・・・
・開孔部、１５．ＩＥ！・・・・・・突起電極、１６・
・・・・・レーザービーム。
Claims (2)
- （１）予め半導体素子の電極に対応して基板上に複数個
配列された突起電極を、半導体素子の電極部に位置合せ
した後、前記突起電極の形成された基板の裏面より加圧
かつ突起電極部を局部的に加熱することにより、前記半
導体素子の電極部に前記突起電極を転写接合することを
特徴とする半導体装置の製造方法。 - （２）突起電極を形成する基板が、透明な材料より成る
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195642A JPS6086853A (ja) | 1983-10-19 | 1983-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195642A JPS6086853A (ja) | 1983-10-19 | 1983-10-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086853A true JPS6086853A (ja) | 1985-05-16 |
Family
ID=16344562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195642A Pending JPS6086853A (ja) | 1983-10-19 | 1983-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086853A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779108A (en) * | 1986-11-18 | 1988-10-18 | Sanyo Electric Co., Ltd. | Optical printer head |
| US5171712A (en) * | 1991-12-20 | 1992-12-15 | Vlsi Technology, Inc. | Method of constructing termination electrodes on yielded semiconductor die by visibly aligning the die pads through a transparent substrate |
| US5456003A (en) * | 1992-06-18 | 1995-10-10 | Matsushita Electric Industrial Co., Ltd. | Method for packaging a semiconductor device having projected electrodes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4869471A (ja) * | 1971-12-22 | 1973-09-20 |
-
1983
- 1983-10-19 JP JP58195642A patent/JPS6086853A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4869471A (ja) * | 1971-12-22 | 1973-09-20 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779108A (en) * | 1986-11-18 | 1988-10-18 | Sanyo Electric Co., Ltd. | Optical printer head |
| US5171712A (en) * | 1991-12-20 | 1992-12-15 | Vlsi Technology, Inc. | Method of constructing termination electrodes on yielded semiconductor die by visibly aligning the die pads through a transparent substrate |
| US5456003A (en) * | 1992-06-18 | 1995-10-10 | Matsushita Electric Industrial Co., Ltd. | Method for packaging a semiconductor device having projected electrodes |
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