JPH04335524A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04335524A JPH04335524A JP13548591A JP13548591A JPH04335524A JP H04335524 A JPH04335524 A JP H04335524A JP 13548591 A JP13548591 A JP 13548591A JP 13548591 A JP13548591 A JP 13548591A JP H04335524 A JPH04335524 A JP H04335524A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- electrode
- layer
- metal
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 90
- 239000002184 metal Substances 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910004349 Ti-Al Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910004692 Ti—Al Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は厚さの異なる複数の電極
を有するトランジスタ、サイリスタ等の半導体装置の製
造方法に関する。
を有するトランジスタ、サイリスタ等の半導体装置の製
造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】図１０
は従来のサイリスタの第１の主電極（カソード電極）が
形成された側のチップ構造を示す。図示のように、半導
体基板１と絶縁膜２とカソード電極３と制御電極（ゲー
ト電極）４とＥＱＲ（等電位リング）５を備えている。 このサイリスタチップは以下のように製作される。まず
Ｎ領域、Ｐ領域、Ｎ＋ 領域が形成された半導体基板１
を用意し、この一方の主面全体に絶縁膜２を形成する。 次に、この絶縁膜２に部分的にエッチングを施して開口
６、７、８を図示のように形成する。続いて、この半導
体基板１の上面全体にＡｌ（アルミニウム）等から成る
金属膜を形成し、これに所定のエッチングを施してこの
金属膜をカソード電極３とゲート電極４とＥＱＲ５に相
当する部分に分離する。
は従来のサイリスタの第１の主電極（カソード電極）が
形成された側のチップ構造を示す。図示のように、半導
体基板１と絶縁膜２とカソード電極３と制御電極（ゲー
ト電極）４とＥＱＲ（等電位リング）５を備えている。 このサイリスタチップは以下のように製作される。まず
Ｎ領域、Ｐ領域、Ｎ＋ 領域が形成された半導体基板１
を用意し、この一方の主面全体に絶縁膜２を形成する。 次に、この絶縁膜２に部分的にエッチングを施して開口
６、７、８を図示のように形成する。続いて、この半導
体基板１の上面全体にＡｌ（アルミニウム）等から成る
金属膜を形成し、これに所定のエッチングを施してこの
金属膜をカソード電極３とゲート電極４とＥＱＲ５に相
当する部分に分離する。
【０００３】ところで、この種の半導体装置において主
電極の電流容量を増大する手段として、主電極の厚みを
大きくする方法が有効であることが知られている。即ち
、図１０のサイリスタでは電流容量を増大する点でカソ
ード電極３を厚く形成するのが望ましい。ところが、上
述の製造方法でカソード電極３を厚く形成するためには
、厚い金属膜を形成し、これにエッチングを施してカソ
ード電極３、ゲート電極４及びＥＱＲ５を分離しなけれ
ばならず、横方向エッチングの影響が無視できなくなる
。このため、例えば幅狭のＥＱＲ５等は良好に形成し難
くなる。この種の問題は、サイリスタに限られずトラン
ジスタ等においても同様に生じる。
電極の電流容量を増大する手段として、主電極の厚みを
大きくする方法が有効であることが知られている。即ち
、図１０のサイリスタでは電流容量を増大する点でカソ
ード電極３を厚く形成するのが望ましい。ところが、上
述の製造方法でカソード電極３を厚く形成するためには
、厚い金属膜を形成し、これにエッチングを施してカソ
ード電極３、ゲート電極４及びＥＱＲ５を分離しなけれ
ばならず、横方向エッチングの影響が無視できなくなる
。このため、例えば幅狭のＥＱＲ５等は良好に形成し難
くなる。この種の問題は、サイリスタに限られずトラン
ジスタ等においても同様に生じる。
【０００４】そこで、本発明は厚さの異なる複数の電極
を備えた半導体装置を容易且つ高精度に製造することが
できる方法を提供することを目的とする。
を備えた半導体装置を容易且つ高精度に製造することが
できる方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、半導体基板の同一主面上に異なる厚さの第
１及び第２の電極を有する半導体装置の製造方法におい
て、前記半導体基板の主面上に第１の金属層を形成する
工程と、前記第１の金属層を選択的にエッチングして前
記第１及び第２の電極の形成予定領域に前記第１の金属
層を残存させる工程と、前記第１及び第２の電極の形成
予定領域上の前記第１の金属層の上を覆うように前記半
導体基板の主面上に前記第１の金属層と異なる金属を含
む第２の金属層を形成する工程と、前記第２の金属層の
前記第１の電極を形成するための予定領域の上をレジス
トで覆い、前記第１の金属層よりも前記第２の金属層を
エッチングし易いエッチング液を使用して前記第２の金
属層を選択的にエッチングして前記第１の金属層と前記
第２の金属層との積層構造から成る前記第１の電極を得
る工程とを有することを特徴とする半導体装置の製造方
法に係わるものである。
の本発明は、半導体基板の同一主面上に異なる厚さの第
１及び第２の電極を有する半導体装置の製造方法におい
て、前記半導体基板の主面上に第１の金属層を形成する
工程と、前記第１の金属層を選択的にエッチングして前
記第１及び第２の電極の形成予定領域に前記第１の金属
層を残存させる工程と、前記第１及び第２の電極の形成
予定領域上の前記第１の金属層の上を覆うように前記半
導体基板の主面上に前記第１の金属層と異なる金属を含
む第２の金属層を形成する工程と、前記第２の金属層の
前記第１の電極を形成するための予定領域の上をレジス
トで覆い、前記第１の金属層よりも前記第２の金属層を
エッチングし易いエッチング液を使用して前記第２の金
属層を選択的にエッチングして前記第１の金属層と前記
第２の金属層との積層構造から成る前記第１の電極を得
る工程とを有することを特徴とする半導体装置の製造方
法に係わるものである。
【０００６】なお、請求項２に示すように第１及び第２
の金属層を設け、第２の金属層の第１の電極形成予定領
域を残して第２の金属層をエッチングで除去し、次に、
第２の電極形成予定領域を残して第１の金属層をエッチ
ングで除去してもよい。
の金属層を設け、第２の金属層の第１の電極形成予定領
域を残して第２の金属層をエッチングで除去し、次に、
第２の電極形成予定領域を残して第１の金属層をエッチ
ングで除去してもよい。
【０００７】
【作用】第１の電極は第１の金属層とこれに重なる第２
の金属層とから構成されるので厚くなる。第２の電極は
第１の電極の一部を構成する第１の金属層をエッチング
して形成するので、横方向エッチングの影響をあまり受
けない。従って、第１の電極を厚く形成できるにもかか
わらず、第２の電極パターンを微細に形成することが可
能になる。
の金属層とから構成されるので厚くなる。第２の電極は
第１の電極の一部を構成する第１の金属層をエッチング
して形成するので、横方向エッチングの影響をあまり受
けない。従って、第１の電極を厚く形成できるにもかか
わらず、第２の電極パターンを微細に形成することが可
能になる。
【０００８】
【実施例】以下、図１〜図５を参照して本発明の実施例
に係わるサイリスタの製造方法を説明する。まず、図１
に示すように、従来と同様にエピタキシャル成長法や不
純物拡散によってＮ領域１１ａ、Ｐ領域１１ｂ及びＮ＋
領域１１ｃ、１１ｄが形成された半導体基板１１を用
意する。なお、図１〜図５には示されていないが基板１
１はＮ領域１１ａの下側にＰ領域を有する。続いて、こ
の半導体基板１１の上面全体にシリコン酸化膜を形成し
、これにエッチングを施して開口１２ａ、１２ｂ、１２
ｃを有する絶縁膜１２を形成する。開口１２ａ、１２ｂ
、１２ｃからはそれぞれＮ＋ 領域１１ｃ、Ｐ領域１１
ｂ及びＮ＋ 領域１１ｄが露出している。
に係わるサイリスタの製造方法を説明する。まず、図１
に示すように、従来と同様にエピタキシャル成長法や不
純物拡散によってＮ領域１１ａ、Ｐ領域１１ｂ及びＮ＋
領域１１ｃ、１１ｄが形成された半導体基板１１を用
意する。なお、図１〜図５には示されていないが基板１
１はＮ領域１１ａの下側にＰ領域を有する。続いて、こ
の半導体基板１１の上面全体にシリコン酸化膜を形成し
、これにエッチングを施して開口１２ａ、１２ｂ、１２
ｃを有する絶縁膜１２を形成する。開口１２ａ、１２ｂ
、１２ｃからはそれぞれＮ＋ 領域１１ｃ、Ｐ領域１１
ｂ及びＮ＋ 領域１１ｄが露出している。
【０００９】次に、図２に示すように半導体基板１１の
上面全体にカソード電極（第１の電極）の下側電極層と
ゲート電極（第２の電極）とＥＱＲを形成するための第
１の金属層１３を設ける。第１の金属層１３は相対的に
肉薄（約４μｍ）のアルミニウム（Ａｌ）から成る。
上面全体にカソード電極（第１の電極）の下側電極層と
ゲート電極（第２の電極）とＥＱＲを形成するための第
１の金属層１３を設ける。第１の金属層１３は相対的に
肉薄（約４μｍ）のアルミニウム（Ａｌ）から成る。
【００１０】次に、第１の金属層１３上に選択的にレジ
スト膜（図示せず）を形成し、第１の金属層１３をリン
系のエッチング液を使用して選択的にエッチングし、図
３に示すように互いに離間して配設されたカソード電極
の下側電極層１４ａとゲート電極１５とＥＱＲ１６を形
成する。下側電極層１４ａ、ゲート電極１５及びＥＱＲ
１６は相対的に肉薄の金属膜１３をエッチングして形成
するので、横方向エッチングの影響は無視できる程度で
あり、下側電極層１４ａ、ゲート電極１５及びＥＱＲ１
６の端面の傾斜は小さい。下側電極層１４ａは開口１２
ａを通じてＮ＋ 領域１１ｃに対して低抵抗接触（オー
ミックコンタクト）している。下側電極層１４ａは平面
的に見て開口１２ａの外側まで延在する。ゲート電極１
５は開口１２ｂを通じてＰ領域１１ｂにオーミックコン
タクトしている。また、ＥＱＲ１６は開口１２ｃを通じ
てＮ＋ 領域１１ｄにオーミックコンタクトしている。
スト膜（図示せず）を形成し、第１の金属層１３をリン
系のエッチング液を使用して選択的にエッチングし、図
３に示すように互いに離間して配設されたカソード電極
の下側電極層１４ａとゲート電極１５とＥＱＲ１６を形
成する。下側電極層１４ａ、ゲート電極１５及びＥＱＲ
１６は相対的に肉薄の金属膜１３をエッチングして形成
するので、横方向エッチングの影響は無視できる程度で
あり、下側電極層１４ａ、ゲート電極１５及びＥＱＲ１
６の端面の傾斜は小さい。下側電極層１４ａは開口１２
ａを通じてＮ＋ 領域１１ｃに対して低抵抗接触（オー
ミックコンタクト）している。下側電極層１４ａは平面
的に見て開口１２ａの外側まで延在する。ゲート電極１
５は開口１２ｂを通じてＰ領域１１ｂにオーミックコン
タクトしている。また、ＥＱＲ１６は開口１２ｃを通じ
てＮ＋ 領域１１ｄにオーミックコンタクトしている。
【００１１】次に、図４に示すように半導体基板１１の
上面全体にカソード電極の上側電極層を形成するための
第２の金属層１７を形成する。第２の金属層１７は、肉
薄のＡｌ（アルミニウム）層とＴｉ（チタン）層と肉厚
のＡｌ層が連続蒸着されて成る厚さ８μｍの三層構造の
金属膜から成る。第２の金属層１７は下側電極層１４ａ
とゲート電極１５とＥＱＲ１６を被覆する。本実施例で
は第２の金属層１７が連続蒸着によって形成されるので
、Ｔｉ−Ａｌ間の密着が十分に高く得られる。
上面全体にカソード電極の上側電極層を形成するための
第２の金属層１７を形成する。第２の金属層１７は、肉
薄のＡｌ（アルミニウム）層とＴｉ（チタン）層と肉厚
のＡｌ層が連続蒸着されて成る厚さ８μｍの三層構造の
金属膜から成る。第２の金属層１７は下側電極層１４ａ
とゲート電極１５とＥＱＲ１６を被覆する。本実施例で
は第２の金属層１７が連続蒸着によって形成されるので
、Ｔｉ−Ａｌ間の密着が十分に高く得られる。
【００１２】次に、下側電極層１４ａの上をレジストで
覆った後に、第２の金属層１７を選択的にエッチングす
る。まず、リン系のエッチング液によって第２の金属層
１７における上側のＡｌ層をエッチングし、続いてＨＮ
Ｏ３ 系エッチング液によってＴｉ層をエッチングし、
最後にリン系エッチング液によって下側のＡｌ層をエッ
チングして下側電極層１４ａの上面に配設されてこれに
電気的に接続された上側電極層１４ｂを図５に示すよう
に形成する。これにより、下側電極層１４ａと上側電極
層１４ｂとの二層構造のカソード電極（第１の電極）１
４が得られる。上側電極層１４ｂは下側電極層１４ａの
内側に形成されており、平面的に見て開口１２ａの内側
に配設されている。カソード電極１４の上側電極層１４
ｂと下側電極層１４ａとから成る部分は約１２μｍの厚
さを有し、ゲート電極１５、ＥＱＲ１６よりも厚い。
覆った後に、第２の金属層１７を選択的にエッチングす
る。まず、リン系のエッチング液によって第２の金属層
１７における上側のＡｌ層をエッチングし、続いてＨＮ
Ｏ３ 系エッチング液によってＴｉ層をエッチングし、
最後にリン系エッチング液によって下側のＡｌ層をエッ
チングして下側電極層１４ａの上面に配設されてこれに
電気的に接続された上側電極層１４ｂを図５に示すよう
に形成する。これにより、下側電極層１４ａと上側電極
層１４ｂとの二層構造のカソード電極（第１の電極）１
４が得られる。上側電極層１４ｂは下側電極層１４ａの
内側に形成されており、平面的に見て開口１２ａの内側
に配設されている。カソード電極１４の上側電極層１４
ｂと下側電極層１４ａとから成る部分は約１２μｍの厚
さを有し、ゲート電極１５、ＥＱＲ１６よりも厚い。
【００１３】本実施例は以下の作用効果を有する。
（１） カソード電極１４のボンディングパッド部即
ちリード細線等の取出し電極部材が接続される部分は、
下側電極層１４ａと上側電極層１４ｂから成る比較的厚
い二層構造となっている。従って、電流容量が大きくな
る。 （２） ゲート電極１５及びＥＱＲ１６は比較的肉薄
の第１の金属膜１３から形成されるので、横方向エッチ
ングの影響が小さい。従って、微細な金属電極パターン
を精度良く形成できる。特に、幅狭のＥＱＲ１６も問題
なく形成できる。
ちリード細線等の取出し電極部材が接続される部分は、
下側電極層１４ａと上側電極層１４ｂから成る比較的厚
い二層構造となっている。従って、電流容量が大きくな
る。 （２） ゲート電極１５及びＥＱＲ１６は比較的肉薄
の第１の金属膜１３から形成されるので、横方向エッチ
ングの影響が小さい。従って、微細な金属電極パターン
を精度良く形成できる。特に、幅狭のＥＱＲ１６も問題
なく形成できる。
【００１４】次に、図６〜図９を参照して本発明の別の
実施例に係わるサイリスタの製造方法を説明する。但し
、図６〜図９において図１〜図５と共通する部分には同
一の符号を付してその詳しい説明を省略する。図１の製
造方法と同様に、まず半導体基板１１を用意して開口１
２ａ、１２ｂ、１２ｃを有する絶縁膜１２を図６のよう
に形成する。
実施例に係わるサイリスタの製造方法を説明する。但し
、図６〜図９において図１〜図５と共通する部分には同
一の符号を付してその詳しい説明を省略する。図１の製
造方法と同様に、まず半導体基板１１を用意して開口１
２ａ、１２ｂ、１２ｃを有する絶縁膜１２を図６のよう
に形成する。
【００１５】次に、図７に示すように、半導体基板１１
の上面全体にＡｌ（アルミニウム）から成る厚さ約４μ
ｍの第１の金属層１３とこの上にＡｌ−Ｔｉ−Ａｌから
成る厚さ約８μｍの第２の金属層１７とを順次形成する
。
の上面全体にＡｌ（アルミニウム）から成る厚さ約４μ
ｍの第１の金属層１３とこの上にＡｌ−Ｔｉ−Ａｌから
成る厚さ約８μｍの第２の金属層１７とを順次形成する
。
【００１６】次に、開口１２ａの上方に対応させて第２
の金属膜１４の上にレジスト膜を設けて第２の金属膜１
４を図８に示すように選択的にエッチングする。即ち、
リン系エッチング液によって第２の金属層１７の上側の
Ａｌ層をエッチングし、次にＨＮＯ３ 系エッチング液
によって肉薄Ｔｉをエッチングし、最後にリン系エッチ
ング液によって肉薄Ａｌをエッチングしてカソード電極
の上側電極層１４ｂを形成する。なお、リン系エッチン
グ液はＡｌから成る第１の金属膜１３もエッチングする
ので、実質的に第２の金属層１４のＡｌ層のみをエッチ
ングするようにエッチング時間を設定する。
の金属膜１４の上にレジスト膜を設けて第２の金属膜１
４を図８に示すように選択的にエッチングする。即ち、
リン系エッチング液によって第２の金属層１７の上側の
Ａｌ層をエッチングし、次にＨＮＯ３ 系エッチング液
によって肉薄Ｔｉをエッチングし、最後にリン系エッチ
ング液によって肉薄Ａｌをエッチングしてカソード電極
の上側電極層１４ｂを形成する。なお、リン系エッチン
グ液はＡｌから成る第１の金属膜１３もエッチングする
ので、実質的に第２の金属層１４のＡｌ層のみをエッチ
ングするようにエッチング時間を設定する。
【００１７】次に、上側電極層１４ｂ及び第１の金属層
１３のカソード電極、ゲート電極、ＥＱＲ予定領域をレ
ジスト（図示せず）で覆い、図９に示すようにリン系の
エッチング液を使用して第１の金属膜１３をエッチング
して、カソード電極の下側電極層１４ａ、ゲート電極１
５、ＥＱＲ１６を形成する。これによって、上側電極層
１４ｂと下側電極層１４ａから構成された比較的厚いカ
ソード電極１４を備えたサイリスタが得られる。従って
、本実施例においても先の実施例と同一の効果が得られ
る。
１３のカソード電極、ゲート電極、ＥＱＲ予定領域をレ
ジスト（図示せず）で覆い、図９に示すようにリン系の
エッチング液を使用して第１の金属膜１３をエッチング
して、カソード電極の下側電極層１４ａ、ゲート電極１
５、ＥＱＲ１６を形成する。これによって、上側電極層
１４ｂと下側電極層１４ａから構成された比較的厚いカ
ソード電極１４を備えたサイリスタが得られる。従って
、本実施例においても先の実施例と同一の効果が得られ
る。
【００１８】
【変形例】本発明は上述の実施例に限定されるものでは
なく、例えば次の変形が可能なものである。 （１） 第１の金属層１３及び第２の金属層１７の材
料を種々変えることが可能である。また、それをエッチ
ングするために使用するエッチング液も適宜選択できる
。 （２） 第２の電極としてＥＱＲのみを備えた場合に
も有効である。 （３） ゲート電極及びＥＱＲを形成するための金属
層１３が横方向エッチングの影響を受けぬように、その
厚みを最も細く形成される電極パターン（実施例ではＥ
ＱＲ）の幅の１／５ 以下とするのが理想的である。 （４） ＴｉとＡｌの密着力を高めるために形成する
第２の金属層１７の下側の肉薄のＡｌ層はこれをエッチ
ング除去するときに下側の金属層１４ａ、１５、１６又
は１３のエッチングがあまり生じないように、その厚さ
を第１の金属層１３の１／３ 以下にすることが望まし
く、更に１／５ 以下にすることがより望ましい。
なく、例えば次の変形が可能なものである。 （１） 第１の金属層１３及び第２の金属層１７の材
料を種々変えることが可能である。また、それをエッチ
ングするために使用するエッチング液も適宜選択できる
。 （２） 第２の電極としてＥＱＲのみを備えた場合に
も有効である。 （３） ゲート電極及びＥＱＲを形成するための金属
層１３が横方向エッチングの影響を受けぬように、その
厚みを最も細く形成される電極パターン（実施例ではＥ
ＱＲ）の幅の１／５ 以下とするのが理想的である。 （４） ＴｉとＡｌの密着力を高めるために形成する
第２の金属層１７の下側の肉薄のＡｌ層はこれをエッチ
ング除去するときに下側の金属層１４ａ、１５、１６又
は１３のエッチングがあまり生じないように、その厚さ
を第１の金属層１３の１／３ 以下にすることが望まし
く、更に１／５ 以下にすることがより望ましい。
【００１９】
【発明の効果】上述から明らかなように本発明によれば
異なる厚さの複数の電極を容易且つ高精度に形成するこ
とができる。
異なる厚さの複数の電極を容易且つ高精度に形成するこ
とができる。
【図１】本発明の実施例に係わるサイリスタの一部を電
極形成前の状態で示す断面図である。
極形成前の状態で示す断面図である。
【図２】第１の金属層を形成した状態を示す断面図であ
る。
る。
【図３】第１の金属層をエッチングした状態を示す断面
図である。
図である。
【図４】第２の金属層を形成した状態を示す断面図であ
る。
る。
【図５】完成したサイリスタの一部を示す断面図である
。
。
【図６】本発明の別の実施例のサイリスタの一部を示す
電極形成前の状態で示す断面図である。
電極形成前の状態で示す断面図である。
【図７】第１及び第２の金属層を形成した状態を示す断
面図である。
面図である。
【図８】第２の金属層をエッチングした状態を示す断面
図である。
図である。
【図９】完成したサイリスタの一部を示す断面図である
。
。
【図１０】従来のサイリスタの一部を示す断面図である
。
。
１３ 第１の金属層
１４ａ カソードの下側金属層
１４ｂ カソードの上側金属層
１５ ゲート電極
Claims (2)
- 【請求項１】 半導体基板の同一主面上に異なる厚さ
の第１及び第２の電極を有する半導体装置の製造方法に
おいて、前記半導体基板の主面上に第１の金属層を形成
する工程と、前記第１の金属層を選択的にエッチングし
て前記第１及び第２の電極の形成予定領域に前記第１の
金属層を残存させる工程と、前記第１及び第２の電極の
形成予定領域上の前記第１の金属層の上を覆うように前
記半導体基板の主面上に前記第１の金属層と異なる金属
を含む第２の金属層を形成する工程と、前記第２の金属
層の前記第１の電極を形成するための予定領域の上をレ
ジストで覆い、前記第１の金属層よりも前記第２の金属
層をエッチングし易いエッチング液を使用して前記第２
の金属層を選択的にエッチングして前記第１の金属層と
前記第２の金属層との積層構造から成る前記第１の電極
を得る工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 半導体基板の同一主面上に異なる厚さ
の第１及び第２の電極を有する半導体装置の製造方法に
おいて、前記半導体基板の主面上に第１の金属層とこの
第１の金属層と異なる金属を含む第２の金属層とを順次
に形成する工程と、前記第１の電極の形成予定領域をレ
ジストで被覆し、前記第１の金属層よりも前記第２の金
属層をエッチングし易いエッチング液を使用して前記第
２の金属層を選択的にエッチングする工程と、前記第１
の金属層を選択的にエッチングして前記第２の電極を得
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13548591A JP2959186B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13548591A JP2959186B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04335524A true JPH04335524A (ja) | 1992-11-24 |
| JP2959186B2 JP2959186B2 (ja) | 1999-10-06 |
Family
ID=15152827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13548591A Expired - Lifetime JP2959186B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959186B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009016041A1 (de) * | 2007-07-31 | 2009-02-05 | Siemens Aktiengesellschaft | Verfahren zum herstellen eines elektronischen bausteins und elektronischer baustein |
-
1991
- 1991-05-10 JP JP13548591A patent/JP2959186B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009016041A1 (de) * | 2007-07-31 | 2009-02-05 | Siemens Aktiengesellschaft | Verfahren zum herstellen eines elektronischen bausteins und elektronischer baustein |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959186B2 (ja) | 1999-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5614762A (en) | Field effect transistors having comb-shaped electrode assemblies | |
| JP3945380B2 (ja) | 半導体装置およびその製造方法 | |
| JP2622156B2 (ja) | 集積回路パッド用の接触方法とその構造 | |
| JPH023944A (ja) | 半導体装置 | |
| JPH04335524A (ja) | 半導体装置の製造方法 | |
| JP2717166B2 (ja) | 半導体装置の製造方法 | |
| JPH04242975A (ja) | 半導体装置の製造方法 | |
| JPH0233929A (ja) | 半導体装置 | |
| JPH05299420A (ja) | 半導体装置 | |
| JP3802211B2 (ja) | 半導体装置の電極構造、および半導体装置における電極構造の製造方法 | |
| JPH04278542A (ja) | 半導体装置及びその製造方法 | |
| JPH02277242A (ja) | 半導体装置の製造方法 | |
| JPH01319974A (ja) | 半導体装置 | |
| JPH0682630B2 (ja) | 半導体素子の多層電極の製造方法 | |
| JPH10112540A (ja) | Ｇｔｏサイリスタのための陰極装置 | |
| JPH01133362A (ja) | トランジスタ | |
| JPH0193154A (ja) | 半導体装置の製造方法 | |
| JPH0384930A (ja) | 保護膜の形成方法 | |
| JPS63257268A (ja) | 半導体集積回路 | |
| JPS60210871A (ja) | 半導体装置およびその製造方法 | |
| JPH02231735A (ja) | 半導体装置 | |
| JPH04162532A (ja) | 半導体装置 | |
| JPS61100981A (ja) | 半導体装置の製造方法 | |
| JPS62281356A (ja) | 半導体装置の製造方法 | |
| JPS60214569A (ja) | Ｍｏｓ型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 12 |