JPH04242975A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04242975A JPH04242975A JP41887990A JP41887990A JPH04242975A JP H04242975 A JPH04242975 A JP H04242975A JP 41887990 A JP41887990 A JP 41887990A JP 41887990 A JP41887990 A JP 41887990A JP H04242975 A JPH04242975 A JP H04242975A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はトランジスタ、サイリス
タ等の半導体装置の製造方法に関し、詳細には、半導体
基板の主面に相対的に厚い第１の電極とこれとは離間し
て形成された相対的に薄い制御電極やＥＱＲ等の第２の
電極を備えた半導体装置の製造方法に関する。
タ等の半導体装置の製造方法に関し、詳細には、半導体
基板の主面に相対的に厚い第１の電極とこれとは離間し
て形成された相対的に薄い制御電極やＥＱＲ等の第２の
電極を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】図５は従来のサイリスタの第１の主電極
（カソード電極）が形成された側のチップ構造を示す。 このチップは半導体基板１と、絶縁膜２と、カソード電
極３と、制御電極（ゲート電極）４と、ＥＱＲ（等電位
リング）５を備えている。このサイリスタチップを得る
時にはまず、Ｎ−型領域、Ｐ型領域、Ｎ＋型領域が図示
のように形成された半導体基板１を用意し、この一方の
主面の全体にＳｉＯ２等から成る絶縁膜を形成する。次
に、この絶縁膜にエッチングを施して開口６、７、８を
有する絶縁膜２を形成する。続いて、この半導体基板１
の上面全体にＡｌ（アルミニウム）等から成る金属膜を
形成し、これに所定のエッチングを施してこの金属膜を
カソード電極３とゲート電極４とＥＱＲ５に相当する部
分に分離する。
（カソード電極）が形成された側のチップ構造を示す。 このチップは半導体基板１と、絶縁膜２と、カソード電
極３と、制御電極（ゲート電極）４と、ＥＱＲ（等電位
リング）５を備えている。このサイリスタチップを得る
時にはまず、Ｎ−型領域、Ｐ型領域、Ｎ＋型領域が図示
のように形成された半導体基板１を用意し、この一方の
主面の全体にＳｉＯ２等から成る絶縁膜を形成する。次
に、この絶縁膜にエッチングを施して開口６、７、８を
有する絶縁膜２を形成する。続いて、この半導体基板１
の上面全体にＡｌ（アルミニウム）等から成る金属膜を
形成し、これに所定のエッチングを施してこの金属膜を
カソード電極３とゲート電極４とＥＱＲ５に相当する部
分に分離する。
【０００３】
【発明が解決しようとする課題】ところで、この種の半
導体装置において主電極の電流容量を増大する手段とし
て、これを構成する金属膜の厚みを大きくすることは知
られている。図５のサイリスタにおいては、電流容量を
増大するためにカソード電極３を厚く形成する。しかし
、従来の製造方法でカソード電極３を厚く形成するため
には、厚い金属膜にエッチングを施してこれをカソード
電極３、ゲート電極４及びＥＱＲ５に分離しなければな
らず、横方向（半導体基板の主面が延在する方向）に進
むエッチングいわゆる横方向エッチングの影響が無視で
きなくなる。このため、例えば幅狭のＥＱＲ５を良好に
形成することが困難となる。この問題は、サイリスタに
限られずトランジスタ等においても同様に生じる。
導体装置において主電極の電流容量を増大する手段とし
て、これを構成する金属膜の厚みを大きくすることは知
られている。図５のサイリスタにおいては、電流容量を
増大するためにカソード電極３を厚く形成する。しかし
、従来の製造方法でカソード電極３を厚く形成するため
には、厚い金属膜にエッチングを施してこれをカソード
電極３、ゲート電極４及びＥＱＲ５に分離しなければな
らず、横方向（半導体基板の主面が延在する方向）に進
むエッチングいわゆる横方向エッチングの影響が無視で
きなくなる。このため、例えば幅狭のＥＱＲ５を良好に
形成することが困難となる。この問題は、サイリスタに
限られずトランジスタ等においても同様に生じる。
【０００４】そこで本発明は、肉厚の異なる第１及び第
２の電極を容易且つ良好に形成することができる半導体
装置の製造方法を提供することを目的とする。
２の電極を容易且つ良好に形成することができる半導体
装置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、半導体基板の主面上に第１及び第２の電極
を有する半導体装置の製造方法において、前記半導体基
板の前記主面上の前記第１の電極の形成予定領域に下側
金属層を形成する工程と、前記半導体基板の前記主面上
の前記第２の電極の形成予定領域及び前記下側金属層を
覆うように金属膜を形成する工程と、前記金属膜を選択
的にエッチングすることによって前記第２の電極の形成
予定領域に前記金属膜を残存させて前記第２の電極を得
ると共に、前記下側金属層の上にも前記金属膜を残存さ
せて前記第２の電極よりも厚い前記第１の電極を得る工
程とを含むことを特徴とする半導体装置の製造方法に係
わるものである。
の本発明は、半導体基板の主面上に第１及び第２の電極
を有する半導体装置の製造方法において、前記半導体基
板の前記主面上の前記第１の電極の形成予定領域に下側
金属層を形成する工程と、前記半導体基板の前記主面上
の前記第２の電極の形成予定領域及び前記下側金属層を
覆うように金属膜を形成する工程と、前記金属膜を選択
的にエッチングすることによって前記第２の電極の形成
予定領域に前記金属膜を残存させて前記第２の電極を得
ると共に、前記下側金属層の上にも前記金属膜を残存さ
せて前記第２の電極よりも厚い前記第１の電極を得る工
程とを含むことを特徴とする半導体装置の製造方法に係
わるものである。
【０００６】
【作用】本発明では第１の電極が下側金属層とこれに重
なる上側金属層から成るので、第２の電極よりも厚くな
り、電流容量が増大する。第２の電極は第１の電極の上
側金属層と同一の比較的薄い金属膜をエッチングして得
るので、横方向エッチングの影響をあまり受けずに形成
することができる。したがって、微細なパターンに形成
することが可能である。
なる上側金属層から成るので、第２の電極よりも厚くな
り、電流容量が増大する。第２の電極は第１の電極の上
側金属層と同一の比較的薄い金属膜をエッチングして得
るので、横方向エッチングの影響をあまり受けずに形成
することができる。したがって、微細なパターンに形成
することが可能である。
【０００７】
【実施例】次に、図１〜図４を参照して本発明の実施例
に係わるサイリスタの製造方法を説明する。まず、図１
に示すように、従来と同様にエピタキシャル成長法や拡
散技術によってＮ−型領域１ａ、Ｐ型領域１ｂ及びＮ＋
型領域１ｃ、１ｄが形成されたシリコン半導体基板１を
用意する。
に係わるサイリスタの製造方法を説明する。まず、図１
に示すように、従来と同様にエピタキシャル成長法や拡
散技術によってＮ−型領域１ａ、Ｐ型領域１ｂ及びＮ＋
型領域１ｃ、１ｄが形成されたシリコン半導体基板１を
用意する。
【０００８】次に、図２に示すように、半導体基板１の
上面（一方の主面）の全体にシリコン酸化膜を形成し、
これにエッチングを施して開口６、７、８を有する絶縁
膜２を形成する。開口６、７、８からはそれぞれＮ＋型
領域１ｃ、Ｐ型領域１ｂ及びＮ＋型領域１ｄが露出する
。
上面（一方の主面）の全体にシリコン酸化膜を形成し、
これにエッチングを施して開口６、７、８を有する絶縁
膜２を形成する。開口６、７、８からはそれぞれＮ＋型
領域１ｃ、Ｐ型領域１ｂ及びＮ＋型領域１ｄが露出する
。
【０００９】次に、半導体基板１の上面全体にカソード
電極の下側金属層を形成するための金属膜を設ける。こ
の金属膜は相対的に厚い約８μｍの厚さを有するＡｌ（
アルミニウム）から成る。続いて、この金属膜の素子外
周側をエッチングで除去して図３に示すように、カソー
ド電極の下側金属層３ａを形成する。相対的に厚い金属
層３ａの外周側は横方向エッチングの影響によって若干
傾斜する。下側金属層３ａは、平面的に見て開口６の内
側に配設されており、開口６に露出するＮ＋型領域１ｃ
と低抵抗接触（オーミックコンタクト）する。
電極の下側金属層を形成するための金属膜を設ける。こ
の金属膜は相対的に厚い約８μｍの厚さを有するＡｌ（
アルミニウム）から成る。続いて、この金属膜の素子外
周側をエッチングで除去して図３に示すように、カソー
ド電極の下側金属層３ａを形成する。相対的に厚い金属
層３ａの外周側は横方向エッチングの影響によって若干
傾斜する。下側金属層３ａは、平面的に見て開口６の内
側に配設されており、開口６に露出するＮ＋型領域１ｃ
と低抵抗接触（オーミックコンタクト）する。
【００１０】次に、半導体基板１の上面全体に上記の下
側金属層３ａに重ねてカソード電極の上側金属層、ゲー
ト電極及びＥＱＲを構成するための金属膜を設ける。こ
の金属膜は相対的に薄い約６μｍの厚さのＡｌから成る
。続いて、この金属膜にエッチングを施して、図４に示
すように互いに離間して配設されたカソード電極の上側
金属層３ｂ、ゲート電極４及びＥＱＲ５を形成する。 相対的に薄い金属膜をエッチングして得られた上側金属
層３ｂ、ゲート電極４及びＥＱＲ５の外周部は横方向エ
ッチングの影響で若干傾斜するが無視できる程度である
。上側金属層３ｂは平面的に見て下側金属層３ａを被覆
し、更に開口６の外側の絶縁膜２の上まで延在している
。下側金属層３ａと上側金属層３ｂが構成されるカソー
ド電極３のボンディングパッド部即ちリード細線等の取
出し電極が接続される部分は、下側金属層３ａと上側金
属層３ｂが重なった二層構造となっており、その厚みは
約１４μｍとゲート電極４及びＥＱＲ５に比べて厚くな
っている。また、ゲート電極４及びＥＱＲ５はそれぞれ
開口７、８を通じてＰ型領域１ｂ及びＮ＋型領域１ｄに
オーミックコンタクトしている。
側金属層３ａに重ねてカソード電極の上側金属層、ゲー
ト電極及びＥＱＲを構成するための金属膜を設ける。こ
の金属膜は相対的に薄い約６μｍの厚さのＡｌから成る
。続いて、この金属膜にエッチングを施して、図４に示
すように互いに離間して配設されたカソード電極の上側
金属層３ｂ、ゲート電極４及びＥＱＲ５を形成する。 相対的に薄い金属膜をエッチングして得られた上側金属
層３ｂ、ゲート電極４及びＥＱＲ５の外周部は横方向エ
ッチングの影響で若干傾斜するが無視できる程度である
。上側金属層３ｂは平面的に見て下側金属層３ａを被覆
し、更に開口６の外側の絶縁膜２の上まで延在している
。下側金属層３ａと上側金属層３ｂが構成されるカソー
ド電極３のボンディングパッド部即ちリード細線等の取
出し電極が接続される部分は、下側金属層３ａと上側金
属層３ｂが重なった二層構造となっており、その厚みは
約１４μｍとゲート電極４及びＥＱＲ５に比べて厚くな
っている。また、ゲート電極４及びＥＱＲ５はそれぞれ
開口７、８を通じてＰ型領域１ｂ及びＮ＋型領域１ｄに
オーミックコンタクトしている。
【００１１】本実施例は次の効果を有する。
（１） 第１の電極としてのカソード電極３のボンデ
ィングパッド部が厚く形成される。このため、電流容量
が大きくとれる。 （２） 第２の電極としてのゲート電極４及びＥＱＲ
５は比較的薄い金属膜をエッチングして形成するので、
横方向エッチングの影響が小さい。したがって、微細な
金属電極パターンを精度良く形成でき、幅狭の小さいＥ
ＱＲ５も良好に形成できる。
ィングパッド部が厚く形成される。このため、電流容量
が大きくとれる。 （２） 第２の電極としてのゲート電極４及びＥＱＲ
５は比較的薄い金属膜をエッチングして形成するので、
横方向エッチングの影響が小さい。したがって、微細な
金属電極パターンを精度良く形成でき、幅狭の小さいＥ
ＱＲ５も良好に形成できる。
【００１２】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 下側金属層を形成するための金属膜は上側金
属層を形成するための金属膜即ちゲート電極やＥＱＲを
形成するための金属膜よりも薄くしても本発明の効果は
それなりに得られる。しかしながら、本発明の効果を十
分に得るためには、下側金属層を形成するための金属膜
を上側金属膜を形成するための金属膜と同等の厚さ又は
これよりも厚くするのが望ましい。 （２） 第２の電極としてＥＱＲのみを備えた半導体
装置等にも有効である。 （３） 上側金属層、ゲート電極、ＥＱＲを形成する
ための金属膜の厚みは横方向エッチングの影響をあまり
受けないように、最も細く形成されるパターン（実施例
ではＥＱＲの幅）の１／５以下とするのが実用的である
。
く、例えば次の変形が可能なものである。 （１） 下側金属層を形成するための金属膜は上側金
属層を形成するための金属膜即ちゲート電極やＥＱＲを
形成するための金属膜よりも薄くしても本発明の効果は
それなりに得られる。しかしながら、本発明の効果を十
分に得るためには、下側金属層を形成するための金属膜
を上側金属膜を形成するための金属膜と同等の厚さ又は
これよりも厚くするのが望ましい。 （２） 第２の電極としてＥＱＲのみを備えた半導体
装置等にも有効である。 （３） 上側金属層、ゲート電極、ＥＱＲを形成する
ための金属膜の厚みは横方向エッチングの影響をあまり
受けないように、最も細く形成されるパターン（実施例
ではＥＱＲの幅）の１／５以下とするのが実用的である
。
【００１３】
【発明の効果】上述から明らかなように本発明によれば
、第１の電極による電流容量の増大と、第２の電極のパ
ターン精度の向上との両方を容易に達成することができ
る。
、第１の電極による電流容量の増大と、第２の電極のパ
ターン精度の向上との両方を容易に達成することができ
る。
【図１】本発明の実施例に係わるサイリスタの製造方法
を説明するための半導体基板の断面図である。
を説明するための半導体基板の断面図である。
【図２】絶縁膜を設けた半導体基板を示す断面図である
。
。
【図３】下側金属層を設けた半導体基板の断面図である
。
。
【図４】上側金属層を設けた半導体基板の断面図である
。
。
【図５】従来のサイリスタを示す断面図である。
１ 半導体基板
２ 絶縁膜
３ａ 下側金属層
３ｂ 上側金属層
４ ゲート電極
５ ＥＱＲ
Claims (1)
- 【請求項１】 半導体基板の主面上に第１及び第２の
電極を有する半導体装置の製造方法において、前記半導
体基板の前記主面上の前記第１の電極の形成予定領域に
下側金属層を形成する工程と、前記半導体基板の前記主
面上の前記第２の電極の形成予定領域及び前記下側金属
層を覆うように金属膜を形成する工程と、前記金属膜を
選択的にエッチングすることによって前記第２の電極の
形成予定領域に前記金属膜を残存させて前記第２の電極
を得ると共に、前記下側金属層の上にも前記金属膜を残
存させて前記第２の電極よりも厚い前記第１の電極を得
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02418879A JP3114735B2 (ja) | 1990-12-29 | 1990-12-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02418879A JP3114735B2 (ja) | 1990-12-29 | 1990-12-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242975A true JPH04242975A (ja) | 1992-08-31 |
| JP3114735B2 JP3114735B2 (ja) | 2000-12-04 |
Family
ID=18526634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02418879A Expired - Lifetime JP3114735B2 (ja) | 1990-12-29 | 1990-12-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114735B2 (ja) |
-
1990
- 1990-12-29 JP JP02418879A patent/JP3114735B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3114735B2 (ja) | 2000-12-04 |
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Legal Events
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