FR2846793A1 - Equipement a semi-conducteurs comprenant des cablages de couche superieure et inferieure - Google Patents

Equipement a semi-conducteurs comprenant des cablages de couche superieure et inferieure Download PDF

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Abstract

Un équipement à semi-conducteurs comporte un substrat semi-conducteur, portant des transistors comportant une cellule de source (S,20S,20SE) et une cellule de drain (D, 20D) disposées de façon alternée et des câblages de couches supérieure et inférieure connectant électriquement les cellules de source et de drain, le câblage de couche inférieure comprenant un premier câblage de source pour connecter les cellules de source voisines et un premier câblage de drain pour connecter les cellules de drain voisines, le câblage de couche supérieure comprenant un second câblage de source destiné à être connecté au premier câblage de source et un second câblage de drain destiné à être connecté au premier câblage de drain, et des seconds câblages de source et de drain possédant une largeur de bande inférieure à celle des premiers câblages de source et de drain, les seconds câblages de source et de drain étant disposées de façon alternée.

Description

QUIPEMENT A SEMI-CONDUCTEURS
-5 La présente invention concerne un équipement à semi-conducteurs comportant une pluralité de dispositifs à semi-conducteurs et des câblages de couches supérieure et inférieure. Un équipement à semi- conducteurs 100 comportant une 10 pluralité de dispositifs à semi- conducteurs 101 et des câblages de couches supérieure et inférieure conformément à un art antérieur est décrit dans la demande de brevet japonais publiée sans examen N0 H07-263665. Comme cela est représenté sur la figure 13, annexée à la présente demande, 15 l'équipement à semi- conducteurs 100 comprend une pluralité de transistors 101 métal-oxyde- semi-conducteurs à diffusion latérale (c'est-à-dire L-DMOS) comportant une cellule de source S et une cellule de drain D. Les transistors L-DMOS 101 sont agencés de manière à comporter un réseau maillé. 20 La première couche de câblage désignée en tant que câblage de couche inférieure est formée sur les cellules de source et de drain S, D moyennant l'interposition du premier film d'isolation entre couches. En outre la seconde couche de câblage désignée en tant que câblage de couche supérieure, 25 est formée sur la première couche de câblage moyennant
l'interposition du second film d'isolation entre couches.
Le câblage de couche inférieure est constitué par une pluralité des premiers câblages de source 1 et une pluralité des premiers câblages de drain 2. Chaque premier 30 câblage de source 1 est connecté à une pluralité de cellules de source S, qui sont alignées dans une direction diagonale du réseau maillé. Chaque premier câblage de drain 2 est connecté à une pluralité des cellules de drain D, qui sont également alignées dans la direction diagonale. Les 35 premiers câblages de source 1 et les premiers câblages de drain 2 sont alignés d'une manière alternée. Le câblage de couche supérieure est constitué par le second câblage de source 3 et le second câblage de drain 4. Le second câblage de source 3 est connecté à une pluralité de premiers 5 câblages de source 1 par l'intermédiaire de parties de contact (non représentées) disposées audessous du second câblage de source 3, et le second câblage de drain 4 est connecté à une pluralité de premiers câblages de drain 2 par l'intermédiaire de parties de contact (non 10 représentées) disposées audessous du second câblage de drain 4. Le second câblage de source 3 et le second câblage de drain 4 divisent presque de façon égale l'équipement à semi-conducteurs 100, et chacun d'eux possède une forme triangulaire. Etant donné que les câblages pour la connexion de chaque cellule dans le transistor L-DMOS 101 sont réalisés sous la forme d'une structure à deux couches, c'est-à-dire sont formés par les câblages de couches supérieure et inférieure, une surface d'occupation des câblages de 20 couches supérieure et inférieure est réduite. En outre, la taille de chaque cellule peut être réduite de sorte qu'une taille de puce de l'équipement à semi-conducteurs 100 est réduite. Chacun des seconds câblages de source et de drain 25 3, 4 constituant le câblage de couche supérieure possède une zone étendue de sorte que la résistance électrique du câblage de couche supérieure en tant que résistance de câblage est réduite. En outre, chaque surface étendue du câblage de couche supérieure peut être utilisée en tant que 30 région de plot pour former une perle de soudure. C'est pourquoi l'équipement à semi-conducteurs 100 peut être monté sur un panneau de circuits céramique ou sur un panneau de circuits imprimés de sorte que l'équipement à semi-conducteurs 100 est préparé dans un boîtier de taille 35 de puce (ou "CSP"). C'est pourquoi une surface de montage
de l'équipement à semi-conducteurs 100 est réduite.
Cependant, chacune des cellules de source et de drain S, D connectées aux câblages de couche inférieure est affectée différemment par la résistance de câblage. Par 5 exemple, la cellule de source B représentée sur la figure 13, qui est disposée au-dessous du second câblage de source 3, est connectée au second câblage de source 3 à une partie de contact située juste au-dessus. C'est pourquoi la cellule de source B n'est pas affectée de façon 10 substantielle par la résistance de câblage du premier câblage de source 1. Une cellule de source C représentée sur la figure 13 est disposée au-dessous du second câblage de drain 4, c'est-à-dire que la cellule de source C n'est pas disposée au-dessous du second câblage de source 3. 15 C'est pourquoi la cellule de source C est éloignée d'une partie de contact entre le premier câblage de source 1 et le second câblage de source 3 de sorte que la cellule de source C est fortement affectée par la résistance de câblage du premier câblage de source 1. En d'autres termes, 20 le courant circulant à partir de la cellule de source C circule dans le premier câblage de source 1, qui est étroit
et possède un long trajet.
Les dépendances différentes, mentionnées précédemment, de la résistance de câblage rompt l'équilibre 25 de la circulation du courant dans chaque cellule. Par exemple, le courant se concentre sur la cellule de source B, et le courant ne traverse pas la cellule de source C de manière substantielle, de sorte que la tension totale de
tenue de l'équipement à semi-conducteurs 100 est réduite.
Compte tenu du problème indiqué précédemment, un
but de la présente invention est de fournir un équipement à semiconducteurs possédant une pluralité de dispositifs à semi-conducteurs et des câblages de couches supérieure et inférieure. De façon spécifique, l'équipement à semi35 conducteurs possède une pluralité de dispositifs à semi-
conducteurs, dans lesquels un courant circule de façon homogène de sorte que l'équipement à semi-conducteurs
possède une tension de tenue élevée.
Un autre but de la présente invention est de 5 fournir un équipement à semi-conducteurs comportant une distribution de courant homogène et qui peut être préparée
dans un module ayant une taille de puce.
Un équipement à semi-conducteurs inclut un substrat semi-conducteur, une pluralité de transistors comportant 10 une cellule de source et une cellule de drain disposées alternativement sur le substrat de manière à former un réseau maillé, et des câblages de couches supérieure et inférieure pour connecter électriquement les cellules de source et les cellules de drain, le câblage de couche 15 inférieure incluant un premier câblage de source possédant une pluralité de bandes pour être connecté aux cellules de source voisines et un premier câblage de drain possédant une pluralité de bandes pour connecter les cellules de drain voisines, le câblage de couche supérieure incluant un 20 second câblage de source possédant une pluralité de bandes pour être connecté au premier câblage de source, et un second câblage de drain possédant une pluralité de bandes pour être connecté au premier câblage de drain, le second câblage de source possédant une largeur de bande, qui est 25 supérieure à celle du premier câblage de source, et le second câblage de drain possédant une largeur de bande, qui est supérieure à celle du premier câblage de drain, et les bandes du second câblage de source et du second câblage de
drain étant disposées de façon alternée.
Dans l'équipement indiqué précédemment, une partie de contact entre le câblage de couche inférieure et le câblage de couche supérieure est disposée d'une manière alternée et homogène sur le substrat. C'est pourquoi, un trajet de courant du câblage de couche inférieure possédant 35 une forme de bande étroite devient court. C'est pourquoi la résistance du câblage de couche inférieure n'affecte essentiellement pas le transistor. Par conséquent le courant pénètre dans chaque cellule de façon homogène de sorte que l'équipement à semi-conducteurs possède une tension de 5 tenue élevée. En outre, l'équipement à semi-conducteurs possède une distribution de courant homogène de sorte que l'équipement peut être préparé sous la forme d'un module de
la taille d'une puce.
De préférence, le premier câblage de drain possède 10 une largeur minimale de bande qui est inférieure à celle du premier câblage de source. Dans ce cas, la partie de contact entre la cellule de drain et le premier câblage de drain devient plus petite que la partie de contact entre la cellule de source et le premier câblage de source. C'est 15 pourquoi la largeur minimale du premier câblage de drain
devient inférieure à la largeur minimale du premier câblage de source, de sorte que le trajet de courant est optimisé conformément à la taille de la partie de contact. Par conséquent la résistance du câblage de couche inférieure 20 est réduite.
En outre, un équipement à semi-conducteurs comporte un substrat semiconducteur, une pluralité de transistors métal-oxyde-semi-conducteur de type latéral comportant une cellule de source et une cellule de drain, qui sont dispo25 sées d'une manière alternée dans un plan principal du substrat de manière à former un réseau maillé, et des câblages de couches supérieure et inférieure disposés sur le substrat de manière à connecter électriquement les cellules de source et les cellules de drain, le câblage de 30 couche inférieure incluant un premier câblage de drain pour connecter les deux cellules de drain voisines disposées dans une direction diagonale du réseau maillé, et un premier câblage de source pour connecter les cellules de source et entourant le premier câblage de drain, le câblage 35 de couche supérieure incluant un second câblage de source disposé perpendiculairement au premier câblage de source et possédant une pluralité de bandes pour être connectées au premier câblage de source par l'intermédiaire d'un trou d'interconnexion de source, et un second câblage de drain 5 disposé perpendiculairement au premier câblage de drain et possédant une pluralité de bandes pour être connecté au premier câblage de drain par l'intermédiaire d'un trou d'interconnexion de drain, le second câblage de source possédant une largeur de bande, qui est supérieure à une 10 largeur minimale de la bande du premier câblage de source disposé entre les premiers câblages de drain voisins et le second câblage de drain possédant une largeur de bande, qui, est supérieure à une largeur minimale de la bande du premier câblage de drain, les bandes du second câblage de 15 source et du second câblage de drain étant disposées d'une
manière alternée.
Dans l'équipement indiqué précédemment, la résistance du câblage de couche inférieure n'affecte pas essentiellement le transistor. Par conséquent le courant 20 pénètre dans chaque cellule de façon homogène de sorte que l'équipement à semi-conducteurs possède une tension de tenue élevée. En outre, l'équipement à semi-conducteurs possède une distribution de courant homogène de sorte que l'équipement peut être préparé dans un module de la taille 25 d'une puce. En outre la surface du premier câblage de source est supérieure à la surface du premier câblage de drain de sorte que le courant de source circulant dans la cellule de source pénètre principalement dans le câblage de couche inférieure. D'autre part, le courant de drain 30 circulant dans la cellule de drain circule principalement dans le câblage de couche supérieure. Par conséquent les courants de source et de drain sont distribués respectivement par les câblages de couche supérieure et inférieure, de sorte que le degré de liberté du réseau de 35 câblage devient important. De ce fait, la résistance totale
de câblage est fortement réduite.
En outre un équipement à semi-conducteurs inclut un substrat semiconducteur, une pluralité de transistors métal-oxyde-semi-conducteur de type latéral comportant une 5 cellule de source et une cellule de drain, qui sont disposés d'une manière alternée dans un plan principal du substrat de manière à former un réseau maillé, et des câblages de couches supérieure et inférieure disposés sur le substrat pour être connectés électriquement aux cellules 10 de source et aux cellules de drain, le câblage de couche inférieure comprenant un premier câblage de source pour être connecté aux deux cellules de source voisines disposées dans une direction diagonale du réseau maillé, et un premier câblage de drain pour être connecté aux cellules 15 de drain et entourant le premier câblage de source, le câblage de couche supérieure incluant un second câblage de source disposé perpendiculairement au premier câblage de source et comportant une pluralité de bandes destinées à être connectées au premier câblage de source par 20 l'intermédiaire d'un trou d'interconnexion de source, et un second câblage de drain disposé perpendiculairement au premier câblage de drain et possédant une pluralité de bandes pour être connecté au premier câblage de drain par l'intermédiaire d'un trou d'interconnexion de drain, le 25 second câblage de source possédant une largeur de bande, qui est supérieure à une largeur minimale de la bande du premier câblage de source disposé entre les premiers câblages de drain voisins, et le second câblage de drain possédant une largeur de bande, qui est supérieure à une 30 largeur minimale de la bande du premier câblage de drain, et les bandes du second câblage de source et du second
câblage de drain étant disposées d'une manière alternée.
Dans l'équipement indiqué précédemment, le courant circule dans chaque cellule de manière homogène de sorte 35 que l'équipement à semiconducteurs possède une tension de tenue élevée. En outre l'équipement à semi-conducteurs possède une distribution de courant homogène de sorte que l'équipement peut être préparé dans un module de la taille d'une puce. En outre les courants de source et de drain 5 sont distribués respectivement par des câblages de couches inférieure et supérieure de sorte que le degré de liberté du réseau de câblage devient élevé. C'est pourquoi la
résistance totale de câblage est fortement réduite.
En outre, un équipement à semi-conducteurs comprend 10 un substrat semiconducteur, une pluralité de transistors comportant une cellule de source et une cellule de drain, qui sont disposées de façon alternée dans un plan principal du substrat de manière à former un réseau maillé, un câblage de couche inférieure disposé sur les cellules de 15 source et de drain et incluant un premier câblage de source servant à être connecté aux cellules de source et un premier câblage de drain servant à être connecté aux cellules de drain, et un câblage de couche supérieure disposé sur le câblage de couche inférieure et comprenant 20 un second câblage de source pour être connecté au premier câblage de source par l'intermédiaire d'un trou d'interconnexion de source et un second câblage de drain pour être connecté au premier câblage de drain par l'intermédiaire d'un trou d'interconnexion de drain, au 25 moins l'un des trous d'interconnexion de source et de drain possédant un motif prédéterminé de sorte qu'une longueur de
la périphérie du trou d'interconnexion devient maximum.
Dans l'équipement indiqué précédemment, la résistance de câblage entre le premier câblage de source ou 30 de drain et le second câblage de source ou de drain au niveau du trou d'interconnexion devient faible de sorte que l'équipement à semi-conducteurs possède une tension de
tenue élevée.
De préférence, au moins l'un des trous d'intercon35 nexion de source et de drain est formé par une pluralité de petits trous d'interconnexion. Dans ce cas, la longueur totale de la périphérie du trou d'interconnexion devient supérieure à celle d'un trou d'interconnexion constitué simplement d'un seul trou d'interconnexion. C'est pourquoi 5 la résistance de câblage au niveau du trou d'interconnexion
est réduite.
De préférence, au moins l'un des trous d'interconnexion de source et de drain possède une forme annulaire.
Dans ce cas, une circonférence intérieure du trou d'inter10 connexion est ajoutée à une circonférence extérieure du
trou d'interconnexion, de sorte que la longueur totale de la périphérie du trou d'interconnexion devient importante.
De ce fait la résistance de câblage au niveau du trou
d'interconnexion est réduite.
D'autres caractéristiques et avantages de la
présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur
lesquels: - la figure 1 est une vue en plan schématique 20 représentant un équipement à semi-conducteurs selon une première forme de réalisation de la présente invention; - la figure 2 est une vue en plan expliquant un agencement d'un câblage de couche inférieure de l'équipement à semiconducteurs conformément à la première forme de 25 réalisation; - la figure 3 est une vue en plan expliquant une partie de contact entre des câblages de couches supérieure et inférieure de l'équipement à semiconducteurs selon la première forme de réalisation; - la figure 4 est une vue en coupe transversale partiellement à plus grande échelle montrant un transistor L-DMOS de l'équipement à semi-conducteurs conformément à la première forme de réalisation; - la figure 5 est une vue en plan schématique 35 expliquant un agencement CSP, c'est-à-dire d'un module de la taille d'une puce, conformément à la première forme de réalisation; la figure 6 est une vue en plan schématique expliquant un autre agencement CSP selon la première forme de réalisation; - la figure 7A est une vue en plan partiellement à plus grande échelle d'une région A de la figure 3, et la figure 7B est une vue en coupe transversale prise suivant la ligne VIIB-VIIB sur la figure 7A; - la figure 8 est une vue en plan partiellement à plus grande échelle de la région A sur la figure 3 montrant une pluralité de trous d'interconnexion, conformément à la première forme de réalisation; - les figures 9A à 9D sont des vues en plan 15 représentant différents trous d'interconnexion selon une variante de réalisation de la première forme de réalisation; - la figure 10 est une vue en plan expliquant un agencement d'un câblage de couche inférieure d'un 20 équipement à semi-conducteurs selon une seconde forme de réalisation de la présente invention; - la figure 11 est une vue en plan expliquant une partie de contact entre des câblages de couche supérieure et inférieure de l'équipement à semi-conducteurs 25 conformément à la seconde forme de réalisation; - la figure 12 est une vue en plan expliquant un autre agencement du câblage de couche inférieure de l'équipement à semi-conducteurs conformément à la seconde forme de réalisation; - la figure 13, dont il a déjà été fait mention, est une vue en plan schématique représentant un équipement
à semi-conducteurs selon une technique antérieure.
(Premier mode de réalisation) L'équipement à semi-conducteurs 200 conformément à une première forme de réalisation de la présente invention est représenté sur les figures 1 à 4. L'équipement à semiconducteurs 200 comporte un transistor métal-oxyde-semiconducteur de type latéral (c'està-dire un transistor MOS de type latéral) tel qu'un transistor L-DMOS. Comme cela est représenté sur la figure 4, le transistor L-DMOS est formé sur un substrat semi-conducteur possédant une couche semi-conductrice 10 de type N. Une région 11 de diffusion de canal de type P est formée sur 10 une partie de surface de la couche semiconductrice 10. La région de diffusion de canal 11 se termine presque à une extrémité d'une région d'oxydation locale 5 du silicium (c'est-à-dire LOCOS). Une région de diffusion de source de type N' 12 est formée sur une partie de surface de la 15 région 11 de diffusion de canal de manière à être séparée de la région LOCOS 5. En outre, une région de diffusion 15 de type P+ est formée sur la partie de surface de la région de diffusion de canal 11 de manière à être en contact avec
la région de diffusion de source 12.
Sur la partie de surface de la couche semiconductrice 10, une région 13 de diffusion de drain de type N+ est formée de manière à être en contact avec la région LOCOS 5. La région de diffusion de drain 13 est une région fortement dopée, c'est-à-dire une région à concentration 25 élevée. Une région 16 de puits de type N est formée de manière à entourer la région de diffusion de drain 13 et la région LOCOS 5. Une électrode de grille 14 est formée sur la surface de la région de diffusion de canal 11 moyennant l'interposition d'un fil d'isolant de grille (non 30 représenté), qui est disposé entre la région de diffusion
de source 12 et la région LOCOS 5.
L'électrode de grille 14 est recouverte par le premier film 6 d'isolation entre couches. Le premier câblage de source 1 en tant que câblage de couche 35 inférieure et le premier câblage de drain 2 en tant que câblage de couche inférieure sont formés sur le premier film 6 d'isolation entre couches. Le premier câblage de source 1 est connecté à la région de diffusion de source 12 et à la région de diffusion 15 au moyen d'un trou de 5 contact du premier film 6 d'isolation entre couches, c'està-dire que le premier câblage de source 1 est connecté à une source du transistor LDMOS par l'intermédiaire du trou de contact. Le premier câblage de drain 2 est connecté à la région de diffusion de drain 13 par l'intermédiaire de 10 l'autre trou de contact du second film 7 d'isolation entre
couches. C'est-à-dire que le premier câblage de drain 2 est connecté à un drain du transistor L-DMOS par l'intermédiaire de l'autre trou de contact. Le second câblage de drain 4 est formé dans le troisième trou de contact disposé 15 dans le second film 7 d'isolation entre couches.
Ainsi, le transistor latéral de type MOS inclut une cellule de source S disposée sur le côté gauche de la figure 4, et une cellule de drain D disposée sur le côté droit de la figure 1. La figure 2 représente une 20 disposition de cellules de l'équipement à semi-conducteurs
et une partie de contact entre la cellule et le câblage de couche inférieure. La figure 3 représente le câblage de couche inférieure de l'équipement à semi-conducteurs 200.
La figure 4 représente un câblage de couche supérieure et 25 sa partie de contact disposée entre les câblages de couches
supérieure et inférieure.
Comme cela est représenté sur la figure 1, un corps principal du substrat semi-conducteur de l'équipement à semi-conducteurs 200 est structuré sous la forme d'un 30 réseau maillé carré. La cellule de source S ou la cellule
de drain D des transistors MOS de type latéral est formée sous la forme d'une cellule unité du réseau maillé carré.
Sur la figure 1, chaque cellule de source 20S, 20SE possède une partie de contact étendue 21S servant à établir une 35 connexion entre la source du transistor MOS de type latéral et le câblage de couche inférieure. La cellule de drain 20D possède une petite partie de contact 21D servant à établir une connexion entre le drain du transistor et le câblage de
couche inférieure.
Dans l'équipement à semi-conducteurs 200, la cellule de source 20SE est disposée sur une périphérie du réseau maillé de sorte que la cellule de source 20SE entoure le réseau maillé intérieur. La cellule de source 20S et la cellule de drain 20D sont disposées d'une manière 10 alternée sur le réseau maillé intérieur. C'est pourquoi la cellule de source 20SE, qui fonctionne de façon stable avec un potentiel électrique inférieur, entoure la cellule de drain 20D de sorte que l'équipement à semi- conducteurs 20 fonctionne de façon stable. Même lorsque l'équipement à 15 semi-conducteurs 200 inclut un sillon servant à isoler et entourer le réseau maillé comportant les cellules de source et de drain 20S, 20SE, 20D du transistor, une tension élevée entre les cellules de source et de drain 20SE, 20D n'est pas appliquée au bord du sillon. C'est pourquoi le 20 potentiel électrique du bord du sillon peut être stabilisé de telle sorte qu'une fuite de courant ou un claquage diélectrique au niveau du sillon est réduite. C'est pourquoi la fuite ou le claquage est causé par exemple par un défaut du cristal disposé sur le bord du sillon. 25 Cependant, la cellule 20D peut être disposée sur la
périphérie du réseau maillé.
La figure 2 représente le câblage de couche inférieure disposé sur le réseau maillé. Le câblage de couche inférieure est constitué par le premier câblage de 30 source 1 et le premier câblage de drain 2, qui sont disposés d'une manière alternée et dont chacun possède un réseau formé de bandes. Le premier câblage de source 1 est connecté aux cellules de source 20S, 20SE disposées dans une direction diagonale du réseau maillé. Le premier 35 câblage de drain 2 est connecté aux cellules de drain
disposées dans la direction diagonale du réseau maillé.
La figure 3 représente le câblage de couche supérieure et sa partie de contact disposée entre les câblages de couches supérieure et inférieure, disposée sur 5 le câblage de couche inférieure. Le câblage de couche supérieure est constitué par les seconds câblages de source et de drain 3, 4 disposés perpendiculairement aux premiers câblages de source et de drain 1, 2. Le second câblage de source 3 est connecté au premier câblage de source 1 par 10 l'intermédiaire d'un trou d'interconnexion 30. Le second câblage de drain 4 est connecté au premier câblage de drain 2 par l'intermédiaire d'un trou d'interconnexion 40. Chacun des seconds câblages de source et de drain 3, 4 comporte respectivement un réseau formé de bandes. Chaque largeur de 15 la bande des seconds câblages de source et de drain 3 et 4 est supérieure à celle des premiers câblages de source et de drain 1, 2. Les seconds câblages de source et de drain 3, 4 sont disposés d'une manière alternée. Chacun des seconds câblages de source et de drain 3, 4 comprend une 20 partie de connexion 3R, 4R pour la connexion d'une pluralité de bandes de sorte qu'il forme un câblage en forme de peigne. Par conséquent, chaque bande en tant que dent du peigne des seconds câblages de source et de drain 3, 4 est en vis-à-vis d'une autre dent. Par conséquent, les 25 cellules de source et de drain 20S, 20D sont connectées
respectivement en parallèle.
Comme cela a été décrit précédemment, les premiers câblages de source et de drain en forme de bandes 1, 2 sont disposés de manière alternée sur les cellules de source et 30 de drain S, D formant le réseau maillé de sorte que le même type de cellules disposées dans la direction diagonale du réseau maillé sont connectées entre elles. Les seconds câblages de source et de drain en formes de bandes 3, 4 sont disposés perpendiculairement aux premiers câblages de 35 source et de drain 1, 2 et sont disposés alternativement sur ces derniers de sorte que les seconds câblages de source et de drain 3, 4 sont connectés aux premiers câblages de source et de drain 1, 2 respectivement au moyen des trous d'interconnexion 30, 40. Par conséquent chaque 5 section transversale, c'est-à-dire chaque partie de contact
entre les premier et troisième câblages de source 1, 3 et entre les premier et second câblages de drain 2, 4 est disposée d'une manière alternée de sorte que chacun des trous d'interconnexion 30, 40 est situé respectivement dans 10 la partie de contact.
Donc, le trajet de courant dans les premiers câblages de source et de drain 1, 2 peut être réalisé de manière à être court, si bien quel'influence de la résistance du câblage de couche inférieure, qui affecte 15 chacune des cellules de source et de drain S, D, devient faible. Le courant circule dans chaque cellule d'une manière homogène de sorte que l'équipement à semiconducteurs 200 possède une tension de tenue élevée. En outre les premier et second câblages de source 1, 3 ou les 20 premier et second câblages de drain 2, 4 sont connectés électriquement respectivement aux cellules de source ou de drain 20S, 20D. C'est pourquoi, chaque partie de connexion 3R, 4R des seconds câblages de source et de drain 3, 4 peuvent comporter une zone prédéterminée de sorte que la 25 partie de connexion 3R, 4R est utilisée en tant que région de plot pour la formation d'une perle de soudage. Par conséquent l'équipement à semi-conducteurs 200 peut être monté sur un panneau céramique ou sur un panneau de circuits imprimés de telle sorte que l'équipement à semi30 conducteurs 200 est préparé sous la forme d'un module ayant la taille d'une puce (c'est-à-dire un module déjà désigné sous le sigle CSP). Par conséquent une surface de montage
de l'équipement à semi-conducteurs 200 est réduite.
Dans ce cas, le troisième câblage de couche pour le 35 module CSP peut être formé sur le câblage de couche supérieure, comme représenté sur les figures 5 et 6. Les équipements à semi-conducteurs 201, 202 possèdent les troisièmes câblages de couches, dont chacun est constitué par le troisième câblage de source 8S, 9S et le troisième 5 câblage de drain 8D, 9D. Le troisième câblage de source 8S, 9S est connecté au second câblage de source 3 et le troisième câblage de drain 8D, 9D est connecté au second câblage de drain 4. Dans l'équipement à semi-conducteurs 201, les troisièmes câblages de source et de drain 8S, 8D 10 divisent l'équipement à semi-conducteurs 200 en quartiers, et chacun d'eux possède une forme rectangulaire. Dans l'équipement à semi-conducteurs 202, les câblages de source et de drain 9S, 9D divisent l'équipement à semi-conducteurs 202 en deux parties, et chacune d'elles possède une forme 15 triangulaire. Ici, un trou d'interconnexion (non représenté) connecte le troisième câblage de source 8S, 9S et le second câblage de source 3, et un autre trou d'interconnexion (non représenté) raccorde le troisième câblage de drain 8D, 9D et le second câblage de drain 4. 20 Ces trous d'interconnexion peuvent être formés dans une position prédéterminée. Etant donné que les seconds câblages de source et de drain 3, 4 possèdent une pluralité de bandes ayant une grande largeur, l'influence de la
résistance de câblage est réduite.
A la fois le troisième câblage de source 8S, 9S et le troisième câblage de drain 8D, 9D comportent des surfaces étendues représentées sur les figures 4 et 5. Par conséquent, une région de plot peut être formée dans une position prédéterminée de la surface large indiquée 30 précédemment de sorte qu'un équipement à semi-conducteurs
201, 202 est préparé dans un module CSP.
En outre, l'équipement à semi-conducteurs 201, 202 ne comporte aucune partie de connexion 3R, 4R représentée sur la figure 3. En d'autres termes, les troisièmes 35 câblages de source et de drain 8S, 9S, 8D, 9D à la place de la partie de raccordement 3R, 4R connectent ensemble l'un à l'autre les seconds câblages de source 3 ou de drain 4. Par conséquent, la cellule de source 20S ou la cellule de drain 20D sont connectées électriquement en parallèle moyennant 5 l'utilisation du second câblage de source ou de drain 3, 4 avec les troisièmes câblages de source et de drain 8S, 9S,
8D, 9D.
La figure 7A est une vue en plan partiellement à plus grande échelle représentant une zone ou une surface A 10 sur la figure 3. La figure 7B est une vue en coupe prise suivant la ligne VIIB-VIIB sur la figure 7A. Chacun des trous d'interconnexion 30, 40 connecte respectivement le premier câblage mince de source ou de drain 1, 2 et le second câblage épais de source ou de drain 3, 4. Un film 15 métallique situé dans le trou d'interconnexion 30, 40 est formé simultanément conjointement avec les seconds câblages de source et de drain 3, 4. Une épaisseur TV du film métallique disposé sur une paroi latérale du trou d'interconnexion 30, 40 est inférieure à l'épaisseur TA de 20 film des seconds câblages de source et de drain 3, 4. Dans ce cas, le courant circulant dans le film métallique dans le trou d'interconnexion 30, 40 est limité par l'épaisseur TV du film disposé sur la paroi latérale du trou d'interconnexion 30, 40. C'est pourquoi une section 25 transversale du courant traversant le film métallique dans
le trou d'interconnexion 30, 40 devient plus importante étant donné que la longueur périphérique du trou d'interconnexion 30, 40 devient importante. C'est pourquoi il est préférable que la longueur périphérique du trou 30 d'interconnexion 30, 40 soit plus grande.
Par exemple, un trou d'interconnexion préféré 30W, W est représenté sur la figure 8. Chaque trou d'interconnexion 30W, 40W possède six petits trous d'interconnexion disposés dans une partie de contact 21S, 21D entre le 35 premier câblage de source ou de drain 1, 2 et le second câblage de source ou de drain 3, 4. C'est pourquoi, la longueur périphérique totale du trou d'interconnexion 30W, 40W devient supérieure à celle du trou d'interconnexion 30, 40, de sorte que la résistance de câblage au niveau du trou 5 d'interconnexion 30W, 40W est réduite. Bien que le trou d'interconnexion 30W, 40W possède six petits trous d'interconnexion, le trou d'interconnexion 30W, 40W peut comporter un autre nombre de petits trous d'interconnexion, qui est prédéterminé conformément à une aire de la partie 10 de contact 21S, 21D entre le premier câblage de source ou de drain 1, 2 et le second câblage de source ou de drain 3, 4. Les figures 9A à 9D représentent différents trous d'interconnexion présentant différents réseaux. Ces trous 15 d'interconnexion possèdent la même surface globale. Comme représenté sur la figure 9A, un trou d'interconnexion HA est formé par un seul trou d'interconnexion étendu de forme rectangulaire. Un trou d'interconnexion HB représenté sur la figure 9B est formé de six trous d'interconnexion 20 carrés, la longueur périphérique totale du trou d'interconnexion HB étant supérieure à la longueur du trou d'interconnexion HA d'approximativement la moitié de cette longueur. Dans ce cas, la résistance de câblage du trou d'interconnexion HB est égale aux deux tiers de celle du 25 trou d'interconnexion HA. Un trou d'interconnexion HC représenté sur la figure 9C est formé par un trou d'interconnexion de forme annulaire, la longueur périphérique totale du trou d'interconnexion HC étant supérieure à la longueur du trou d'interconnexion HA 30 approximativement de la moitié de cette longueur. Dans ce cas, la résistance de câblage des trous d'interconnexion HC est égale aux deux tiers de celle du trou d'interconnexion HA. Un trou d'interconnexion HD représenté sur la figure 9D comporte huit trous d'interconnexion carrés, la longueur 35 périphérique totale du trou d'interconnexion HD étant égale approximativement au double de celle du trou d'interconnexion HA. Dans ce cas, la résistance de câblage du trou d'interconnexion HD est égale à la moitié de celle
du trou d'interconnexion HA.
En outre, la paroi latérale du trou d'interconnexion 30, 40 peut être réalisée avec une forme conique de sorte que le film métallique disposé sur la paroi latérale du trou d'interconnexion 30, 40 devient plus épaisse. Le film métallique peut être aisément déposé sur 10 la surface latérale du trou d'interconnexion 30, 40 possédant la forme conique, de sorte que le film métallique dans le trou d'interconnexion 30, 40 possédant la forme conique est déposé de manière à être plus épais que celui déposé dans le trou d'interconnexion 30, 40, n'ayant pas 15 une forme conique. Par conséquent, la résistance de câblage du trou d'interconnexion 30, 40 possédant la forme conique
est réduite.
(Seconde forme de réalisation) Un équipement à semi-conducteurs 300 conformément à une troisième forme de réalisation de la présente invention est représenté sur les figures 10 et 11. La figure 10 représente le câblage de couche inférieure de l'équipement à semi- conducteurs 300. La figure 11 représente le câblage 25 de couche supérieure et sa partie de contact entre les câblages de couches supérieure et inférieure. Comme cela est représenté sur la figure 10, le câblage de couche inférieure est constitué par les premiers câblages de drain 2A, 2B et par le premier câblage de source lA. Chaque 30 premier câblage de drain 2A, 2B est connecté à deux, trois ou quatre cellules de drain voisines 20D disposées dans la direction diagonale du réseau maillé. Le premier câblage de source lA entoure les premiers câblages de drain 2A, 2B et connecte l'ensemble des cellules de source 20S, 20SE. Ici 35 les premiers câblages de drain 2A, 2B sont classés en deux groupes en fonction du réseau maillé. L'un est constitué par le premier câblage de drain 2A, qui n'est pas adjacent à la cellule de source 20SE disposée sur la périphérie du réseau maillé. Le premier câblage de drain 2A raccorde deux 5 cellules de drain 20D disposées sur le réseau maillé intérieur. L'autre est le premier câblage de drain 2B, qui est adjacent à la cellule de source 20SE disposée sur la périphérie du réseau maillé. Le premier câblage de drain 2B
connecte deux, trois ou quatre cellules de drain 20D.
Comme cela est représenté sur la figure 11, les seconds câblages de source et de drain 3A, 4A possèdent une pluralité de bandes ondulées, dont la fonction est presque identique à celle des bandes des seconds câblages de source et de drain 3, 4 représentés sur la figure 3. Le second 15 câblage de drain 4A est connecté aux premiers câblages de drain 2A, 2B par l'intermédiaire d'un trou d'interconnexion 40A. Le second câblage de source 3A est connecté aux premiers câblages de source lA par l'intermédiaire d'un trou d'interconnexion 30A. Chaque largeur des bandes des 20 seconds câblages de source et de drain 3A, 4A est supérieure à la largeur minimale des bandes des premiers câblages de source et de drain lA, 2A. Ici, la largeur minimale des bandes du premier câblage de source lA est la largeur du premier câblage de source lA situé entre les 25 bandes des premiers câblages de drain 2A. Chacune des bandes des premiers câblages de source et de drain lA, 2A est connectée par une partie de connexion 3RA, 4RA de telle sorte que les premiers câblages de source et de drain lA, 2A possèdent une forme de peigne. Par conséquent la cellule 30 de source 20S, 20SE ou la cellule de drain 20D est connectée électriquement conjointement en parallèle à la fois par le premier câblage de source ou de drain lA, 2A, 2B et le second câblage de source ou de drain 3A, 4A respectivement. Dans l'équipement à semi-conducteurs 300, le trajet de courant des premiers câblages de source et de drain lA, 2A, 2B comportant une faible largeur devient court de sorte que l'influence de la résistance de câblage des premiers câblages de source et de drain lA, 2A et 2B est réduite. 5 C'est pourquoi le courant circule dans chaque cellule 20S,
SE, 20D d'une manière homogène de sorte que l'équipement à semiconducteurs 300 possède une tension de tenue élevée.
Bien que la surface globale du premier câblage de source 1 représenté sur la figure 2 soit presque égale à 10 celle du premier câblage de drain 2, la surface globale du
premier câblage de source lA représenté sur la figure 10 est supérieure à celle du premier câblage de drain 2A, 2B.
C'est pourquoi la résistance de câblage du premier câblage de source lA est réduite, de sorte que le courant de source 15 circule principalement dans le premier câblage de source lA. D'autre part, le courant de drain circule principalement dans le second câblage de drain 4A, étant donné que la surface globale des premiers câblages de drain 2A, 2B est faible. Par conséquent, le courant circulant 20 dans la cellule de drain 20D circule principalement dans le câblage de couche supérieure, et le courant circulant dans la cellule de source 20S, 20SE du transistor L- DMOS circule principalement dans le câblage de couche inférieure de sorte que le degré de liberté de structuration des câblages 25 supérieur et inférieur augmente. En outre, la résistance de câblage totale est réduite. En particulier, lorsque l'équipement à semi-conducteurs 300 comporte en outre un autre transistor CMOS ou un transistor bipolaire, la taille du câblage de couche inférieure formé d'aluminium doit être 30 réduite, et par exemple l'épaisseur du câblage de couche inférieure est limitée de manière à être égale ou inférieure à 0,7 pm. D'autre part, la largeur du câblage de couche supérieure peut être élevée de sorte que l'épaisseur du câblage de couche supérieure est égale par exemple à 35 1,3 pm. Par conséquent, on peut agencer l'équipement à semi-conducteurs 300 possédant les câblages de couches inférieures lA, 2A, 2B de manière que ses dimensions soient
réduites et que la résistance de câblage soit réduite.
En outre, chaque partie de connexion 3RA et 4RA des 5 seconds câblages de source et de drain 3A, 4A peut avoir une surface prédéterminée de sorte que la partie de connexion 3RA, 4RA est utilisée en tant que région de plot pour la formation d'une perle de soudure. Par conséquent l'équipement à semi-conducteurs 300 peut être monté sur un 10 panneau céramique ou sur un panneau de circuits imprimés de sorte que l'équipement à semi-conducteurs 300 est préparé dans un module CSP. Par conséquent la surface de montage de
l'équipement à semi-conducteurs 300 est réduite.
En outre le troisième câblage de couche peut être 15 formé sur le câblage de couche supérieure, c'est-à-dire les seconds câblages de source et de drain 3A, 4A de telle sorte que l'équipement à semi-conducteurs 300 est préparé dans le module CSP. En outre chaque trou d'interconnexion 30A, 40A entre le câblage de couche inférieure et le 20 câblage de couche supérieure peut être réalisé sous la forme d'un réseau prédéterminé, comme par exemple des trous d'interconnexion 30W, 40W, HA, HB, HC, HD représentés sur
les figures 7 et 8A-8D.
Un autre équipement à semi-conducteurs 301 25 conformément à une variante de la seconde forme de réalisation est représenté sur la figure 12. L'équipement à semi-conducteurs 300 représenté sur la figure 10 comporte le câblage de couche inférieure, c'est-à-dire les premiers câblages de source et de drain lA, 2A, 2B ayant des formes 30 ondulées, c'est-à-dire comportant des parties concaves et convexes, de manière à être plus étendus. Par conséquent, une partie du câblage de couche inférieure autour de la partie de contact possède une largeur supérieure à la largeur minimale du câblage de couche inférieure. 35 Cependant, l'équipement à semi-conducteurs 301 comporte les
premiers câblages de source et de drain 1B, 2C, 2D comportant une forme de bandes rectilignes. De façon spécifique, la largeur minimale du premier câblage de drain 2C, 2D est inférieure à celle du premier câblage de source 5 1B disposé entre les premiers câblages de drain voisins 2C, 2D.
Dans l'équipement à semi-conducteurs 301 par exemple, le courant circulant dans la cellule de drain 20D peut circuler principalement dans le câblage de couche 10 supérieure, et le courant circulant dans la cellule de source 20S, 20SE du transistor L-DMOS peut circuler principalement dans le câblage de couche inférieure, de sorte que le degré de liberté de structuration des câblages supérieur et inférieur augmente. Par conséquent, la 15 résistance totale de câblage est fortement réduite. En
outre le trajet de courant dans les câblages de couches supérieure et inférieure ne présente aucune partie concave ni convexe conformément à la taille de la partie de contact, de sorte que la résistance totale de câblage est 20 réduite de façon supplémentaire.
(Variante) Bien que la cellule de source 20SE soit disposée à la périphérie du réseau maillé, la cellule de drain peut être disposée sur la périphérie du réseau maillé. En outre 25 la cellule de drain peut entourer le réseau maillé intérieur, qui est constitué par la cellule de source et la cellule de drain disposées d'une manière alternée. Dans ce cas, comme représenté sur la figure 1, même lorsqu'un sillon est formé de manière à entourer le réseau maillé 30 pour isoler l'équipement à semi- conducteurs, le sillon ne recoupe aucune jonction PN. De ce fait l'apparition d'une fuite de courant est limitée. En particulier, en supposant que le sillon est disposé sur le côté gauche de la cellule de source et sur le côté droit de la cellule de drain, une 35 jonction PN entre la couche semiconductrice 10 de type N et la région de diffusion de canal 11 de type P est en contact avec le sillon disposé sur le côté gauche de la cellule de source. D'autre part, dans le sillon situé sur le côté droit de la cellule de drain, l'interface entre la couche 5 semiconductrice 10 de type N et la région de puits 16 de type N+ ne forme pas la jonction PN. Par conséquent lorsque la cellule de drain est disposée sur la périphérie du réseau maillé, la jonction PN n'est pas disposée sur la périphérie du réseau maillé de sorte que la fuite de 10 courant ou la rupture de l'isolant, qui sont provoquées par l'interruption de la jonction PN par le sillon, peut moins se produire. Ici, lorsque la cellule de drain est disposée sur la périphérie du réseau maillé et que les cellules de source et de drain sont disposées d'une manière alternée 15 dans le réseau maillé intérieur, la relation entre les câblages de couches supérieure et inférieure conformément
aux cellules de source et de drain est inversée.
On comprendra que de tels changements et
modifications peuvent être mis en oeuvre dans le cadre de 20 la présente invention.

Claims (18)

REVENDICATIONS
1. Equipement à semi-conducteurs comprenant: un substrat semi-conducteur, une pluralité de transistors comportant une cellule 5 de source (S,20S, 20SE) et une cellule de drain (D,20D) disposées alternativement sur le substrat de manière à former un réseau maillé, et des câblages de couches supérieure et inférieure (l,lA,lB,2,2A-2D,3,3A,4,4A) pour connecter électriquement 10 les cellules de source (S,20S,20SE) et les cellules de drain (D,20D), le câblage de couche inférieure (l,lA,lB,2,2A-2D) incluant un premier câblage de source (l,lA,lB) possédant une pluralité de bandes pour être connecté aux cellules de 15 source voisines (S,20S,20SE) et un premier câblage de drain (2,2A-2D) possédant une pluralité de bandes pour être connecté aux cellules de drain voisines (D,20D), le câblage de couche supérieure (3,3A,4,4A) incluant un second câblage de source (3,3A) possédant une 20 pluralité de bandes pour être connecté au premier câblage de source (l,lA,lB), et un second câblage de drain (4,4A) possédant une pluralité de bandes pour être connecté au premier câblage de drain (2,2A-2D), le second câblage de source (3,3A) possédant une 25 largeur de bande, qui est supérieure à celle du premier câblage de source (l,lA,lB), et le second câblage de drain (4,4A) possédant une largeur de bande, qui est supérieure à celle du premier câblage de drain (2,2A-2D), et les bandes du second câblage de source (3,3A) et du 30 second câblage de drain (4,4A) étant disposées de façon alternée.
2. Equipement à semiconducteurs selon la revendication 1, dans lequel le transistor est un transistor métal-oxyde-semi35 conducteur de type latéral et les cellules de source et de drain (S,20S,20SE,D,20D) sont disposées dans un plan principal du substrat, les câblages de couches inférieure et supérieure (l,lA,lB,2,2A-2D,3,3A,4,4A) étant disposés sur le substrat, 5 le premier câblage de source (l,lA,lB) étant connecté aux cellules de source voisines (S,20S,20SE) disposées dans une direction diagonale du réseau maillé et le premier câblage de drain (2,2A-2D) étant connecté aux cellules de drain voisines (D,20D) disposées dans la 10 direction diagonale, le second câblage de source (3,3A) étant disposé perpendiculairement au câblage de couche inférieure (l,lA, lB,2,2A-2D) et étant connecté au premier câblage de source (l,lA,lB) au moyen d'un trou d'interconnexion de source 15 (30,30A, 30W,HA-HD), et le second câblage de drain (4,4A) étant disposé
perpendiculairement au câblage de couche inférieure (l,lA, lB,2,2A-2D) et étant connecté au premier câblage de drain (2, 2A-2D) par l'intermédiaire d'un trou d'interconnexion 20 de drain (40,40A,40W,HA-HD).
3. Equipement à semi-conducteurs selon l'une ou
l'autre des revendications 1 et 2, dans lequel le premier câblage de drain (2C,2D) possède une largeur minimale de bande qui est inférieure à celle du premier câblage de 25 source (1B).
4. Equipement à semi-conducteurs comportant: un substrat semi-conducteur, une pluralité de transistors métal-oxyde-semiconducteur de type latéral comportant une cellule de source 30 (20S,20SE) et une cellule de drain (20D), qui sont disposées d'une manière alternée dans un plan principal du substrat de manière à former un réseau maillé, et des câblages de couches supérieure et inférieure (lA, lB,2A-2D,3A,4A) disposés sur le substrat de manière à 35 être connectés électriquement aux cellules de source (20S,20SE) et aux cellules de drain (20D), le câblage de couche inférieure (lA,lB,2A-2D, 3A,4A) incluant un premier câblage de drain (2A- 2D) pour être connecté aux deux cellules de drain voisines (20D) 5 disposées dans une direction diagonale du réseau maillé, et un premier câblage de source (lA,lB) pour être connecté aux cellules de source (20S, 20SE) et entourant le premier câblage de drain (2A-2D), le câblage de couche supérieure (3A,4A) incluant un 10 second câblage de source (3A) disposé perpendiculairement au premier câblage de source (lA,lB) et possédant une pluralité de bandes pour être connecté au premier câblage de source (lA,lB) par l'intermédiaire d'un trou d'interconnexion de source (30A), et un second câblage de 15 drain (4A) disposé perpendiculairement au premier câblage de drain (2A-2D) et possédant une pluralité de bandes pour être connecté au premier câblage de drain (2A-2D) par l'intermédiaire d'un trou d'interconnexion de drain (40A), le second câblage de source (3A) possédant une 20 largeur de bande, qui est supérieure à une largeur minimale de la bande du premier câblage de source (lA,lB) disposé entre les premiers câblages de drain voisins (2A- 2D) et le second câblage de drain (4A) possédant une largeur de bande, qui est supérieure à une largeur minimale de la 25 bande du premier câblage de drain (2A-2D), et les bandes du second câblage de source (3A) et du second câblage de drain (4A) étant disposées d'une manière alternée.
5. Equipement à semi-conducteurs selon la 30 revendication 4,' dans lequel la cellule de source (20SE) est disposée sur une périphérie du réseau maillé et les cellules de source et de drain (20S,20D) sont disposées d'une manière alternée selon un réseau maillé intérieur, le premier câblage de drain (2C,2D) étant composé par un câblage de drain d'un premier type (2C) et par un câblage de drain de second type (2D), le câblage de drain du premier type (2C) n'étant pas connecté à la cellule de drain (20D) adjacente à la 5 cellule de source (20SE) disposée sur la périphérie du réseau maillé et étant connecté aux deux cellules de drain voisines (20D) disposées dans la direction diagonale du réseau maillé, et le câblage de drain de second type (2D) étant 10 connecté aux deux, trois ou quatre cellules de drain voisines (20D), qui sont disposées dans la direction diagonale du réseau maillé et incluent la cellule de drain (20D) adjacente à la cellule de source (20SE) disposée sur
la périphérie du réseau maillé.
6. Equipement à semi-conducteurs selon l'une ou
l'autre des revendications 4 et 5, dans lequel la largeur minimale de la bande du premier câblage de drain (2C,2D) est inférieure à celle du premier câblage de source (1B) disposé entre les deux premiers câblages de drain voisins 20 (2C,2D).
7. Equipement à semi-conducteurs comportant un substrat semi-conducteur, une pluralité de transistors métal-oxyde-semiconducteur de type latéral comportant une cellule de source 25 et une cellule de drain, qui sont disposées d'une manière alternée dans un plan principal du substrat de manière à former un réseau maillé, et des câblages de couches supérieure et inférieure disposés sur le substrat pour connecter électriquement les 30 cellules de source et les cellules de drain, et le câblage de couche inférieure comprenant un premier câblage de source pour être connecté aux deux cellules de source voisines disposées dans une direction diagonale du réseau maillé, et un premier câblage de drain 35 pour être connecté aux cellules de drain et entourant le premier câblage de source, le câblage de couche supérieure incluant un second câblage de source disposé perpendiculairement au premier câblage de source et comportant une pluralité de bandes 5 pour être connecté au premier câblage de source par l'intermédiaire d'un trou d'interconnexion de source, et un second câblage de drain disposé perpendiculairement au premier câblage de drain et possédant une pluralité de bandes pour être connecté au premier câblage de drain par 10 l'intermédiaire d'un trou d'interconnexion de drain, le second câblage de source possédant une largeur de bande, qui est supérieure à une largeur minimale de la bande du premier câblage de source disposé entre les premiers câblages de drain voisins, et le second câblage de 15 drain possédant une largeur de bande, qui est supérieure à une largeur minimale de la bande du premier câblage de drain, et les bandes du second câblage de source et du second
câblage de drain étant disposées d'une manière alternée.
8. Equipement à semi-conducteurs selon la revendication 7, dans lequel la cellule de drain est disposée sur une périphérie du réseau maillé et les cellules de source et de drain sont disposées d'une manière alternée selon un réseau maillé 25 intérieur, le premier câblage de source étant constitué par un câblage de source d'un premier type et par un câblage de source d'un second type, le câblage de source du premier type n'étant pas 30 connecté à la cellule de source adjacente à la cellule de drain disposée sur la périphérie du réseau maillé, et étant connecté aux deux cellules de source voisines disposées dans la direction diagonale du réseau maillé, et le câblage de source du second type étant connecté 35 aux deux, trois ou quatre cellules de source voisines, qui sont disposées dans la direction diagonale du réseau maillé et incluent la cellule de source adjacente à la cellule de
drain disposée sur la périphérie du réseau maillé.
9. Equipement à semi-conducteurs selon l'une ou 5 l'autre des revendications 7 et 8, dans lequel la largeur
minimale de la bande du premier câblage de drain disposé entre les deux premiers câblages de source voisins, est
inférieure à celle du premier câblage de source.
10. Equipement à semi-conducteurs selon l'une quel10 conque des revendications 1 à 9, dans lequel
chacun des seconds câblages de source et de drain (3,3A,4,4A) inclut une pluralité de parties en forme de bandes sous la forme des dents d'un peigne et une partie de connexion (3RA,4RA) en tant que corps du peigne pour la 15 connexion des parties en forme de bandes, et la partie en forme de bande du second câblage de source (3,3A) étant face à la partie en forme de bande du
second câblage de drain (4,4A).
11. Equipement à semi-conducteurs selon la revendi20 cation 10, dans lequel chacun des seconds câblages de source et de drain (3,3A,4,4A) inclut en outre un plot pour
former une perle de soudure.
12. Equipement à semi-conducteurs selon l'une quelconque des revendications 1 à 10, comportant en outre:
un troisième câblage de couche (8S,8D,9S,9D) disposé sur les câblages de couches supérieure et inférieure
(3,4),
le troisième câblage de couche (8S,8D,9S,9D) incluant un troisième câblage de source (8S,9S) pour être 30 connecté au second câblage de source (3), et un troisième câblage de drain (8D,9D) pour être connecté au second câblage de drain (4), et chacun des troisièmes câblages de source et de
drain (8S,8D,9S,9D) incluant un plot pour former une perle 35 de soudure.
13. Equipement à semi-conducteurs selon l'une
quelconque des revendications 2 à 12, dans lequel au moins l'un des trous d'interconnexion de source et de drain (30W,40W,HB,HD) disposé dans une partie de contact 5 (21S,21D) entre les premier et second câblages de source
(1,3) ou entre les premier et second câblages de drain (2,4) comportent une pluralité de petits trous
d'interconnexion (30W,40W,HB,HD).
14. Equipement à semi-conducteurs selon l'une 10 quelconque des revendications 2 à 12, dans lequel au moins
l'un des trous d'interconnexion de source et de drain (HC) disposé dans une partie de contact (21S,21D) entre les premier et second câblages de source (2,3) ou entre les premier et second câblages de drain (2,4) possède une forme 15 d'anneau.
15. Equipement à semi-conducteurs selon l'une
quelconque des revendications 2 à 12, dans lequel au moins l'un des trous d'interconnexion de source et de drain (30,40) disposé dans une partie de contact (21S,21D) entre 20 les premier et second câblages de source (1,3) ou entre les
premier et second câblages de drain (2,4) possède une paroi
latérale conique.
16. Equipement à semi-conducteurs comprenant un substrat semi-conducteur, une pluralité de transistors comportant une cellule de source (S,20S,20SE) et une cellule de drain (D,20D), qui sont disposées de façon alternée dans un plan principal du substrat de manière à former un réseau maillé, un câblage de couche inférieure (1,2) disposé sur 30 les cellules de source et de drain (S,20S,20SE,D,20D) et incluant un premier câblage de source (1) servant à être connecté aux cellules de source (S,20S,20SE) et un premier câblage de drain (2) servant à être connecté aux cellules de drain (D,20D), et un câblage de couche supérieure (3,4) disposé sur le câblage de couche inférieure (1,2) et comprenant un second câblage de source (3) pour être connecté au premier câblage de source (1) par l'intermédiaire d'un trou d'interconnexion de source (30,30W,HA-HD) et un second 5 câblage de drain (4) pour être connecté au premier câblage de drain (2) par l'intermédiaire d'un trou d'interconnexion de drain (40,40W, HA-HD), au moins l'un des trous d'interconnexion de source et de drain (30,30W,40,40W,HA-HD) possédant un réseau 10 prédéterminé de sorte qu'une longueur de la périphérie du trou d'interconnexion (30,30W,40,40W,HA-HD) devient maximum.
17. Equipement à semi-conducteurs selon la revendication 16, dans lequel au moins l'un des trous 15 d'interconnexion de source et de drain (30W,HB,HD) possède
une pluralité de petits trous d'interconnexion.
18. Equipement à semi-conducteurs selon la
revendication 16, dans lequel au moins l'un des trous d'interconnexion de source et de drain (HC) possède une 20 forme d'anneau.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI562380B (en) * 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
JP4450751B2 (ja) * 2005-03-17 2010-04-14 富士通株式会社 メッシュモデル作成方法、シミュレーション装置及びプログラム
FR2884648B1 (fr) * 2005-04-13 2007-09-07 Commissariat Energie Atomique Structure et procede de realisation d'un dispositif microelectronique dote d'un ou plusieurs fils quantiques aptes a former un canal ou plusieurs canaux de transistors
JP2006324320A (ja) * 2005-05-17 2006-11-30 Renesas Technology Corp 半導体装置
JP5066928B2 (ja) * 2007-02-08 2012-11-07 株式会社デンソー 半導体装置
DE102007020258B4 (de) 2007-04-30 2018-06-28 Globalfoundries Inc. Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung
US7701065B2 (en) * 2007-10-26 2010-04-20 Infineon Technologies Ag Device including a semiconductor chip having a plurality of electrodes
FR2923646A1 (fr) * 2007-11-09 2009-05-15 Commissariat Energie Atomique Cellule memoire sram dotee de transistors a structure multi-canaux verticale
JP5326151B2 (ja) * 2007-12-26 2013-10-30 セイコーＮｐｃ株式会社 パワーｍｏｓトランジスタ
WO2010016008A1 (fr) * 2008-08-05 2010-02-11 Nxp B.V. Transistor ldmos à doigts d'empilement métalliques discontinus
JP5304195B2 (ja) * 2008-11-20 2013-10-02 株式会社デンソー 半導体装置
CA2769940C (fr) 2009-08-04 2016-04-26 Gan Systems Inc. Hyperfrequence de nitrure de gallium matricee en ilot et transistors de commutation de puissance
US9029866B2 (en) 2009-08-04 2015-05-12 Gan Systems Inc. Gallium nitride power devices using island topography
US9818857B2 (en) 2009-08-04 2017-11-14 Gan Systems Inc. Fault tolerant design for large area nitride semiconductor devices
DE102010001788A1 (de) * 2010-02-10 2011-08-11 Forschungsverbund Berlin e.V., 12489 Skalierbarer Aufbau für laterale Halbleiterbauelemente mit hoher Stromtragfähigkeit
AU2011241423A1 (en) * 2010-04-13 2012-11-08 Gan Systems Inc. High density gallium nitride devices using island topology
USD701843S1 (en) * 2010-12-28 2014-04-01 Sumitomo Electric Industries, Ltd. Semiconductor device
US20130168869A1 (en) * 2011-12-28 2013-07-04 Peng Xu Metal Layout of an Integrated Power Transistor and the Method Thereof
US8836029B2 (en) * 2012-02-29 2014-09-16 Smsc Holdings S.A.R.L. Transistor with minimized resistance
DE102015003082B4 (de) * 2015-03-11 2020-12-10 Elmos Semiconductor Se MOS Transistor mit einem verbesserten Einschaltwiderstand

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412239A (en) * 1993-05-14 1995-05-02 Siliconix Incorporated Contact geometry for improved lateral MOSFET
JPH07263665A (ja) * 1994-03-22 1995-10-13 Nippondenso Co Ltd 半導体装置
EP0720225A2 (fr) * 1994-12-30 1996-07-03 SILICONIX Incorporated MOSFET de puissance latéral ayant une couche de métal pour réduire la résistance distribuée et sa méthode de fabrication
US5672894A (en) * 1994-10-20 1997-09-30 Nippondenso Co., Ltd. Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4636825A (en) * 1985-10-04 1987-01-13 Fairchild Semiconductor Corporation Distributed field effect transistor structure
JPS6461934A (en) * 1987-09-02 1989-03-08 Nippon Denso Co Semiconductor device and manufacture thereof
JP2667866B2 (ja) * 1988-03-25 1997-10-27 株式会社日立製作所 多層配線構造
US5192989A (en) * 1989-11-28 1993-03-09 Nissan Motor Co., Ltd. Lateral dmos fet device with reduced on resistance
JPH03239369A (ja) 1990-02-16 1991-10-24 Nissan Motor Co Ltd 半導体装置
JPH0434955A (ja) * 1990-05-30 1992-02-05 Nec Ic Microcomput Syst Ltd 集積回路装置
JPH07131003A (ja) * 1993-11-04 1995-05-19 Ricoh Co Ltd 半導体装置
US5399892A (en) * 1993-11-29 1995-03-21 Harris Corporation Mesh geometry for MOS-gated semiconductor devices
US6831331B2 (en) * 1995-11-15 2004-12-14 Denso Corporation Power MOS transistor for absorbing surge current
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
EP1176640B1 (fr) * 2000-07-27 2008-02-20 Texas Instruments Incorporated Structure de prise de contact sur un circuit intégré de puissance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412239A (en) * 1993-05-14 1995-05-02 Siliconix Incorporated Contact geometry for improved lateral MOSFET
JPH07263665A (ja) * 1994-03-22 1995-10-13 Nippondenso Co Ltd 半導体装置
US5672894A (en) * 1994-10-20 1997-09-30 Nippondenso Co., Ltd. Semiconductor device
EP0720225A2 (fr) * 1994-12-30 1996-07-03 SILICONIX Incorporated MOSFET de puissance latéral ayant une couche de métal pour réduire la résistance distribuée et sa méthode de fabrication

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 1996, no. 02 29 February 1996 (1996-02-29) *

Also Published As

Publication number Publication date
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JP4396200B2 (ja) 2010-01-13
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JP2004172583A (ja) 2004-06-17
US20040084776A1 (en) 2004-05-06

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