CN109390396A - 高电子迁移率晶体管 - Google Patents

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Abstract

本发明公开一种高电子迁移率晶体管，包含：一基板；一外延叠层位于基板上，包含第一区域及环绕第一区域的第二区域；一阵列电极结构位于第一区域；以及多个第一电桥电连接至多个第二电极。阵列电极结构包含：多个第一电极位于外延叠层上，及多个第二电极位于外延叠层上并相邻于多个第一电极。多个第一电桥其中之一位于两个第二电极之间并横跨多个第一电极其中之一。

Description

高电子迁移率晶体管
本申请是中国发明专利申请(申请号：201410414271.1，申请日：2014年08月21日，发明名称：高电子迁移率晶体管)的分案申请。
技术领域
本发明涉及一种高电子迁移率晶体管(HEMT)，特别是涉及一种具有空桥阵列(Air-bridge matrix,ABM)电极结构的高电子迁移率晶体管。
背景技术
氮化铝镓/氮化镓高电子迁移率晶体管为一具有发展潜力的下一代高功率元件。由于它们优越的材料特性，可以在高温高压下维持稳固的元件特性，因而在萧基二极管(Schottky barrier diodes,SBDs)与场效晶体管(Field effect transistors,FETs)方面特别受到瞩目。
在硅基板(111)上形成氮化镓材料的技术，由于其低成本以及优越的大尺寸晶片可扩充性的特性，已经逐渐为电子元件所采用。然而，由于在高电压操作下的电流壅塞效应，应用在硅基板上的氮化镓高电子迁移率晶体管仍有明显的热效应。
发明内容
为解决上述问题，本发明提供一种高电子迁移率晶体管，包含：一基板；一外延叠层位于基板上，包含一第一区域及环绕第一区域的一第二区域；一阵列电极结构位于第一区域；以及多个第一电桥电连接至多个第二电极。阵列电极结构包含：多个第一电极位于外延叠层上及多个第二电极位于外延叠层上并相邻于多个第一电极。多个第一电桥其中之一位于两个第二电极之间并横跨多个第一电极其中之一。
附图说明
图1为本发明第一实施例的高电子迁移率晶体管的示意图；
图2A为本发明第一实施例的高电子迁移率晶体管俯视图；
图2B～图2C为本发明第一实施例的图2A的部分放大图；
图3为本发明第二实施例的高电子迁移率晶体管的示意图；
图4A～图4D为本发明实验的样本A～C的照片；
图5A为本发明实验的样本A～C的IDS–VGS及gm–VGS特性图；
图5B为本发明实验的样本A～C的IDS–VDS特性图。
图5C为本发明实验的样本A～C的击穿电压(off-state breakdown)特性图；
图6A～图6C为本发明实验的样本A～C的热影像图。
符号说明
100 高电子迁移率晶体管
10,20 小型场效晶体管
101,201 基板
102 外延叠层
102s 外延叠层平面
103 阵列电极结构
1021 第一半导体层
1022 第二半导体层
1023 第三半导体层
1024 通道层
1025 供应层
1026 顶盖层
102A 第一区域
102B 第二区域
10311,10311d,10311e,10311f,20311 第一电极
10321,10321e,20321 第二电极
10331,10331e,20331,20331 第三电极
10313 第一电极垫
10323 第二电极垫
10333 第三电极垫
10311S 几何图形
1041,1041a 第一电桥
1042,1042a 第二电桥
10312a 第一指状电极
10322a 第二指状电极
10332a 第三指状电极
1032110 第一边缘
1033110 第二边缘
204 导电层
205 绝缘体层
2011 凹陷区域
具体实施方式
本发明的实施例如说明与附图所示，相同或类似的部分以相同编号标示于附图或说明书之中。
图1显示本发明第一实施例的高电子迁移率晶体管。高电子迁移率晶体管100包含多个小型场效晶体管(field effect transistor)10，其中多个小型场效晶体管10并联连接。高电子迁移率晶体管100包含：一基板101；一外延叠层102形成于基板101上；以及一阵列电极结构103形成于外延叠层102上。外延叠层102包含于基板101上依序成长的一第一半导体层1021、一第二半导体层1022、一第三半导体层1023、一通道层1024、一供应层1025，以及一顶盖层1026。
基板101的材料可以选择适合作为氮化物半导体生长的材料，例如硅(Si)、碳化硅(SiC)、氮化镓(GaN)或蓝宝石(sapphire)。第一半导体层1021厚度在150～200nm之间，可为一成核层(nucleation layer)，并包含三五族(III-V)材料，例如氮化铝(AlN)。当使用硅基板时，成核层形成在硅基板的(111)平面，并沿(0001)方向成长以减少硅基板与外延叠层晶格常数(lattice constant)的差异，有助于提升外延叠层的品质。第二层半导体层1022厚度在700～800nm之间，可为由三五族材料组成的一梯度层(grading layer)或一超晶格结构(superlattice structure)，例如一氮化铝镓(AlGaN)梯度层，或一氮化铝镓/氮化铝超晶格结构。第三半导体层1023厚度在1～4μm之间，可为以三五族材料组成的一缓冲层(buffer layer)，例如氮化镓(GaN)材料。
通道层1024厚度范围在50～300nm，形成于第三半导体层1023上，并具有一第一带隙。供应层1025厚度范围在20～50nm，形成在通道层1024上，并具有一第二带隙，第二带隙较通道层1024的第一带隙高，表示供应层1025的晶格常数比通道层1024小。在本实施例中，通道层1024包含氮化铟镓(InxGa(1-x)N)，0≦x<1，供应层1025包含氮化铝铟镓(AlyInzGa(1-z)N)，0<y<1，0≦z<1。通道层1024以及供应层1025自身形成自发性极化(spontaneouspolarization)，且因其不同晶格常数形成压电极化(piezoelectric polarization)，进而在通道层1024及供应层1025间的异质接面产生二维电气(two dimension electron gas,2DEG)。特别需注意的是，通道层1024及供应层1025可为本质半导体。在其他实施例中，为了增强自发性极化与压电极化效果，并提升二维电气的浓度，通道层1024以及供应层1025可以是具有掺杂的半导体层，而掺杂的物质可为硅烷(SiH4)。顶盖层1026其厚度范围在0.1～3nm之间，形成在供应层1025上，由三五族材料组成，例如氮化镓(GaN)，以维持表面状态稳定，并避免供应层1025在制作工艺中受到表面损伤。
图2A显示本发明第一实施例高电子迁移率晶体管的俯视图，外延叠层102具有一第一区域102A，以及一第二区域102B环绕第一区域102A。阵列电极结构103位于顶盖层1026上以及第一区域102A内，包含：多个第一电极10311；多个第二电极10321相邻于多个第一电极10311；多个第三电极10331相邻于多个第一电极10311及多个第二电极10321。在本实施例中，多个第一电极10311可为栅极(gate electrode)，并与外延叠层102呈萧基接触(schottky contact)；多个第二电极10321可为源极(source electrode)，并与外延叠层102呈欧姆接触(ohmic contact)；多个第三电极10331可为漏极(drain electrode)，并与外延叠层102呈欧姆接触。第一电极垫(pad)10313，可为栅极接合垫(gate bonding pad)，以电连接至多个第一电极10311；第二电极垫10323，可为源极接合垫(source bondingpad)，以电连接至多个第二电极10321；以及第三电极垫10333，可为漏极接合垫(drainbonding pad)，以电连接至多个第三电极10331，其中第一电极垫10313、第二电极垫10323以及第三电极垫10333都位于第二区域102B内。第二电极10321其中之一与第三电极10331其中之一可为钛(Ti)/铝(Al)/钛(Ti)/金(Au)、钛(Ti)/铝(Al)/镍(Ni)/金(Au)或其他金属材料堆叠组成，其中第二电极10321与第三电极10331，可同时为钛(Ti)/铝(Al)/钛(Ti)/金(Au)、钛(Ti)/铝(Al)/镍(Ni)/金(Au)或其他金属材料堆叠组成。第一电极10311其中之一可为镍(Ni)/金(Au)或其他金属材料堆叠组成。第一电极垫10313、第二电极垫10323以及第三电极垫10333可为金属材料，例如金(Au)或铝(Al)组成。如图2A所示，数个第一电极10311形成一几何图形10311S，可为矩形。几何图形10311S环绕其中一第二电极10321或第三电极10331。需注意到，多个第一电极10311，以及多个第二电极10321或多个第三电极10331位于不同的栏或列上。
图2B与图2C显示本发明第一实施例图2A的部分放大图。多个第一电桥1041电连接到多个第二电极10321，多个第二电桥1042电连接到多个第三电极10331，其中第一电桥1041与第二电桥1042可为金属材料如金(Au)所组成。如图1所示，第一电桥1041a位于两个第二电极10321之间，并横跨第一电极10311d，第二电桥1042a位于两个第三电极10331之间，并横跨第一电极10311e。在本实施例中，位于第一电桥1041、第二电桥1042以及外延叠层102的外延叠层平面102s之间的介质可为空气，以完成热消散效果，因此阵列电极结构103可称为空桥阵列(air-bridge matrix)电极结构。然而，将空气作为介质在此并非限制。在其他实施例中，一绝缘层可以位于外延叠层的表面，而第一及第二电桥位于绝缘层上，其中绝缘层可为一热消散材质，如二氧化硅(SiO2)(图中未显示)。
由图2B以及图2C所示，阵列电极结构103还包含多个第一指状电极10312、多个第二指状电极10322以及多个第三指状电极10332，其中多个第一指状电极10312的材料可与第一电极10311相同，多个第二指状电极10322的材料可与第二电极10321相同，多个第三指状电极10332的材料可与第三电极10331相同。多的第一指状电极10312自第一电极10311f向外延伸，并且第一指状电极10312a电连接第一电极10311f以及第一电极垫10313(如图2B所示)。多个第二指状电极10322自第二电极10321e向外延伸，并且第二指状电极10322a电连接第二电极10321e以及第二电极垫10323(如图2C所示)。多个第三指状电极10332自第三电极10331e向外延伸，并且第三指状电极10332a电连接第三电极10331e以及第三电极垫10333。其中，第一指状电极10312a的长度较第二指状电极10322b以及第三指状电极10332b长；第一指状电极10312a环绕第二指状电极10322b以及第三指状电极10332a；第一指状电极10312a位于第二指状电极10322b以及第三指状电极10332b之间，其中第一指状电极10312a较接近第三指状电极10332b，而较远离第二指状电极10322b。再者，第二指状电极10322自第一边缘1032110垂直延伸，第三指状电极10332自第二边缘1033110垂直延伸。在本发明实施例中，阵列电极结构与电桥用于增加电导和热导区域，进而降低漏源导通电阻RDS_on，增加电流密度，以及更佳的电流散布。
虽然高电子迁移率晶体管的第一实施例已如上所示，但是本发明并不仅限于第一实施例。
图3所示为本发明第二实施例的一小型场效晶体管(field effect transistor)。在第二实施例中，小型场效晶体管20结构类似第一实施例，除了小型场效晶体管20还包含一凹陷区域2011位于第一区域102A下。凹陷区域2011位于第二电极20321以及第三电极20331之间，以避免漏电流通路的产生，并位于基板201内。一导电层204形成在凹陷区域2011内。一绝缘层205位于基板201与导电层204之间，并位于外延叠层102以及导电层204之间，且绝缘层205可直接接触外延叠层102。小型场效晶体管20包含导电层204以及绝缘层205，可具有改善装置机械强度、增加散热以及提高击穿电压的效果。在本实施例中，第一电极20311与第三电极20331的距离为D1，凹陷区域2011宽度为W1，其中W1大于D1，以避免漏电流通路以及提高击穿电压。在其他实施例中，W1可小于或等于D1。导电层204包含一金属材料，例如铜(Cu)，其中导电层204的厚度大于0.1μm。绝缘层205包含二氧化硅(SiO2)，其中绝缘层205的厚度大于50nm。在其他实施例中，基板可以完全被移除，导电层可位于外延叠层下，绝缘层可位于外延叠层与导电层间，并直接接触外延叠层。
由表1显示本发明实验的样本A～C在不同电极结构与基板结构下的实验结果，其中栅电极宽度Wg是栅电极上的指状电极总长度。由图4A～图4D所示，样本A包含一传统多指状(multi-finger；MF)电极结构，栅电极宽度Wg为40mm。样本B包含一空桥阵列(air-bridgematrix)电极结构，栅电极宽度为22.8mm。样本C包含一空桥阵列电极结构，栅电极宽度为22.8mm，且样本C的基板被移除(如图4D所示)，并且有一层300nm二氧化硅以及一层20μm铜位于外延叠层下方(如图4C所示)。上述样本A～C的主动区域面积为1.5625mm2(1.25mm x1.25mm)。
如图5A中本发明实验的IDS–VGS以及gm–VGS特性图所示，当操作在漏源电压VDS为5V、栅源电压VGS为-3V到1V时，样本C达到最高的漏源电流IDS为4.81A。由于多指状电极结构的缘故，样本A的电流为一维方向；由于空桥阵列电极结构的缘故，样本B的电流为二维方向。样本B相对于样本A于电流密度的实质改善在于电流从一维方向转变成二维方向。另外，由于基板被移除的缘故，相较于样本B的漏源电流IDS为4.7A，样本C的漏源电流IDS可提升到4.81A。所有样本A～C的临界电压(threshold voltage)都为-2.3V。
如图5B所示为本发明实验的IDS–VDS特性图，其中栅源电压VGS为1V到-3V，漏源导通电阻RDS_on可在栅源电压为0V时被测定。样本B的漏源导通电阻RDS_on较低，可归因于样本B电流密度的改善以及电流壅塞的减少。样本A的电流是一维方向，在高电场操作下，电流壅塞发生在漏电极。然而，样本B的电流是二维方向，电流可被分散并减少电流壅塞。样本C的漏源导通电阻较样本B来的低，由于基板被移除，增加热消散效果。
如图5C所示为本发明实验的击穿电压(off-state breakdown)特性图，其中操作电压VGS为-8V，VDS为0V到800V。击穿电压VBR(off-state breakdown voltage)定义为源漏极间的漏电流为1mA时的电压，样本C呈现的最高击穿电压VBR为659V。
如图6A～图6C所示为本发明样本A～C的热影像图，其中漏源电压VDS为5V，漏电流ID限定在1A，持续时间为1分钟。样本A于100μm硅基板下的漏电极温度为摄氏187.5度。样本B于100μm硅基板下的漏电极温度降为摄氏120.2度，这是由于空桥阵列电极结构的散热较传统多指状电极结构为佳的因素。使用空桥阵列电极结构并移除硅基板时，温度可降至摄氏85.9度。由此证明空桥阵列电极结构搭配移除硅基板，可大幅消除在漏源电压为高电压时的自热效应(self-heating effect)。
需注意的是，上述实施例并不拘束本发明的范围，任何未超出本发明的精神所做的调整，都可能或理应被涵盖在本发明内。
表1

Claims (11)

1.一种高电子迁移率晶体管，其特征在于，包含：
基板；
外延叠层，位于该基板上；以及
阵列电极结构，包含：栅极，位于该外延叠层上；多个源极，位于该外延叠层上，并相邻于该栅极；以及多个漏极相邻于该栅极；
其中，栅极包含第一侧、第二侧、第三侧、以及第四侧；
其中，该第一侧和该第三侧为相对侧，该第二侧和该第四侧为相对侧；
其中，该多个源极包含第一源极及第二源极分别配置于该第一侧和该第三侧；以及该多个漏极包含第一漏极及第二漏极分别配置于该第二侧和该第四侧。
2.如权利要求1所述的高电子迁移率晶体管，其中该阵列电极结构还包含第一指状电极延伸自该栅极。
3.如权利要求2所述的高电子迁移率晶体管，其中该阵列电极结构更包含多个第二指状电极延伸自该第一源极及该第二源极其中之一。
4.如权利要求3所述的高电子迁移率晶体管，其中该阵列电极结构还包含多个第三指状电极延伸自该第一漏极及该第二漏极其中之一。
5.如权利要求3所述的高电子迁移率晶体管，其中该第一指状电极环绕该多个第二指状电极其中之一。
6.如权利要求4所述的高电子迁移率晶体管，其中该第一指状电极环绕该多个第三指状电极其中之一。
7.如权利要求4所述的高电子迁移率晶体管，其中该第一指状电极的长度大于该多个第二指状电极其中之一的长度或该多个第三指状电极其中之一的长度。
8.如权利要求4所述的高电子迁移率晶体管，还包含第三电极垫，位于该外延叠层上，其中该多个第三指状电极其中之一电连接该多个漏极其中之一与该第三电极垫。
9.如权利要求1所述的高电子迁移率晶体管，还包含第一电桥，以及第二电桥，其中该第一电桥位于该第一源极与该第二源极第二漏极之间并横跨该栅极，或该第二电桥位于该第一漏极与该第二漏极之间并横跨该栅极。
10.如权利要求1所述的高电子迁移率晶体管，其中该基板相对于该阵列电极结构的另一侧包含凹陷区域。
11.如权利要求1所述的高电子迁移率晶体管，还包含导电层；以及
绝缘层，位于该导电层与该基板之间。
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