JPH10335598A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH10335598A JPH10335598A JP9142307A JP14230797A JPH10335598A JP H10335598 A JPH10335598 A JP H10335598A JP 9142307 A JP9142307 A JP 9142307A JP 14230797 A JP14230797 A JP 14230797A JP H10335598 A JPH10335598 A JP H10335598A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wirings
- backing
- gate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 238000009792 diffusion process Methods 0.000 claims abstract description 61
- 239000002184 metal Substances 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/92—Conductor layers on different levels connected in parallel, e.g. to reduce resistance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は、半導体素子の裏打ちを行う場合に、
配線の自由度を損なわないような裏打ちの手法を提供す
ることを目的とする。 【解決手段】半導体集積回路は、第１の方向に延在する
ゲートと、ゲートに対応して設けられる拡散層と、第１
の配線層内で第１の方向と略直交する第２の方向に延在
し拡散層と接続される複数の裏打ち配線と、複数の裏打
ち配線を互いに接続する第２の配線層に設けられた接続
配線を含むことを特徴とする。
配線の自由度を損なわないような裏打ちの手法を提供す
ることを目的とする。 【解決手段】半導体集積回路は、第１の方向に延在する
ゲートと、ゲートに対応して設けられる拡散層と、第１
の配線層内で第１の方向と略直交する第２の方向に延在
し拡散層と接続される複数の裏打ち配線と、複数の裏打
ち配線を互いに接続する第２の配線層に設けられた接続
配線を含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体集積
回路に関し、詳しくは半導体集積回路に於ける素子の配
線に関する。
回路に関し、詳しくは半導体集積回路に於ける素子の配
線に関する。
【０００２】
【従来の技術】半導体メモリ等の半導体装置に於ては、
容量の増大や動作の高速化をはかるために回路の集積度
を大きくすることが要求される。回路集積度を増大させ
てチップサイズを縮小する場合、無駄な空間が生じない
ように個々の集積回路を効率的に配置し、かつ回路間を
接続する配線を余計な抵抗や容量が生じないように最小
限の長さで結線する必要がある。
容量の増大や動作の高速化をはかるために回路の集積度
を大きくすることが要求される。回路集積度を増大させ
てチップサイズを縮小する場合、無駄な空間が生じない
ように個々の集積回路を効率的に配置し、かつ回路間を
接続する配線を余計な抵抗や容量が生じないように最小
限の長さで結線する必要がある。
【０００３】例えば半導体メモリの周辺回路では、半導
体装置の上に設けられた第１の配線層内で、半導体素子
のソース・ドレイン領域の上に抵抗の少ない金属配線を
ゲートと平行な方向に配置して、複数箇所で金属配線と
拡散層とのコンタクトを取ることが行われる。これは裏
打ちと呼ばれる手法であり、これにより拡散層の抵抗が
比較的大きいにも係わらず、十分に広い所望のゲート幅
を実現することが出来る。
体装置の上に設けられた第１の配線層内で、半導体素子
のソース・ドレイン領域の上に抵抗の少ない金属配線を
ゲートと平行な方向に配置して、複数箇所で金属配線と
拡散層とのコンタクトを取ることが行われる。これは裏
打ちと呼ばれる手法であり、これにより拡散層の抵抗が
比較的大きいにも係わらず、十分に広い所望のゲート幅
を実現することが出来る。
【０００４】図６（Ａ）及び図６（Ｂ）は、金属配線を
ソース・ドレイン領域に裏打ちした様子を示す図であ
る。図６（Ａ）及び図６（Ｂ）に於て、ポリシリコンか
らなるゲート２０１の両側に、ソース及びドレインを構
成する拡散層２０２及び２０３が配置される。Ｎ型の拡
散層はＰ型の基板２１０の表面近くに形成される。基板
２１０上方に設けられる配線層内で、拡散層２０２及び
２０３上に金属配線２０４及び２０５が、ゲート２０１
に平行に配線される。金属配線２０４及び２０５と拡散
層２０２及び２０３とは、複数のコンタクト２０６及び
２０７を介して接続される。ここで仮にコンタクト２０
６及び２０７が、図６（Ａ）の一番下に示される一つず
つしか設けられていないとすると、これらのコンタクト
が設けられた付近の拡散層領域の間では電流が流れる
が、図６（Ａ）の上部では電流が流れない。これは拡散
層２０２及び２０３の抵抗が大きいためである。
ソース・ドレイン領域に裏打ちした様子を示す図であ
る。図６（Ａ）及び図６（Ｂ）に於て、ポリシリコンか
らなるゲート２０１の両側に、ソース及びドレインを構
成する拡散層２０２及び２０３が配置される。Ｎ型の拡
散層はＰ型の基板２１０の表面近くに形成される。基板
２１０上方に設けられる配線層内で、拡散層２０２及び
２０３上に金属配線２０４及び２０５が、ゲート２０１
に平行に配線される。金属配線２０４及び２０５と拡散
層２０２及び２０３とは、複数のコンタクト２０６及び
２０７を介して接続される。ここで仮にコンタクト２０
６及び２０７が、図６（Ａ）の一番下に示される一つず
つしか設けられていないとすると、これらのコンタクト
が設けられた付近の拡散層領域の間では電流が流れる
が、図６（Ａ）の上部では電流が流れない。これは拡散
層２０２及び２０３の抵抗が大きいためである。
【０００５】図６（Ａ）及び図６（Ｂ）に示すように、
複数のコンタクト２０６及び２０７を用いて、拡散層２
０２及び２０３を金属配線２０４及び２０５で裏打ちす
ることによって、図６（Ａ）に示される拡散層２０２及
び２０３の全体に渡って拡散層２０２及び２０３間で電
流が流れることになる。このようにして、十分に広い所
望のゲート幅を得ることが出来る。
複数のコンタクト２０６及び２０７を用いて、拡散層２
０２及び２０３を金属配線２０４及び２０５で裏打ちす
ることによって、図６（Ａ）に示される拡散層２０２及
び２０３の全体に渡って拡散層２０２及び２０３間で電
流が流れることになる。このようにして、十分に広い所
望のゲート幅を得ることが出来る。
【０００６】図７は、ＮＡＮＤ回路を半導体素子で実現
した場合のレイアウトの一例を示す。図８は、図７のＮ
ＡＮＤ回路に等価な回路図である。図７及び図８に於
て、等価な要素は同一の番号で参照される。図８のＮＡ
ＮＤ回路は、ＰＭＯＳトランジスタ２２１及び２２２と
ＮＭＯＳトランジスタ２２３及び２２４を含み、入力Ｉ
ｎ１及びＩｎ２のＮＡＮＤ演算の結果がＯｕｔに出力さ
れる。
した場合のレイアウトの一例を示す。図８は、図７のＮ
ＡＮＤ回路に等価な回路図である。図７及び図８に於
て、等価な要素は同一の番号で参照される。図８のＮＡ
ＮＤ回路は、ＰＭＯＳトランジスタ２２１及び２２２と
ＮＭＯＳトランジスタ２２３及び２２４を含み、入力Ｉ
ｎ１及びＩｎ２のＮＡＮＤ演算の結果がＯｕｔに出力さ
れる。
【０００７】図７に於て、Ｐ型基板上にＮｗｅｌｌ２３
１を作り、Ｐ型拡散層２３２とＮ型拡散層２３３及びポ
リシリコンゲート２３４乃至２４１によってＣ−ＭＯＳ
トランジスタを形成する。ポリシリコンゲート２３４乃
至２４１が、トランジスタ２２１乃至２２４の何れに対
応するかは、図８にゲート２３４乃至２４１を示すこと
によって表される。
１を作り、Ｐ型拡散層２３２とＮ型拡散層２３３及びポ
リシリコンゲート２３４乃至２４１によってＣ−ＭＯＳ
トランジスタを形成する。ポリシリコンゲート２３４乃
至２４１が、トランジスタ２２１乃至２２４の何れに対
応するかは、図８にゲート２３４乃至２４１を示すこと
によって表される。
【０００８】入力Ｉｎ１は、ゲート２３６及び２３７と
ゲート２３９及び２４０に接続される。入力Ｉｎ２は、
ゲート２３４及び２３５とゲート２３８及び２４１に接
続される。グランド電圧配線２５２は、ＮＭＯＳトラン
ジスタ２２４のソースに対応する配線２５３に接続され
る。また電源電圧配線２５０は、ＰＭＯＳトランジスタ
２２１及び２２２のソースに対応する配線２５１に接続
される。出力Ｏｕｔは、ＰＭＯＳトランジスタ２２１及
び２２２のドレインに対応する配線２５４と、ＮＭＯＳ
トランジスタ２２３のドレインに対応する配線２５５に
接続される。
ゲート２３９及び２４０に接続される。入力Ｉｎ２は、
ゲート２３４及び２３５とゲート２３８及び２４１に接
続される。グランド電圧配線２５２は、ＮＭＯＳトラン
ジスタ２２４のソースに対応する配線２５３に接続され
る。また電源電圧配線２５０は、ＰＭＯＳトランジスタ
２２１及び２２２のソースに対応する配線２５１に接続
される。出力Ｏｕｔは、ＰＭＯＳトランジスタ２２１及
び２２２のドレインに対応する配線２５４と、ＮＭＯＳ
トランジスタ２２３のドレインに対応する配線２５５に
接続される。
【０００９】図７の例に於て、裏打ち用の配線２５１、
２５３、２５４、及び２５５は、Ｐ型基板上の第１配線
層に設けられる。また入力配線Ｉｎ２と通過配線３００
も第１配線層に設けられる。それに対して、電源電圧配
線２５０、グランド電圧配線２５２、入力配線Ｉｎ１、
及び通過配線４００は、第１配線層の更に上に設けられ
た第２配線層に設けられる。
２５３、２５４、及び２５５は、Ｐ型基板上の第１配線
層に設けられる。また入力配線Ｉｎ２と通過配線３００
も第１配線層に設けられる。それに対して、電源電圧配
線２５０、グランド電圧配線２５２、入力配線Ｉｎ１、
及び通過配線４００は、第１配線層の更に上に設けられ
た第２配線層に設けられる。
【００１０】このように従来一般に用いられたレイアウ
トに於ては、基本的に、第１配線層にはゲートに平行な
方向に延在する配線を配置し、第２配線層にはゲートに
垂直な方向に延在する配線を設ける。これは、互いに直
交する配線は、当然異なった配線層に設ける必要がある
からである。即ち、裏打ち用の金属配線が第１配線層で
ゲートに平行な方向に延在するために、所望のレイアウ
トを実現するためには、ゲートに垂直な方向に延在する
配線は、裏打ち用の金属配線とは別の第２配線層に設け
られることになる。
トに於ては、基本的に、第１配線層にはゲートに平行な
方向に延在する配線を配置し、第２配線層にはゲートに
垂直な方向に延在する配線を設ける。これは、互いに直
交する配線は、当然異なった配線層に設ける必要がある
からである。即ち、裏打ち用の金属配線が第１配線層で
ゲートに平行な方向に延在するために、所望のレイアウ
トを実現するためには、ゲートに垂直な方向に延在する
配線は、裏打ち用の金属配線とは別の第２配線層に設け
られることになる。
【００１１】このような従来一般に用いられた配線層の
様子を図９に示す。図９に於て図６（Ｂ）と同一の構成
要素は同一の番号で参照され、その説明は省略する。図
９に示されるように、裏打ち用の金属配線２０４及び２
０５は、第１配線層に於て紙面に直交する方向、即ちゲ
ート２０１に平行な方向に延在する。金属配線２０５に
コンタクト２０８を介して接続される配線２０９は、第
１配線層の上部に設けられる第２配線層内で、ゲート２
０１に直交する方向に延在する。
様子を図９に示す。図９に於て図６（Ｂ）と同一の構成
要素は同一の番号で参照され、その説明は省略する。図
９に示されるように、裏打ち用の金属配線２０４及び２
０５は、第１配線層に於て紙面に直交する方向、即ちゲ
ート２０１に平行な方向に延在する。金属配線２０５に
コンタクト２０８を介して接続される配線２０９は、第
１配線層の上部に設けられる第２配線層内で、ゲート２
０１に直交する方向に延在する。
【００１２】
【発明が解決しようとする課題】図７に示されるような
従来のレイアウトに於ては、入力配線Ｉｎ２や通過配線
３００は、回路素子上を通過して配線することが出来な
い。何故なら回路素子上に於ては、裏打ちされた金属配
線２５１、２５３、２５４、及び２５５が密に配線され
ており、他の配線を通すスペースが無いからである。従
って図７に示すように、入力配線Ｉｎ２や通過配線３０
０は回路素子上を迂回して配線する必要があり、配線の
自由度が著しく制約されることになる。またこのように
迂回させた場合には、配線抵抗及び配線容量が増大し信
号伝達速度の低下を招くので好ましくない。
従来のレイアウトに於ては、入力配線Ｉｎ２や通過配線
３００は、回路素子上を通過して配線することが出来な
い。何故なら回路素子上に於ては、裏打ちされた金属配
線２５１、２５３、２５４、及び２５５が密に配線され
ており、他の配線を通すスペースが無いからである。従
って図７に示すように、入力配線Ｉｎ２や通過配線３０
０は回路素子上を迂回して配線する必要があり、配線の
自由度が著しく制約されることになる。またこのように
迂回させた場合には、配線抵抗及び配線容量が増大し信
号伝達速度の低下を招くので好ましくない。
【００１３】従って本発明の目的は、半導体素子の裏打
ちを行う場合に、配線の自由度を損なわないような裏打
ちの手法を提供することである。
ちを行う場合に、配線の自由度を損なわないような裏打
ちの手法を提供することである。
【００１４】
【課題を解決するための手段】請求項１の発明に於て
は、半導体集積回路は、第１の方向に延在するゲート
と、該ゲートに対応して設けられる拡散層と、第１の配
線層内で該第１の方向と略直交する第２の方向に延在し
該拡散層と接続される複数の裏打ち配線と、該複数の裏
打ち配線を互いに接続する第２の配線層に設けられた接
続配線を含むことを特徴とする。
は、半導体集積回路は、第１の方向に延在するゲート
と、該ゲートに対応して設けられる拡散層と、第１の配
線層内で該第１の方向と略直交する第２の方向に延在し
該拡散層と接続される複数の裏打ち配線と、該複数の裏
打ち配線を互いに接続する第２の配線層に設けられた接
続配線を含むことを特徴とする。
【００１５】上記発明に於ては、第２配線層にゲートに
平行な方向に配線を引く場合に、回路素子の上を通過し
て配線することが出来ると共に、第１配線層にゲートに
直交する方向に配線を引く場合も、複数の裏打ち配線の
間隔を調整することで、回路素子の上を通過して配置す
ることが出来る。従って、通過配線等を回路素子を迂回
して配線する必要が無くなり、自由な配線の引き回しが
可能となる。
平行な方向に配線を引く場合に、回路素子の上を通過し
て配線することが出来ると共に、第１配線層にゲートに
直交する方向に配線を引く場合も、複数の裏打ち配線の
間隔を調整することで、回路素子の上を通過して配置す
ることが出来る。従って、通過配線等を回路素子を迂回
して配線する必要が無くなり、自由な配線の引き回しが
可能となる。
【００１６】請求項２の発明に於ては、請求項１記載の
半導体集積回路に於て、前記拡散層はソースに対応する
第１の拡散層とドレインに対応する第２の拡散層を含
み、前記複数の裏打ち配線は該第１の拡散層に接続され
る第１の複数の裏打ち配線と該第２の拡散層に接続され
る第２の複数の裏打ち配線を含み、前記接続配線は該第
１の複数の裏打ち配線を互いに接続する第１の接続配線
と該第２の複数の裏打ち配線を互いに接続する第２の接
続配線を含むことを特徴とする。
半導体集積回路に於て、前記拡散層はソースに対応する
第１の拡散層とドレインに対応する第２の拡散層を含
み、前記複数の裏打ち配線は該第１の拡散層に接続され
る第１の複数の裏打ち配線と該第２の拡散層に接続され
る第２の複数の裏打ち配線を含み、前記接続配線は該第
１の複数の裏打ち配線を互いに接続する第１の接続配線
と該第２の複数の裏打ち配線を互いに接続する第２の接
続配線を含むことを特徴とする。
【００１７】上記発明に於ては、通過配線等をトランジ
スタ素子を迂回して配線する必要が無くなり、自由な配
線の引き回しが可能となる。請求項３の発明に於ては、
請求項１記載の半導体集積回路に於て、前記複数の裏打
ち配線の各々は、前記第１の方向に沿って設けられた複
数のコンタクトの対応する一つを介して前記拡散層に接
続されることを特徴とする。
スタ素子を迂回して配線する必要が無くなり、自由な配
線の引き回しが可能となる。請求項３の発明に於ては、
請求項１記載の半導体集積回路に於て、前記複数の裏打
ち配線の各々は、前記第１の方向に沿って設けられた複
数のコンタクトの対応する一つを介して前記拡散層に接
続されることを特徴とする。
【００１８】上記発明に於ては、第１の方向に沿って設
けられた複数のコンタクトによって裏打ちすることで、
十分に幅の広い所望のゲート幅を実現することが出来
る。請求項４の発明に於ては、請求項１記載の半導体集
積回路に於て、前記第１の配線層に設けられる前記複数
の裏打ち配線とは別の第１の配線と、前記第２の配線層
に設けられる前記接続配線とは別の第２の配線を含み、
該第１の配線は前記第２の方向に延在し該第２の配線は
前記第１の方向に延在することを特徴とする。
けられた複数のコンタクトによって裏打ちすることで、
十分に幅の広い所望のゲート幅を実現することが出来
る。請求項４の発明に於ては、請求項１記載の半導体集
積回路に於て、前記第１の配線層に設けられる前記複数
の裏打ち配線とは別の第１の配線と、前記第２の配線層
に設けられる前記接続配線とは別の第２の配線を含み、
該第１の配線は前記第２の方向に延在し該第２の配線は
前記第１の方向に延在することを特徴とする。
【００１９】上記発明に於ては、第１の配線層内の配線
と第２の配線層内の配線とを互いに直交させることで、
第１の配線層及び第２の配線層を用いて効率的なレイア
ウトを実現することが出来る。請求項５の発明に於て
は、請求項４記載の半導体集積回路に於て、前記第２の
配線の少なくとも一つは、前記拡散層の上部を通過する
ように配置されることを特徴とする。
と第２の配線層内の配線とを互いに直交させることで、
第１の配線層及び第２の配線層を用いて効率的なレイア
ウトを実現することが出来る。請求項５の発明に於て
は、請求項４記載の半導体集積回路に於て、前記第２の
配線の少なくとも一つは、前記拡散層の上部を通過する
ように配置されることを特徴とする。
【００２０】上記発明に於ては、第２配線層にゲートに
平行な方向に配線を引く場合に、回路素子を迂回するこ
となく回路素子上を通過して配線するので、余計な配線
抵抗や配線容量をもたらすことなく、また配線の幅の分
だけ必要な配線の占有面積を少なくすることが出来る。
請求項６の発明に於ては、請求項４記載の半導体装置に
於て、前記第１の配線の少なくとも一つは、前記複数の
裏打ち配線の間を通り前記拡散層の上部を通過するよう
配置されることを特徴とする。
平行な方向に配線を引く場合に、回路素子を迂回するこ
となく回路素子上を通過して配線するので、余計な配線
抵抗や配線容量をもたらすことなく、また配線の幅の分
だけ必要な配線の占有面積を少なくすることが出来る。
請求項６の発明に於ては、請求項４記載の半導体装置に
於て、前記第１の配線の少なくとも一つは、前記複数の
裏打ち配線の間を通り前記拡散層の上部を通過するよう
配置されることを特徴とする。
【００２１】上記発明に於ては、第１配線層にゲートに
直交する方向に配線を引く場合に、回路素子を迂回する
ことなく回路素子上を通過して配線するので、余計な配
線抵抗や配線容量をもたらすことなく、また配線の幅の
分だけ必要な配線の占有面積を少なくすることが出来
る。請求項７の発明に於ては、請求項４記載の半導体集
積回路に於て、前記第２の方向に延在する別のゲート
と、該別のゲートに対応して設けられる第３の拡散層
と、第１の配線層内で該第２の方向に延在し該第３の拡
散層と複数部位で接続される別の裏打ち配線を更に含む
ことを特徴とする。
直交する方向に配線を引く場合に、回路素子を迂回する
ことなく回路素子上を通過して配線するので、余計な配
線抵抗や配線容量をもたらすことなく、また配線の幅の
分だけ必要な配線の占有面積を少なくすることが出来
る。請求項７の発明に於ては、請求項４記載の半導体集
積回路に於て、前記第２の方向に延在する別のゲート
と、該別のゲートに対応して設けられる第３の拡散層
と、第１の配線層内で該第２の方向に延在し該第３の拡
散層と複数部位で接続される別の裏打ち配線を更に含む
ことを特徴とする。
【００２２】上記発明に於ては、第１の方向にゲートが
延在する回路素子に加えて、同一の基板上で、第２の方
向にゲートが延在するトランジスタ等の回路素子を形成
する場合、ゲートに平行して裏打ち配線を配置する。従
って、第２の方向の配線は第１配線層に設け第１の方向
の配線は第２配線層に設けるという基本的なレイアウト
に背くことなく配線が可能であり、これによって配線全
体のレイアウトを効率的に行うことが出来る。
延在する回路素子に加えて、同一の基板上で、第２の方
向にゲートが延在するトランジスタ等の回路素子を形成
する場合、ゲートに平行して裏打ち配線を配置する。従
って、第２の方向の配線は第１配線層に設け第１の方向
の配線は第２配線層に設けるという基本的なレイアウト
に背くことなく配線が可能であり、これによって配線全
体のレイアウトを効率的に行うことが出来る。
【００２３】請求項８の発明に於ては、半導体装置は、
ゲートと、該ゲートに略直交する方向に延在する複数の
裏打ち用の配線と、該複数の裏打ち用の配線を互いに接
続する接続配線を含むことを特徴とする。上記発明に於
ては、ゲートに平行な方向に配線を引く場合に、裏打ち
用の配線の上を通過して配線することが出来ると共に、
ゲートに直交する方向に配線を引く場合も、複数の裏打
ち用の配線の間隔を調整することで、裏打ち用の配線の
間を通して配線することが出来る。従って、通過配線等
を回路素子を迂回して配線する必要が無くなり、自由な
配線の引き回しが可能となる。
ゲートと、該ゲートに略直交する方向に延在する複数の
裏打ち用の配線と、該複数の裏打ち用の配線を互いに接
続する接続配線を含むことを特徴とする。上記発明に於
ては、ゲートに平行な方向に配線を引く場合に、裏打ち
用の配線の上を通過して配線することが出来ると共に、
ゲートに直交する方向に配線を引く場合も、複数の裏打
ち用の配線の間隔を調整することで、裏打ち用の配線の
間を通して配線することが出来る。従って、通過配線等
を回路素子を迂回して配線する必要が無くなり、自由な
配線の引き回しが可能となる。
【００２４】請求項９の発明に於ては、請求項８記載の
半導体装置に於て、前記複数の裏打ち用の配線は第１の
配線層に設けられ、前記接続配線は第２の配線層に設け
られることを特徴とする。上記発明に於ては、２つの配
線層を用いることで、通過配線等を回路素子を迂回して
配線する必要が無くなり、自由な配線の引き回しが可能
となる。
半導体装置に於て、前記複数の裏打ち用の配線は第１の
配線層に設けられ、前記接続配線は第２の配線層に設け
られることを特徴とする。上記発明に於ては、２つの配
線層を用いることで、通過配線等を回路素子を迂回して
配線する必要が無くなり、自由な配線の引き回しが可能
となる。
【００２５】請求項１０の発明に於ては、請求項９記載
の半導体装置に於て、前記ゲートに略直交する方向に延
在する配線は前記第１の配線層に配置し、該ゲートに略
平行な方向に延在する配線は前記第２の配線層に配置す
ることを特徴とする。上記発明に於ては、第１の配線層
内の配線と第２の配線層内の配線とを互いに直交させる
ことで、第１の配線層及び第２の配線層を用いて効率的
なレイアウトを実現することが出来る。
の半導体装置に於て、前記ゲートに略直交する方向に延
在する配線は前記第１の配線層に配置し、該ゲートに略
平行な方向に延在する配線は前記第２の配線層に配置す
ることを特徴とする。上記発明に於ては、第１の配線層
内の配線と第２の配線層内の配線とを互いに直交させる
ことで、第１の配線層及び第２の配線層を用いて効率的
なレイアウトを実現することが出来る。
【００２６】請求項１１の発明に於ては、拡散層に裏打
ちを行う方法は、ゲートに略直交する方向に複数の金属
配線を配置し、該複数の金属配線の各々を該拡散層に接
続し、該複数の金属配線同士を接続する配線を設ける各
段階を含むことを特徴とする。上記発明に於ては、互い
に接続された複数の金属配線で裏打ちすることによっ
て、十分に幅の広い所望のゲート幅を実現することが出
来ると共に、ゲートに平行な方向に配線を引く場合に
は、複数の金属配線の上を通過して配線することが可能
であり、またゲートに直交する方向に配線を引く場合に
は、複数の金属配線の間隔を調整することで、金属配線
の間を通して配線することが可能である。従って、通過
配線等を回路素子を迂回して配線する必要が無くなり、
自由な配線の引き回しが可能となる。
ちを行う方法は、ゲートに略直交する方向に複数の金属
配線を配置し、該複数の金属配線の各々を該拡散層に接
続し、該複数の金属配線同士を接続する配線を設ける各
段階を含むことを特徴とする。上記発明に於ては、互い
に接続された複数の金属配線で裏打ちすることによっ
て、十分に幅の広い所望のゲート幅を実現することが出
来ると共に、ゲートに平行な方向に配線を引く場合に
は、複数の金属配線の上を通過して配線することが可能
であり、またゲートに直交する方向に配線を引く場合に
は、複数の金属配線の間隔を調整することで、金属配線
の間を通して配線することが可能である。従って、通過
配線等を回路素子を迂回して配線する必要が無くなり、
自由な配線の引き回しが可能となる。
【００２７】
【発明の実施の形態】以下に、本発明の原理と実施例を
添付の図面を用いて説明する。図１（Ａ）及び図１
（Ｂ）は、本発明の原理による半導体素子の裏打ちレイ
アウトを示す図である。図１（Ａ）に示されるように、
ポリシリコンからなるゲート１１の両側に、ソース及び
ドレインを構成する拡散層１２及び１３が配置される。
図１（Ｂ）に示されるように、例えばＮ型の拡散層１２
及び１３は、Ｐ型の基板１０の表面近くに形成される。
添付の図面を用いて説明する。図１（Ａ）及び図１
（Ｂ）は、本発明の原理による半導体素子の裏打ちレイ
アウトを示す図である。図１（Ａ）に示されるように、
ポリシリコンからなるゲート１１の両側に、ソース及び
ドレインを構成する拡散層１２及び１３が配置される。
図１（Ｂ）に示されるように、例えばＮ型の拡散層１２
及び１３は、Ｐ型の基板１０の表面近くに形成される。
【００２８】図１（Ａ）及び図１（Ｂ）に示されるよう
に、基板１０上方に設けられる第１配線層内で、裏打ち
用の複数の金属配線１４及び１５が、ゲート１１に直交
する方向に配線される。複数の金属配線１４及び１５の
一端は、コンタクト１６及び１７を介して拡散層１２及
び１３に接続される。金属配線１４及び１５の他端に
は、コンタクト２０及び２１が設けられる。金属配線１
４及び１５と直交して、即ちゲート１１と平行に、金属
配線１８及び１９が第２配線層に設けられる。この第２
配線層は、第１配線層の上方に設けられる。第２配線層
の金属配線１８及び１９は各々、コンタクト２０及び２
１を介して、裏打ち用の金属配線１４及び１５に接続さ
れる。なおここでコンタクトとは、コンタクトホール或
いはコンタクト層を介して異なった配線層間を接続する
接続部材を意味する。
に、基板１０上方に設けられる第１配線層内で、裏打ち
用の複数の金属配線１４及び１５が、ゲート１１に直交
する方向に配線される。複数の金属配線１４及び１５の
一端は、コンタクト１６及び１７を介して拡散層１２及
び１３に接続される。金属配線１４及び１５の他端に
は、コンタクト２０及び２１が設けられる。金属配線１
４及び１５と直交して、即ちゲート１１と平行に、金属
配線１８及び１９が第２配線層に設けられる。この第２
配線層は、第１配線層の上方に設けられる。第２配線層
の金属配線１８及び１９は各々、コンタクト２０及び２
１を介して、裏打ち用の金属配線１４及び１５に接続さ
れる。なおここでコンタクトとは、コンタクトホール或
いはコンタクト層を介して異なった配線層間を接続する
接続部材を意味する。
【００２９】前述のように、互いに直交する配線は、当
然異なった配線層に設ける必要がある。従って本発明に
於ては、基本的に、ゲート１１に直交する方向に延在す
る全ての配線は第１配線層に設け、ゲート１１に平行な
方向に延在する全ての配線は第２配線層に設けることに
なる。図１（Ａ）及び図１（Ｂ）に示されるように構成
すれば、従来と同様に、抵抗の比較的低い金属配線によ
って抵抗の比較的高い拡散層に裏打ちを行うことで、十
分に幅の広い所望のゲート幅を実現することが出来る。
しかも本発明に於ては、拡散層１２及び１３に接続され
る裏打ち用の金属配線１４及び１５は、第１配線層内で
ゲート１１に直交する方向に設けられる。このため図１
（Ａ）に示されるレイアウトに於ては、ゲート１１に平
行な方向に延在する通過配線（図示せず）等を、回路素
子の上を通過して第２配線層に配線することが出来る。
従って、通過配線等を回路素子を迂回して配線する必要
が無くなり、自由な配線の引き回しが可能となる。
然異なった配線層に設ける必要がある。従って本発明に
於ては、基本的に、ゲート１１に直交する方向に延在す
る全ての配線は第１配線層に設け、ゲート１１に平行な
方向に延在する全ての配線は第２配線層に設けることに
なる。図１（Ａ）及び図１（Ｂ）に示されるように構成
すれば、従来と同様に、抵抗の比較的低い金属配線によ
って抵抗の比較的高い拡散層に裏打ちを行うことで、十
分に幅の広い所望のゲート幅を実現することが出来る。
しかも本発明に於ては、拡散層１２及び１３に接続され
る裏打ち用の金属配線１４及び１５は、第１配線層内で
ゲート１１に直交する方向に設けられる。このため図１
（Ａ）に示されるレイアウトに於ては、ゲート１１に平
行な方向に延在する通過配線（図示せず）等を、回路素
子の上を通過して第２配線層に配線することが出来る。
従って、通過配線等を回路素子を迂回して配線する必要
が無くなり、自由な配線の引き回しが可能となる。
【００３０】図６（Ａ）に示されるような従来の構成で
は、ゲート２０１に平行な方向の第１配線層の配線を、
回路素子上を通過させて配置することは不可能であっ
た。しかしながら従来の構成では、ゲート２０１に直交
する方向に延在する第２配線層の配線は、回路素子上を
通過させることが出来る。それに対して図１（Ａ）及び
図１（Ｂ）に示される本発明の構成では、ゲート１１に
平行な第２配線層の配線は、回路素子上を通過させるこ
とが可能であるが、ゲート１１に直交する第１配線層の
配線は、裏打ち用の金属配線１４及び１５が存在するた
めに、回路素子上を通過して配置することが不可能であ
るように見える。
は、ゲート２０１に平行な方向の第１配線層の配線を、
回路素子上を通過させて配置することは不可能であっ
た。しかしながら従来の構成では、ゲート２０１に直交
する方向に延在する第２配線層の配線は、回路素子上を
通過させることが出来る。それに対して図１（Ａ）及び
図１（Ｂ）に示される本発明の構成では、ゲート１１に
平行な第２配線層の配線は、回路素子上を通過させるこ
とが可能であるが、ゲート１１に直交する第１配線層の
配線は、裏打ち用の金属配線１４及び１５が存在するた
めに、回路素子上を通過して配置することが不可能であ
るように見える。
【００３１】しかしながら拡散層１２及び１３に裏打ち
するためのコンタクト１６及び１７の間隔は、拡散層１
２及び１３の抵抗の影響をそれ程考慮する必要がなけれ
ば、ある程度広い間隔で設けることが出来る。例えば図
１（Ａ）の例で、コンタクト１６及び１７を一つおきに
設け、コンタクト１６及び１７と金属配線１４及び１５
の間隔を２倍にすることも可能である。このようにコン
タクト１６及び１７の間隔を広げれば、ゲート１１に直
交する第１配線層の配線も、回路素子上を通過させて配
置することが可能である。
するためのコンタクト１６及び１７の間隔は、拡散層１
２及び１３の抵抗の影響をそれ程考慮する必要がなけれ
ば、ある程度広い間隔で設けることが出来る。例えば図
１（Ａ）の例で、コンタクト１６及び１７を一つおきに
設け、コンタクト１６及び１７と金属配線１４及び１５
の間隔を２倍にすることも可能である。このようにコン
タクト１６及び１７の間隔を広げれば、ゲート１１に直
交する第１配線層の配線も、回路素子上を通過させて配
置することが可能である。
【００３２】それに対して、図１（Ａ）に示されるよう
な従来の構成では、ゲート２０１に平行な方向の第１配
線層の配線を回路素子上に通過させようとすると、裏打
ち用の金属配線の間隔を広げてスペースを作る必要があ
り、ゲート長が増大することになる。従って従来の構成
では、回路素子の特性が所望の特性からずれる結果とな
るので、第１配線層の配線を回路素子上に通過させるこ
とは現実的に不可能である。
な従来の構成では、ゲート２０１に平行な方向の第１配
線層の配線を回路素子上に通過させようとすると、裏打
ち用の金属配線の間隔を広げてスペースを作る必要があ
り、ゲート長が増大することになる。従って従来の構成
では、回路素子の特性が所望の特性からずれる結果とな
るので、第１配線層の配線を回路素子上に通過させるこ
とは現実的に不可能である。
【００３３】このように本発明による裏打ちレイアウト
に従えば、ゲート１１に平行な方向に延在する第２配線
層の配線を、回路素子の上を通過して配置することが出
来ると共に、ゲート１１に直交する方向に延在する第１
配線層の配線も、コンタクトの間隔を調整することで、
回路素子の上を通過して配置することが出来る。従っ
て、通過配線等を回路素子を迂回して配線する必要が無
くなり、自由な配線の引き回しが可能となる。
に従えば、ゲート１１に平行な方向に延在する第２配線
層の配線を、回路素子の上を通過して配置することが出
来ると共に、ゲート１１に直交する方向に延在する第１
配線層の配線も、コンタクトの間隔を調整することで、
回路素子の上を通過して配置することが出来る。従っ
て、通過配線等を回路素子を迂回して配線する必要が無
くなり、自由な配線の引き回しが可能となる。
【００３４】以下に本発明の実施例を、添付の図面を用
いて説明する。図２は、図７と同様の２入力ＮＡＮＤ回
路を、本発明による裏打ちレイアウトで構成した実施例
を示す。図３は、図２のＮＡＮＤ回路に等価な回路図で
ある。図２及び図３に於て、等価な要素は同一の番号で
参照される。図２に於て、Ｐ型基板上にＮｗｅｌｌ１３
１を作り、Ｐ型拡散層１３２とＮ型拡散層１３３及びポ
リシリコンゲート１３４乃至１４１によってＣ−ＭＯＳ
トランジスタを形成する。ポリシリコンゲート１３４乃
至１４１が、トランジスタ１２１乃至１２４の何れに対
応するかは、図３にゲート１３４乃至１４１を示すこと
によって表される。
いて説明する。図２は、図７と同様の２入力ＮＡＮＤ回
路を、本発明による裏打ちレイアウトで構成した実施例
を示す。図３は、図２のＮＡＮＤ回路に等価な回路図で
ある。図２及び図３に於て、等価な要素は同一の番号で
参照される。図２に於て、Ｐ型基板上にＮｗｅｌｌ１３
１を作り、Ｐ型拡散層１３２とＮ型拡散層１３３及びポ
リシリコンゲート１３４乃至１４１によってＣ−ＭＯＳ
トランジスタを形成する。ポリシリコンゲート１３４乃
至１４１が、トランジスタ１２１乃至１２４の何れに対
応するかは、図３にゲート１３４乃至１４１を示すこと
によって表される。
【００３５】入力Ｉｎ１は、ゲート１３６及び１３７と
ゲート１３９及び１４０に接続される。入力Ｉｎ２は、
ゲート１３４及び１３５とゲート１３８及び１４１に接
続される。グランド電圧配線１５２は、ＮＭＯＳトラン
ジスタ１２４のソースに対応する配線１５３に接続され
る。また電源電圧配線１５０は、ＰＭＯＳトランジスタ
１２１及び１２２のソースに対応する配線１５１に接続
される。出力Ｏｕｔは、ＰＭＯＳトランジスタ１２１及
び１２２のドレインに対応する配線１５４と、ＮＭＯＳ
トランジスタ１２３のドレインに対応する配線１５５に
接続される。
ゲート１３９及び１４０に接続される。入力Ｉｎ２は、
ゲート１３４及び１３５とゲート１３８及び１４１に接
続される。グランド電圧配線１５２は、ＮＭＯＳトラン
ジスタ１２４のソースに対応する配線１５３に接続され
る。また電源電圧配線１５０は、ＰＭＯＳトランジスタ
１２１及び１２２のソースに対応する配線１５１に接続
される。出力Ｏｕｔは、ＰＭＯＳトランジスタ１２１及
び１２２のドレインに対応する配線１５４と、ＮＭＯＳ
トランジスタ１２３のドレインに対応する配線１５５に
接続される。
【００３６】図２の実施例に於て、裏打ち用の配線１５
１、１５３、１５４、及び１５５は、Ｐ型基板上の第１
配線層に設けられる。また入力配線Ｉｎ１と通過配線１
７０も第１配線層に設けられる。それに対して、電源電
圧配線１５０、グランド電圧配線１５２、入力配線Ｉｎ
２、及び通過配線１６０は、第１配線層の更に上に設け
られた第２配線層に設けられる。
１、１５３、１５４、及び１５５は、Ｐ型基板上の第１
配線層に設けられる。また入力配線Ｉｎ１と通過配線１
７０も第１配線層に設けられる。それに対して、電源電
圧配線１５０、グランド電圧配線１５２、入力配線Ｉｎ
２、及び通過配線１６０は、第１配線層の更に上に設け
られた第２配線層に設けられる。
【００３７】図２のレイアウトに於ては、入力配線Ｉｎ
２と通過配線１６０は、拡散領域１３２に設けられたＰ
ＭＯＳトランジスタ１２１及び１２２（図３）の回路素
子の上を、通過するように配置することが出来る。従っ
て、図７の従来のレイアウトと比較して、ゲートに平行
な方向の配線の自由度が大きい。即ち図２の本発明のレ
イアウトに於ては、配線抵抗や配線容量が最小限になる
ように配線することが出来る。また図２の本発明のレイ
アウトでは、入力配線Ｉｎ２及び通過配線１６０を回路
素子の外側に迂回させずに引くことが出来るので、図７
の従来のレイアウトに比較して、入力配線Ｉｎ２及び通
過配線１６０の配線幅の分だけ、小さな面積で全体をレ
イアウトすることが出来る。
２と通過配線１６０は、拡散領域１３２に設けられたＰ
ＭＯＳトランジスタ１２１及び１２２（図３）の回路素
子の上を、通過するように配置することが出来る。従っ
て、図７の従来のレイアウトと比較して、ゲートに平行
な方向の配線の自由度が大きい。即ち図２の本発明のレ
イアウトに於ては、配線抵抗や配線容量が最小限になる
ように配線することが出来る。また図２の本発明のレイ
アウトでは、入力配線Ｉｎ２及び通過配線１６０を回路
素子の外側に迂回させずに引くことが出来るので、図７
の従来のレイアウトに比較して、入力配線Ｉｎ２及び通
過配線１６０の配線幅の分だけ、小さな面積で全体をレ
イアウトすることが出来る。
【００３８】前述のように本発明による裏打ちレイアウ
トでは、ゲートに平行な配線だけではなく、ゲートに直
交する配線でさえ、必要ならば回路素子の上を通過して
配置することが出来る。しかし図２に示すようなＣ−Ｍ
ＯＳトランジスタの場合、Ｐ型トランジスタを作成する
Ｎｗｅｌｌ領域１３１と、Ｎ型トランジスタを作成する
領域とはある程度分離する必要があり、Ｐ型トランジス
タとＮ型トランジスタとの間にはある程度の空間が存在
する。従って図２に示すようなＣ−ＭＯＳトランジスタ
の構成の場合、ゲートに直交する方向（図面の横方向）
に延在する配線を引くスペースは十分にあり、例えば通
過配線１７０を回路素子の上を通過させる必要性はな
い。
トでは、ゲートに平行な配線だけではなく、ゲートに直
交する配線でさえ、必要ならば回路素子の上を通過して
配置することが出来る。しかし図２に示すようなＣ−Ｍ
ＯＳトランジスタの場合、Ｐ型トランジスタを作成する
Ｎｗｅｌｌ領域１３１と、Ｎ型トランジスタを作成する
領域とはある程度分離する必要があり、Ｐ型トランジス
タとＮ型トランジスタとの間にはある程度の空間が存在
する。従って図２に示すようなＣ−ＭＯＳトランジスタ
の構成の場合、ゲートに直交する方向（図面の横方向）
に延在する配線を引くスペースは十分にあり、例えば通
過配線１７０を回路素子の上を通過させる必要性はな
い。
【００３９】図４は、図２の実施例の変形例を示す。図
４に於て図２と同一の要素は同一の番号で参照され、そ
の説明は省略される。図４は、本発明による裏打ちのレ
イアウトと従来の裏打ちのレイアウトとを同一の基板上
で混在して使用可能であることを示すものである。例え
ば、図２のレイアウトに於て通過配線１７０の右延長上
に、図面左右方向に延在するゲートを有するトランジス
タを配置する必要があるとする。このとき図４に示され
るように、従来のレイアウトに従って、ポリシリコンで
構成されるゲート１７１と、裏打ち用の金属配線１７２
をＮ型拡散層１７３上に設けることによって、通過配線
１７０にＮ型トランジスタを接続することが出来る。な
お図４に於て、ゲート１７１には何等の配線も接続され
ていないが、図４は本発明による裏打ちのレイアウトと
従来の裏打ちのレイアウトとを同一基板上で混在して使
用可能であることを概念的に示すためのものであり、詳
細な配線等は省略してある。
４に於て図２と同一の要素は同一の番号で参照され、そ
の説明は省略される。図４は、本発明による裏打ちのレ
イアウトと従来の裏打ちのレイアウトとを同一の基板上
で混在して使用可能であることを示すものである。例え
ば、図２のレイアウトに於て通過配線１７０の右延長上
に、図面左右方向に延在するゲートを有するトランジス
タを配置する必要があるとする。このとき図４に示され
るように、従来のレイアウトに従って、ポリシリコンで
構成されるゲート１７１と、裏打ち用の金属配線１７２
をＮ型拡散層１７３上に設けることによって、通過配線
１７０にＮ型トランジスタを接続することが出来る。な
お図４に於て、ゲート１７１には何等の配線も接続され
ていないが、図４は本発明による裏打ちのレイアウトと
従来の裏打ちのレイアウトとを同一基板上で混在して使
用可能であることを概念的に示すためのものであり、詳
細な配線等は省略してある。
【００４０】図４に示されるように、本発明のレイアウ
トに従えば、例えば通過配線１７０等の図面左右方向の
配線は第１配線層に設けられ、通過配線１６０等の図面
上下方向の配線は第２配線層に設けられる。従って、通
過配線１７０等の図面左右方向の配線に左右方向にゲー
トが延在するトランジスタ等の回路素子を接続する場
合、本発明の裏打ちレイアウトを用いるよりは、従来技
術の裏打ちレイアウトを用いた方が望ましい。これは、
従来技術の裏打ちレイアウトを用いた方が、左右方向の
配線は第１配線層に設け上下方向の配線は第２配線層に
設けるという基本的な原理に背くことなく配線が可能に
なるからであり、これによって、他の配線を考えた場合
の全体のレイアウトを効率的に行うことが出来る。
トに従えば、例えば通過配線１７０等の図面左右方向の
配線は第１配線層に設けられ、通過配線１６０等の図面
上下方向の配線は第２配線層に設けられる。従って、通
過配線１７０等の図面左右方向の配線に左右方向にゲー
トが延在するトランジスタ等の回路素子を接続する場
合、本発明の裏打ちレイアウトを用いるよりは、従来技
術の裏打ちレイアウトを用いた方が望ましい。これは、
従来技術の裏打ちレイアウトを用いた方が、左右方向の
配線は第１配線層に設け上下方向の配線は第２配線層に
設けるという基本的な原理に背くことなく配線が可能に
なるからであり、これによって、他の配線を考えた場合
の全体のレイアウトを効率的に行うことが出来る。
【００４１】上記のことは、第２配線層の上部に更に第
３配線層を設けた場合を考えるとより明確になる。図５
は、第３配線層を設けた場合の各層の配線レイアウトを
摸式的に示す図である。ゲート１８３に対する本発明の
裏打ちレイアウトでは、左右方向の配線１８２が第１配
線層に、上下方向の配線１８１が第２配線層に設けられ
る。従って、第３配線層の配線１８０が左右方向に引か
れている場合、本発明のレイアウトと第３配線層とは比
較的容易に接続することが出来る。しかしながらゲート
１８６が左右方向に延在するような回路素子を形成する
必要がある場合、第２配線層の配線１８４を介して第３
配線層の配線１８０と接続すること考えると、第１配線
層の配線１８５は左右方向に配線されることが望まし
い。従って、第１配線層に設けられる裏打ち用の金属配
線１８５は、ゲート１８６に平行な方向に引くのが望ま
しいことになる。即ち、本発明のレイアウトと従来技術
のレイアウトとを、適宜組み合わせることでより効率的
な配線のレイアウトが可能になる。
３配線層を設けた場合を考えるとより明確になる。図５
は、第３配線層を設けた場合の各層の配線レイアウトを
摸式的に示す図である。ゲート１８３に対する本発明の
裏打ちレイアウトでは、左右方向の配線１８２が第１配
線層に、上下方向の配線１８１が第２配線層に設けられ
る。従って、第３配線層の配線１８０が左右方向に引か
れている場合、本発明のレイアウトと第３配線層とは比
較的容易に接続することが出来る。しかしながらゲート
１８６が左右方向に延在するような回路素子を形成する
必要がある場合、第２配線層の配線１８４を介して第３
配線層の配線１８０と接続すること考えると、第１配線
層の配線１８５は左右方向に配線されることが望まし
い。従って、第１配線層に設けられる裏打ち用の金属配
線１８５は、ゲート１８６に平行な方向に引くのが望ま
しいことになる。即ち、本発明のレイアウトと従来技術
のレイアウトとを、適宜組み合わせることでより効率的
な配線のレイアウトが可能になる。
【００４２】以上の本発明の説明は実施例に基づいて行
われたが、本発明は上記実施例に限定されることなく、
特許請求の範囲に記載の範囲内で変形・変更が可能なも
のである。
われたが、本発明は上記実施例に限定されることなく、
特許請求の範囲に記載の範囲内で変形・変更が可能なも
のである。
【００４３】
【発明の効果】請求項１の発明に於ては、第２配線層に
ゲートに平行な方向に配線を引く場合に、回路素子の上
を通過して配線することが出来ると共に、第１配線層に
ゲートに直交する方向に配線を引く場合も、複数の裏打
ち配線の間隔を調整することで、回路素子の上を通過し
て配置することが出来る。従って、通過配線等を回路素
子を迂回して配線する必要が無くなり、自由な配線の引
き回しが可能となる。
ゲートに平行な方向に配線を引く場合に、回路素子の上
を通過して配線することが出来ると共に、第１配線層に
ゲートに直交する方向に配線を引く場合も、複数の裏打
ち配線の間隔を調整することで、回路素子の上を通過し
て配置することが出来る。従って、通過配線等を回路素
子を迂回して配線する必要が無くなり、自由な配線の引
き回しが可能となる。
【００４４】請求項２の発明に於ては、通過配線等をト
ランジスタ素子を迂回して配線する必要が無くなり、自
由な配線の引き回しが可能となる。請求項３の発明に於
ては、第１の方向に沿って設けられた複数のコンタクト
によって裏打ちすることで、十分に幅の広い所望のゲー
ト幅を実現することが出来る。
ランジスタ素子を迂回して配線する必要が無くなり、自
由な配線の引き回しが可能となる。請求項３の発明に於
ては、第１の方向に沿って設けられた複数のコンタクト
によって裏打ちすることで、十分に幅の広い所望のゲー
ト幅を実現することが出来る。
【００４５】請求項４の発明に於ては、第１の配線層内
の配線と第２の配線層内の配線とを互いに直交させるこ
とで、第１の配線層及び第２の配線層を用いて効率的な
レイアウトを実現することが出来る。請求項５の発明に
於ては、第２配線層にゲートに平行な方向に配線を引く
場合に、回路素子を迂回することなく回路素子上を通過
して配線するので、余計な配線抵抗や配線容量をもたら
すことなく、また配線の幅の分だけ必要な配線の占有面
積を少なくすることが出来る。
の配線と第２の配線層内の配線とを互いに直交させるこ
とで、第１の配線層及び第２の配線層を用いて効率的な
レイアウトを実現することが出来る。請求項５の発明に
於ては、第２配線層にゲートに平行な方向に配線を引く
場合に、回路素子を迂回することなく回路素子上を通過
して配線するので、余計な配線抵抗や配線容量をもたら
すことなく、また配線の幅の分だけ必要な配線の占有面
積を少なくすることが出来る。
【００４６】請求項６の発明に於ては、第１配線層にゲ
ートに直交する方向に配線を引く場合に、回路素子を迂
回することなく回路素子上を通過して配線するので、余
計な配線抵抗や配線容量をもたらすことなく、また配線
の幅の分だけ必要な配線の占有面積を少なくすることが
出来る。請求項７の発明に於ては、第１の方向にゲート
が延在する回路素子に加えて、同一の基板上で、第２の
方向にゲートが延在するトランジスタ等の回路素子を形
成する場合、ゲートに平行して裏打ち配線を配置する。
従って、第２の方向の配線は第１配線層に設け第１の方
向の配線は第２配線層に設けるという基本的なレイアウ
トに背くことなく配線が可能であり、これによって配線
全体のレイアウトを効率的に行うことが出来る。
ートに直交する方向に配線を引く場合に、回路素子を迂
回することなく回路素子上を通過して配線するので、余
計な配線抵抗や配線容量をもたらすことなく、また配線
の幅の分だけ必要な配線の占有面積を少なくすることが
出来る。請求項７の発明に於ては、第１の方向にゲート
が延在する回路素子に加えて、同一の基板上で、第２の
方向にゲートが延在するトランジスタ等の回路素子を形
成する場合、ゲートに平行して裏打ち配線を配置する。
従って、第２の方向の配線は第１配線層に設け第１の方
向の配線は第２配線層に設けるという基本的なレイアウ
トに背くことなく配線が可能であり、これによって配線
全体のレイアウトを効率的に行うことが出来る。
【００４７】請求項８の発明に於ては、ゲートに平行な
方向に配線を引く場合に、裏打ち用の配線の上を通過し
て配線することが出来ると共に、ゲートに直交する方向
に配線を引く場合も、複数の裏打ち用の配線の間隔を調
整することで、裏打ち用の配線の間を通して配線するこ
とが出来る。従って、通過配線等を回路素子を迂回して
配線する必要が無くなり、自由な配線の引き回しが可能
となる。
方向に配線を引く場合に、裏打ち用の配線の上を通過し
て配線することが出来ると共に、ゲートに直交する方向
に配線を引く場合も、複数の裏打ち用の配線の間隔を調
整することで、裏打ち用の配線の間を通して配線するこ
とが出来る。従って、通過配線等を回路素子を迂回して
配線する必要が無くなり、自由な配線の引き回しが可能
となる。
【００４８】請求項９の発明に於ては、２つの配線層を
用いることで、通過配線等を回路素子を迂回して配線す
る必要が無くなり、自由な配線の引き回しが可能とな
る。請求項１０の発明に於ては、第１の配線層内の配線
と第２の配線層内の配線とを互いに直交させることで、
第１の配線層及び第２の配線層を用いて効率的なレイア
ウトを実現することが出来る。
用いることで、通過配線等を回路素子を迂回して配線す
る必要が無くなり、自由な配線の引き回しが可能とな
る。請求項１０の発明に於ては、第１の配線層内の配線
と第２の配線層内の配線とを互いに直交させることで、
第１の配線層及び第２の配線層を用いて効率的なレイア
ウトを実現することが出来る。
【００４９】請求項１１の発明に於ては、互いに接続さ
れた複数の金属配線で裏打ちすることによって、十分に
幅の広い所望のゲート幅を実現することが出来ると共
に、ゲートに平行な方向に配線を引く場合には、複数の
金属配線の上を通過して配線することが可能であり、ま
たゲートに直交する方向に配線を引く場合には、複数の
金属配線の間隔を調整することで、金属配線の間を通し
て配線することが可能である。従って、通過配線等を回
路素子を迂回して配線する必要が無くなり、自由な配線
の引き回しが可能となる。
れた複数の金属配線で裏打ちすることによって、十分に
幅の広い所望のゲート幅を実現することが出来ると共
に、ゲートに平行な方向に配線を引く場合には、複数の
金属配線の上を通過して配線することが可能であり、ま
たゲートに直交する方向に配線を引く場合には、複数の
金属配線の間隔を調整することで、金属配線の間を通し
て配線することが可能である。従って、通過配線等を回
路素子を迂回して配線する必要が無くなり、自由な配線
の引き回しが可能となる。
【図１】（Ａ）及び（Ｂ）は、本発明の原理による半導
体素子の裏打ちレイアウトを示す図である。
体素子の裏打ちレイアウトを示す図である。
【図２】本発明による裏打ちレイアウトで２入力ＮＡＮ
Ｄ回路を構成した実施例を示す図である。
Ｄ回路を構成した実施例を示す図である。
【図３】図２のＮＡＮＤ回路に等価な回路を示す回路図
である。
である。
【図４】図２の実施例の変形例を示す図である。
【図５】第３配線層を設けた場合の各層の配線レイアウ
トを摸式的に示す図である。
トを摸式的に示す図である。
【図６】（Ａ）及び（Ｂ）は、金属配線をソース・ドレ
イン領域に裏打ちする従来技術のレイアウトを示す図で
ある。
イン領域に裏打ちする従来技術のレイアウトを示す図で
ある。
【図７】従来技術の裏打ちレイアウトを用いてＮＡＮＤ
回路を実現した場合のレイアウトの一例を示す図であ
る。
回路を実現した場合のレイアウトの一例を示す図であ
る。
【図８】図７のＮＡＮＤ回路に等価な回路図である。
【図９】従来技術による配線層の構成を示す図である。
１０ Ｐ型基板 １１ ゲート １２ 拡散層 １３ 拡散層 １４ 裏打ち用金属配線 １５ 裏打ち用金属配線 １６ コンタクト １７ コンタクト １８ 接続用配線 １９ 接続用配線 ２０ コンタクト ２１ コンタクト １２１、１２２、１２３、１２４ トランジスタ １３１ Ｎｗｅｌｌ １３２ Ｐ型拡散層 １３３ Ｎ型拡散層 １３４、１３５、１３６、１３７、１３８、１３９、１
４０、１４１ ポリシ リコンゲート １５０ 電源電圧配線 １５１ ＰＭＯＳソース側配線 １５２ グランド電圧配線 １５３ ＮＭＯＳソース側配線 １５４ ＰＭＯＳドレイン側配線 １５５ ＮＭＯＳドレイン側配線 １６０ 通過配線 １７０ 通過配線 ２２１、２２２、２２３、２２４ トランジスタ ２３１ Ｎｗｅｌｌ ２３２ Ｐ型拡散層 ２３３ Ｎ型拡散層 ２３４、２３５、２３６、２３７、２３８、２３９、２
４０、２４１ ポリシリコンゲート ２５０ 電源電圧配線 ２５１ ＰＭＯＳソース側配線 ２５２ グランド電圧配線 ２５３ ＮＭＯＳソース側配線 ２５４ ＰＭＯＳドレイン側配線 ２５５ ＮＭＯＳドレイン側配線 ３００ 通過配線 ４００ 通過配線
４０、１４１ ポリシ リコンゲート １５０ 電源電圧配線 １５１ ＰＭＯＳソース側配線 １５２ グランド電圧配線 １５３ ＮＭＯＳソース側配線 １５４ ＰＭＯＳドレイン側配線 １５５ ＮＭＯＳドレイン側配線 １６０ 通過配線 １７０ 通過配線 ２２１、２２２、２２３、２２４ トランジスタ ２３１ Ｎｗｅｌｌ ２３２ Ｐ型拡散層 ２３３ Ｎ型拡散層 ２３４、２３５、２３６、２３７、２３８、２３９、２
４０、２４１ ポリシリコンゲート ２５０ 電源電圧配線 ２５１ ＰＭＯＳソース側配線 ２５２ グランド電圧配線 ２５３ ＮＭＯＳソース側配線 ２５４ ＰＭＯＳドレイン側配線 ２５５ ＮＭＯＳドレイン側配線 ３００ 通過配線 ４００ 通過配線
Claims (11)
- 【請求項１】第１の方向に延在するゲートと、 該ゲートに対応して設けられる拡散層と、 第１の配線層内で該第１の方向と略直交する第２の方向
に延在し該拡散層と接続される複数の裏打ち配線と、 該複数の裏打ち配線を互いに接続する第２の配線層に設
けられた接続配線を含むことを特徴とする半導体集積回
路。 - 【請求項２】前記拡散層はソースに対応する第１の拡散
層とドレインに対応する第２の拡散層を含み、 前記複数の裏打ち配線は該第１の拡散層に接続される第
１の複数の裏打ち配線と該第２の拡散層に接続される第
２の複数の裏打ち配線を含み、 前記接続配線は該第１の複数の裏打ち配線を互いに接続
する第１の接続配線と該第２の複数の裏打ち配線を互い
に接続する第２の接続配線を含むことを特徴とする請求
項１記載の半導体集積回路。 - 【請求項３】前記複数の裏打ち配線の各々は、前記第１
の方向に沿って設けられた複数のコンタクトの対応する
少なくとも一つを介して前記拡散層に接続されることを
特徴とする請求項１記載の半導体集積回路。 - 【請求項４】前記第１の配線層に設けられる前記複数の
裏打ち配線とは別の第１の配線と、 前記第２の配線層に設けられる前記接続配線とは別の第
２の配線を含み、該第１の配線は前記第２の方向に延在
し該第２の配線は前記第１の方向に延在することを特徴
とする請求項１記載の半導体集積回路。 - 【請求項５】前記第２の配線の少なくとも一つは、前記
拡散層の上部を通過するように配置されることを特徴と
する請求項４記載の半導体集積回路。 - 【請求項６】前記第１の配線の少なくとも一つは、前記
複数の裏打ち配線の間を通り前記拡散層の上部を通過す
るよう配置されることを特徴とする請求項４記載の半導
体集積回路。 - 【請求項７】前記第２の方向に延在する別のゲートと、 該別のゲートに対応して設けられる第３の拡散層と、 第１の配線層内で該第２の方向に延在し該第３の拡散層
と複数部位で接続される別の裏打ち配線を更に含むこと
を特徴とする請求項４記載の半導体集積回路。 - 【請求項８】ゲートと、 該ゲートに略直交する方向に延在する複数の裏打ち用の
配線と、 該複数の裏打ち用の配線を互いに接続する接続配線を含
むことを特徴とする半導体装置。 - 【請求項９】前記複数の裏打ち用の配線は第１の配線層
に設けられ、前記接続配線は第２の配線層に設けられる
ことを特徴とする請求項８記載の半導体装置。 - 【請求項１０】前記ゲートに略直交する方向に延在する
配線は前記第１の配線層に配置し、該ゲートに略平行な
方向に延在する配線は前記第２の配線層に配置すること
を特徴とする請求項９記載の半導体装置。 - 【請求項１１】拡散層に裏打ちを行う方法であって、 ゲートに略直交する方向に複数の金属配線を配置し、 該複数の金属配線の各々を該拡散層に接続し、 該複数の金属配線同士を接続する配線を設ける各段階を
含むことを特徴とする方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14230797A JP3405508B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体集積回路 |
| US08/970,563 US6020612A (en) | 1997-05-30 | 1997-11-14 | Semiconductor integrated circuit having efficient layout of wiring lines |
| KR1019970061129A KR100287468B1 (ko) | 1997-05-30 | 1997-11-19 | 반도체 집적 회로 |
| TW086118202A TW364192B (en) | 1997-05-30 | 1997-12-03 | Semiconductor integrated circuit having efficient layout of wiring lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14230797A JP3405508B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335598A true JPH10335598A (ja) | 1998-12-18 |
| JP3405508B2 JP3405508B2 (ja) | 2003-05-12 |
Family
ID=15312328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14230797A Expired - Fee Related JP3405508B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6020612A (ja) |
| JP (1) | JP3405508B2 (ja) |
| KR (1) | KR100287468B1 (ja) |
| TW (1) | TW364192B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515956A (ja) * | 2002-10-08 | 2006-06-08 | グレイト・ウォール・セミコンダクター・コーポレイション | パワーｍｏｓｆｅｔ |
| WO2024057528A1 (ja) * | 2022-09-16 | 2024-03-21 | キオクシア株式会社 | 半導体装置、その設計方法、及びその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270788A (ja) * | 2001-03-14 | 2002-09-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| DE10126566C1 (de) | 2001-05-31 | 2002-12-05 | Infineon Technologies Ag | Integrierte Schaltung |
| JP2005302953A (ja) * | 2004-04-09 | 2005-10-27 | Toshiba Corp | 半導体装置 |
| JP2009054702A (ja) * | 2007-08-24 | 2009-03-12 | Panasonic Corp | 半導体集積回路 |
| US10978387B2 (en) * | 2017-05-25 | 2021-04-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0585601B1 (en) * | 1992-07-31 | 1999-04-28 | Hughes Electronics Corporation | Integrated circuit security system and method with implanted interconnections |
| JPH07235650A (ja) * | 1993-12-27 | 1995-09-05 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5721144A (en) * | 1995-04-27 | 1998-02-24 | International Business Machines Corporation | Method of making trimmable modular MOSFETs for high aspect ratio applications |
| EP0749156B1 (de) * | 1995-05-23 | 1999-08-11 | Siemens Aktiengesellschaft | Halbleiteranordnung mit selbstjustierten Kontakten und Verfahren zu ihrer Herstellung |
-
1997
- 1997-05-30 JP JP14230797A patent/JP3405508B2/ja not_active Expired - Fee Related
- 1997-11-14 US US08/970,563 patent/US6020612A/en not_active Expired - Lifetime
- 1997-11-19 KR KR1019970061129A patent/KR100287468B1/ko not_active IP Right Cessation
- 1997-12-03 TW TW086118202A patent/TW364192B/zh not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515956A (ja) * | 2002-10-08 | 2006-06-08 | グレイト・ウォール・セミコンダクター・コーポレイション | パワーｍｏｓｆｅｔ |
| JP4641259B2 (ja) * | 2002-10-08 | 2011-03-02 | グレイト・ウォール・セミコンダクター・コーポレイション | パワーｍｏｓｆｅｔ |
| WO2024057528A1 (ja) * | 2022-09-16 | 2024-03-21 | キオクシア株式会社 | 半導体装置、その設計方法、及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980086430A (ko) | 1998-12-05 |
| KR100287468B1 (ko) | 2001-04-16 |
| JP3405508B2 (ja) | 2003-05-12 |
| TW364192B (en) | 1999-07-11 |
| US6020612A (en) | 2000-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7768768B2 (en) | Semiconductor device including power switch and power reinforcement cell | |
| JP2008118004A (ja) | 半導体集積回路 | |
| US6269466B1 (en) | Method of constructing an integrated circuit utilizing multiple layers of interconnect | |
| US6675361B1 (en) | Method of constructing an integrated circuit comprising an embedded macro | |
| JP4623885B2 (ja) | 半導体記憶装置 | |
| JPH0831578B2 (ja) | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 | |
| JPH10335598A (ja) | 半導体集積回路 | |
| JP2008305852A (ja) | 半導体装置 | |
| JP3181000B2 (ja) | 半導体集積回路装置 | |
| JPH06140607A (ja) | 半導体集積回路 | |
| JPH02285656A (ja) | スタンダードセル方式の半導体集積回路 | |
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| WO2000005764A1 (fr) | Circuit integre a semiconducteur avec integration sur la plaquette et procede de conception correspondant | |
| JP4494537B2 (ja) | スタンダードセル方式の半導体集積回路の配線設計方法 | |
| WO2023053203A1 (ja) | 半導体集積回路装置 | |
| JP3980122B2 (ja) | 半導体装置 | |
| JP2002343939A (ja) | 半導体メモリ素子におけるセンスアンプレイアウト方法及びこれを用いる半導体メモリ素子 | |
| US5977573A (en) | Wiring pattern for a semiconductor integrated circuit device | |
| JP2001156178A (ja) | 半導体装置および半導体装置の自動レイアウト方法 | |
| JPH0140499B2 (ja) | ||
| JP4732728B2 (ja) | ゲートアレイ集積回路およびそのレイアウト方法 | |
| US6275784B1 (en) | Design method of routing signal lines between circuit blocks for equalizing characteristics of circuit blocks and semiconductor integrated circuit device designed therethrough | |
| JP2010087341A (ja) | 半導体装置 | |
| JP2634800B2 (ja) | 半導体集積回路スタンダードセル | |
| JP3052374B2 (ja) | Ｃｍｏｓ集積回路のレイアウト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030218 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080307 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090307 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090307 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100307 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100307 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120307 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130307 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140307 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |