JP2015042001A - 半導体装置 - Google Patents

Abstract

【課題】インピーダンス整合および低コスト化が可能な半導体装置を提供すること。【解決手段】上面に出力配線１２ｄ、および接地パターン１２ｃを有する基板１２と、基板１２の上面に設けられ、ドレイン電極１４Ｄを備え、ドレイン電極１４Ｄが出力配線１２ｄに接続された半導体チップ１４と、基板１２とは別の絶縁体により形成され、基板１２上に設けられた部品１６と、を具備し、部品１６は、出力配線１２ｄとの間に絶縁体を介して対向する配線パターン１６ａ、接地パターン１２ｃと接続される配線パターン１６ｂ、および配線パターン１６ａ並びに１６ｂとの間を接続し、配線パターン１６ａの幅より小さい幅を有する配線パターン１６ｃを有する半導体装置。【選択図】図１

Description

本発明は半導体装置に関する。

高周波信号を増幅する半導体装置において信号の損失を抑制するためには、入力側と出力側とでインピーダンスを整合することが求められる。インピーダンス整合のためにキャパシタおよびインダクタなどの素子を用いる（特許文献１〜６）。信号の周波数に応じて、キャパシタの容量およびインダクタのインダクタンスを変更することが好ましい。

特開平６−５７９４号公報 特開平８−２０４４６３号公報 特開２０００−１０６５１０号公報 特開２００４−９６３７９号公報 特開２００９−２８４００５号公報 特開２０１０−１９９８７４号公報

半導体装置の基板にインダクタなどとして機能するパターンを設けることがある。しかし基板にパターンを形成すると、基板が特定の周波数専用になる。つまり当該基板を用いて他の周波数においてインピーダンス整合することが困難になる。複数の周波数に応じて複数の基板を製造することは半導体装置の高コスト化を引き起こす。本発明は、インピーダンス整合および低コスト化が可能な半導体装置を提供することを目的とする。

本発明は、上面に信号配線、および接地パターンを有する基板と、前記基板の上面に設けられ、出力端子を備え、前記出力端子が前記信号配線に接続された半導体チップと、前記基板とは別の絶縁体により形成され、前記基板上に設けられた部品と、を具備し、前記部品は、前記信号配線との間に前記絶縁体を介して対向する第１パターン、前記接地パターンと接続される第２パターン、および前記第１パターンおよび前記第２パターンとの間を接続し、前記第１パターンの幅より小さい幅を有する第３パターンを有する半導体装置である。

上記構成において、前記第１パターンは前記部品の上面に設けられている構成とすることができる。

上記構成において、前記第１パターンは前記部品の内部に設けられ、前記第１パターンと前記第３パターンとを接続するビア配線を具備する構成とすることができる。

上記構成において、前記第３パターンは前記部品の上面および側面に設けられている構成とすることができる。

上記構成において、前記第１パターンは、前記第２パターンと、前記基板の上面の広がる方向において離間している構成とすることができる。

上記構成において、前記第１パターンは、平面的に見て前記第２パターンと離間している構成とすることができる。

上記構成において、前記第３パターンはインダクティブスタブ、またはコイルインダクタである構成とすることができる。

上記構成において、前記部品は、前記第２パターンと前記第３パターンとの間であって、前記部品の側面に、前記第３パターンより幅の大きい第４パターンを有する構成とすることができる。

本発明によれば、インピーダンス整合および低コスト化が可能な半導体装置を提供することができる。

図１（ａ）は実施例１に係る半導体装置を例示する斜視図である。図１（ｂ）は基板を例示する斜視図である。 図２（ａ）は部品を例示する斜視図である。図２（ｂ）は部品を例示する断面図である。 図３（ａ）は半導体装置の等価回路を例示するブロック図である。図３（ｂ）は半導体装置のインピーダンスを例示するスミスチャートである。 図４（ａ）は比較例に係る半導体装置を例示する斜視図である。図４（ｂ）は半導体層の等価回路を例示するブロック図である。 図５（ａ）は第１の変形例における部品を例示する斜視図である。図５（ｂ）は第２の変形例における部品を例示する斜視図である。 図６は第３の変形例における部品を例示する斜視図である。 図７は実施例２に係る半導体装置を例示する断面図である。

実施例について説明する。

実施例１はインピーダンス整合のための部品を設ける例である。図１（ａ）は実施例１に係る半導体装置１００を例示する斜視図である。図１（ｂ）は基板１２を例示する斜視図である。図２（ａ）は部品１６を例示する斜視図である。図２（ｂ）は部品１６を例示する断面図である。

図１（ａ）に示すように半導体装置１００は、キャリア１０、基板１２、半導体チップ１４、部品１６、およびキャパシタＣ１を備える。キャリア１０の上面に基板１２が搭載され、基板１２の上面に半導体チップ１４、部品１６およびキャパシタＣ１が実装されている。図１（ａ）および図１（ｂ）に示すように、基板１２の上面には入力配線１２ａ、接地パターン１２ｂ、２つの接地パターン１２ｃ、および出力配線１２ｄが形成されている。入力配線１２ａおよび出力配線１２ｄは不図示のリードと電気的に接続される。接地パターン１２ｂおよび１２ｃは、基板１２を貫通するビア配線（不図示）を介してキャリア１０に接続されている。図２（ａ）に示すように、部品１６の上面に配線パターン１６ａ（第１パターン）、下面に２つの配線パターン１６ｂ（第２パターン）が形成されている。配線パターン１６ｃ（第３パターン）は部品１６の上面および側面に形成され、配線パターン１６ａと配線パターン１６ｂとの間に接続されている。半導体チップ１４には高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）が形成されている。

図１（ａ）に示すように、入力配線１２ａはワイヤ１８により半導体チップ１４のゲート電極１４Ｇと電気的に接続されている。出力配線１２ｄはワイヤ１８によりドレイン電極１４Ｄに電気的に接続されている。接地パターン１２ｂは、不図示の導電性接着剤などにより、半導体チップ１４の不図示のソース電極およびキャパシタＣ１の下部電極に電気的に接続されている。キャパシタＣ１の上部電極Ｃ１ａはワイヤ１８により入力配線１２ａに接続されている。部品１６の配線パターン１６ｃは例えば導電性接着剤により接地パターン１２ｃに接続されている。配線パターン１６ａは部品１６の絶縁体を挟んで出力配線１２ｄと離間し、かつ出力配線１２ｄと対向する。

図１（ｂ）に示す出力配線１２ｄの幅Ｗ１、および図２（ａ）に示す配線パターン１６ａの長さＬ０１は例えば２ｍｍである。図２（ａ）に示す部品１６の長さＬ０２は例えば６ｍｍ、厚さＴ１は例えば０．４ｍｍ、幅Ｗ２は例えば０．８ｍｍである。図１（ｂ）に示す出力配線１２ｄと接地パターン１２ｃとの距離Ｄ１および図２（ｂ）に示す配線パターン１６ａと配線パターン１６ｂとの面方向（図２（ｂ）の横方向）における距離Ｄ２は例えば０．２ｍｍである。図２（ａ）に示す配線パターン１６ｃの幅Ｗ３は例えば０．１ｍｍである。

キャリア１０は例えば金属により形成されている。基板１２は例えばセラミックまたは樹脂などの絶縁体により形成されている。半導体チップ１４は例えば窒化物半導体を含む。窒化ガリウム（ＧａＮ）をチャネル層、窒化アルミニウムガリウム（ＡｌＧａＮ）を電子供給層とすることができる。部品１６は例えばセラミックなどの絶縁体により形成されている。入力配線１２ａ、接地パターン１２ｂおよび１２ｃ、出力配線１２ｄ、配線パターン１６ａ〜１６ｃ、およびワイヤ１８は例えばＡｕなどの金属により形成されている。導電性接着剤は金および錫（Ａｕ−Ｓｎ）の合金、銀（Ａｇ）、または半田など金属を含むペーストである。

図３（ａ）は半導体装置１００の等価回路を例示するブロック図である。図３（ａ）の点線で囲んだ部分が図１（ａ）に対応する。入力端子Ｉｎから出力端子Ｏｕｔにかけて、キャパシタＣ２、入力整合回路２０、インダクタＬ１、ＨＥＭＴ１４ａ、出力整合回路２４およびキャパシタＣ４が直列に接続されている。入力整合回路２０とインダクタＬ１の一端との間に、抵抗Ｒ１の一端及びキャパシタＣ１の一端が接続されている。抵抗Ｒ１の他端はゲートバイアス回路２２に接続され、キャパシタＣ１の他端は接地されている。インダクタＬ１の他端はＨＥＭＴ１４ａのゲート電極１４Ｇと接続されている。ＨＥＭＴ１４ａのドレイン電極１４Ｄと出力整合回路２４との間にキャパシタＣ３の一端が接続されている。キャパシタＣ３の他端はインダクタＬ２の一端に接続され、インダクタＬ２の他端は接地されている。出力整合回路２４にはドレインバイアス回路２６が接続されている。入力端子Ｉｎに入力される高周波信号は、ＨＥＭＴ１４ａにより増幅され、出力端子Ｏｕｔから出力される。

ＨＥＭＴ１４ａは図１（ａ）の半導体チップ１４に対応する。インダクタＬ１は図１（ａ）の入力配線１２ａとゲート電極１４Ｇとを接続するワイヤ１８により生成される。キャパシタＣ３は、配線パターン１６ａおよび出力配線１２ｄを電極とし、部品１６を誘電体とするキャパシタである。インダクタＬ２は配線パターン１６ｃにより生成される。

図３（ｂ）は半導体装置１００のインピーダンスを例示するスミスチャートである。図３（ｂ）の点Ｐ１は出力端子Ｏｕｔから見たＨＥＭＴ１４ａのインピーダンスを示す。点Ｐ２はＨＥＭＴ１４ａにキャパシタＣ３およびインダクタＬ２を接続したインピーダンスを示しており、実軸上に位置する。点Ｐ３はＨＥＭＴ１４ａ、キャパシタＣ３、インダクタＬ２および出力整合回路２４を接続したインピーダンスであり、約５０Ωに位置する。ＨＥＭＴ１４ａのドレイン電極１４Ｄの寄生容量とインダクタＬ２とが共振回路を形成することにより、インピーダンスが点Ｐ１から点Ｐ２に移動する。さらに出力整合回路２４によりインピーダンスが点Ｐ２から点Ｐ３に移動する。半導体装置１００のインピーダンスが５０Ωとなる。

以上のように、入力端子Ｉｎに接続される機器および出力端子Ｏｕｔに接続される機器と、半導体装置１００とのインピーダンス整合が可能になる。部品１６の厚さおよび材料、配線パターン１６ａおよび１６ｃのサイズなどを変更することにより、キャパシタＣ３の容量およびインダクタＬ２のインダクタンスを変えることができる。信号の周波数に応じて部品１６を交換することにより、異なる周波数に対してもインピーダンス整合が可能となる。また周波数ごとに基板１２を変えなくてよく、同種の基板１２を用いることができる。このため半導体装置１００を低コスト化できる。

配線パターン１６ｃは配線パターン１６ａより幅が小さいためインダクタＬ２として有効に機能する。配線パターン１６ａは、平面的に見て（基板１２の上面方向において）配線パターン１６ｂと離間している（両者がオーバーラップしていない）ため、配線パターン１６ａと配線パターン１６ｂとの間には寄生容量が生じにくい。従ってインピーダンス整合が容易になる。キャパシタＣ３およびインダクタＬ２は高調波信号に対して終端するため、２次高調波信号が出力端子Ｏｕｔに流れにくくなる。部品１６の材料は基板１２の材料とは別の絶縁体とする。部品１６の材料を、基板１２より高い誘電率を有する高誘電体とすることにより図３（ａ）のキャパシタＣ３のキャパシタンスが大きくなる。接地パターン１２ｃ、配線パターン１６ｂおよび配線パターン１６ｃはそれぞれ２つとしたが、それぞれ１つでもよい。

比較例について説明する。図４（ａ）は比較例に係る半導体装置１００Ｒを例示する斜視図である。図４（ａ）に示すように、基板１２の上面に、出力配線１２ｄに接続されたパターン１２ｅが設けられている。パターン１２ｅはインダクタとして機能する。パターン１２ｅは、ワイヤ１８を介してキャパシタＣ５の上部電極Ｃ５ａと接続されている。図４（ｂ）は半導体装置１００Ｒの等価回路を例示するブロック図である。図４（ｂ）に示すように、半導体チップ１４と出力整合回路２４との間にインダクタＬ３およびキャパシタＣ５が接続される。インダクタＬ４はパターン１２ｅにより生成される。

比較例によれば、１つの周波数に対して、図３（ｂ）に示した例のようにインピーダンス整合が可能である。しかし、上述のようにインダクタＬ４はパターン１２ｅにより生成されるため、基板１２は１つの周波数専用になる。すなわち、信号の周波数を変更した場合、インピーダンス整合が困難になる。基板１２のパターン１２ｅを変更すればよいが、周波数に応じて複数の基板１２を設計・製造することが要求される。この結果、半導体装置が高コストになる。

実施例１の変形例について説明する。図５（ａ）は第１の変形例における部品１６−１を例示する斜視図である。配線パターン１６ｃは屈曲しており、ミランダインダクタを形成する。インダクタＬ２のインダクタンスが高くなる。また配線パターン１６ｃが渦巻状のスパイラルインダクタでもよい。このように配線パターン１６ｃをインダクティブスタブまたコイルインダクタ（ミランダインダクタおよびスパイラルインダクタ）とすることができる。

図５（ｂ）は第２の変形例における部品１６−２を例示する斜視図である。部品１６−２の側面を覆う配線パターン１６ｄ（第４パターン）が設けられている。配線パターン１６ｄは配線パターン１６ｂおよび１６ｃに接続されている。配線パターン１６ｄは配線パターン１６ｃよりも大きな幅を有し、配線パターン１６ｄに半田などを接合することにより、部品１６−２を基板１２に強く固定することができる。図６は第３の変形例における部品１６−３を例示する斜視図である。配線パターン１６ａが部品１６−３の内部に設けられている。配線パターン１６ａと配線パターン１６ｃとはビア配線１６ｅにより接続されている。配線パターン１６ａと出力配線１２ｄとの距離が小さくなるため、キャパシタＣ３のキャパシタンスが大きくなる。

実施例２はキャビティを有する半導体装置の例である。図７は実施例２に係る半導体装置２００を例示する断面図である。図７に示すように、半導体装置２００はステム３０、フィードスルー３２および３４、リッド３６、リード３８および４０を備える。ステム３０の上面に半導体チップ１４、入力整合回路２０、出力整合回路２４、フィードスルー３２および３４が設けられている。半導体チップ１４、入力整合回路２０および出力整合回路２４は、フィードスルー３２および３４並びにリッド３６が形成するキャビティ３１内に気密封止される。フィードスルー３２に接続されたリード３８は入力端子として機能し、フィードスルー３４に接続されたリード４０は出力端子として機能する。

フィードスルー３４上に部品１６が設けられている。フィードスルー３４には、図１（ｂ）に示した基板１２と同様に出力配線および接地パターンが設けられている。従って、部品１６とフィードスルー３４とで、図３（ａ）に示したインダクタＬ２およびキャパシタＣ３が形成される。実施例２よれば、実施例１と同様に、インピーダンス整合が可能である。また周波数に応じて部品１６を交換すればよく、ステム３０は変えなくてよい。同種のステム３０を使用できるため、低コスト化が可能である。

半導体チップ１４のドレイン電極１４Ｄを半導体チップ１４の出力端子としたが、ゲート電極１４Ｇまたはソース電極１４Ｓを出力端子としてもよい。半導体チップ１４は例えば窒化物半導体以外にガリウム砒素（ＧａＡｓ）など砒素系半導体を含んでもよい。半導体チップにはＨＥＭＴ以外のトランジスタを設けてもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ キャリア
１２ 基板
１２ｃ 接地パターン
１２ｄ 出力配線
１４ 半導体チップ
１４ａ ＨＥＭＴ
１６ 部品
１６ａ〜１６ｄ 配線パターン
１６ｅ ビア配線

Claims (8)

1. 上面に信号配線、および接地パターンを有する基板と、
   前記基板の上面に設けられ、出力端子を備え、前記出力端子が前記信号配線に接続された半導体チップと、
   前記基板とは別の絶縁体により形成され、前記基板上に設けられた部品と、を具備し、
   前記部品は、前記信号配線との間に前記絶縁体を介して対向する第１パターン、前記接地パターンと接続される第２パターン、および前記第１パターンおよび前記第２パターンとの間を接続し、前記第１パターンの幅より小さい幅を有する第３パターンを有することを特徴とする半導体装置。
2. 前記第１パターンは前記部品の上面に設けられていることを特徴とする請求項１記載の半導体装置。
3. 前記第１パターンは前記部品の内部に設けられ、
   前記第１パターンと前記第３パターンとを接続するビア配線を具備することを特徴とする請求項１または２記載の半導体装置。
4. 前記第３パターンは前記部品の上面および側面に設けられていることを特徴とする請求項１から３いずれか一項記載の半導体装置。
5. 前記第１パターンは、前記第２パターンと、前記基板の上面の広がる方向において離間していることを特徴とする請求項１から４いずれか一項記載の半導体装置。
6. 前記第１パターンは、平面的に見て前記第２パターンと離間していることを特徴とする請求項１から５いずれか一項記載の半導体装置。
7. 前記第３パターンはインダクティブスタブ、またはコイルインダクタであることを特徴とする請求項１から６いずれか一項記載の半導体装置。
8. 前記部品は、前記第２パターンと前記第３パターンとの間であって、前記部品の側面に、前記第３パターンより幅の大きい第４パターンを有することを特徴とする請求項１から６いずれか一項記載の半導体装置。

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