CN103066063A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN103066063A
CN103066063A CN2012103101912A CN201210310191A CN103066063A CN 103066063 A CN103066063 A CN 103066063A CN 2012103101912 A CN2012103101912 A CN 2012103101912A CN 201210310191 A CN201210310191 A CN 201210310191A CN 103066063 A CN103066063 A CN 103066063A
Authority
CN
China
Prior art keywords
semiconductor device
wire
dielectric layer
high dielectric
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012103101912A
Other languages
English (en)
Inventor
佐仓直喜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN103066063A publication Critical patent/CN103066063A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0243—Printed circuits associated with mounted high frequency components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开一种半导体装置，包括半导体芯片、具有以半导体芯片安装于其上的第一表面以及与第一表面相反的第二表面的引线框、用于耦接半导体芯片和引线框的接合导线、以及布置于引线框中与具有半导体芯片安装于其上的表面相反的表面之上的且具有为5或更大的相对介电常数的高介电层。引线框包括与形成于半导体芯片之上的半导体器件的源极耦接的源电极引线以及源电极引线和接合导线于其上耦接在一起的源极-导线结。高介电层被布置于至少包括与在引线框的第二表面之上的源极-导线结对应的位置的区域内。

Description

半导体装置
相关申请的交叉引用
在此通过引用全文并入在2011年9月9日提交的日本专利申请No.2011-196644的包括说明书、附图和摘要在内的公开内容。
技术领域
本发明涉及半导体装置，并且更具体地涉及包含其上形成有用于放大高频信号的放大电路的半导体芯片的半导体装置。
背景技术
无线电信号系统包括用于处理在微波频段内的高频信号的放大电路。在该放大电路的实例当中有包括GaAs基板的场效应晶体管（FET）。这种包括GaAs基板的FET将被称为GaAsFET。用于处理此类高频信号的半导体装置需要用于降低与半导体芯片相关的寄生电容以提高高频特性的技术。在日本专利No.3132449和日本未经审查的专利申请No.平5(1993)-218231中公开了用于降低归因于封装的寄生电容的技术。这些技术通过将GaAsFET并入空心的封装之内来降低邻近于半导体芯片的寄生电容，以便提高高频特性。
日本专利No.3132449还公开了作为第二实施例的用于将半导体芯片以及与半导体芯片关联的外部器件并入单个封装内的技术。该实施例的另一实例被公开于日本未经审查的专利申请No.昭63(1988)-132459中。在日本未经审查的专利申请No.昭63(1988)-132459所公开的半导体装置中，所布置的旁通电容器被布置于半导体芯片之下且在接地端子与用于给形成于半导体芯片之上的电路供应电力的电源端子之间。旁通电容器被插入引线框之间。
同时，在FET被用来形成用于放大高频信号的放大电路的情况下，FET被用来形成源极接地电路。此时，FET被形成于半导体芯片之上并且经由接合导线和引线框与外部电路耦接。由于该原因，归因于接合导线和引线框的电感分量被添加于所安装的FET的端子，作为寄生分量。该电感分量在高频频带内具有高阻抗，并因此将导致放大电路在高频频带内的放大因子降低。由于该原因，需要由于降低用于处理高频信号的接地端子的阻抗的技术。在日本专利No.3328542、3612268和3825874中公开了用于处理高频信号的半导体装置的实例。
这些技术形成用于降低FET的源极（接地电极）的电感分量的串联谐振电路。使用串联谐振电路，这些技术降低了FET在高频频带内的源极端子的阻抗，以提高高频特性。
发明内容
不幸的是，使用在日本专利No.3328542、3612268和3825874中公开的串联谐振电路的技术会降低放大电路在与预期频率不同的频率下的稳定性，尽管它们能够降低FET在特定频率下的阻抗。例如，包括串联谐振电路的放大电路会不利地导致在与预期频率不同的频率下的寄生振荡。
也就是，不幸地，这些相关技术的实例无法在宽的频带内获得好的频率特性，同时保持放大电路在宽的频带内的稳定性。
根据本发明的一方面的半导体装置包括半导体芯片、具有以半导体芯片安装于其上的第一表面以及与第一表面相对的第二表面的引线框、用于耦接半导体芯片和引线框的接合导线、以及布置于引线框的与其上安装有半导体芯片的表面相反的表面之上的且具有5或更大的相对介电常数的高介电层。引线框包括与形成于半导体芯片之上的半导体器件的源极耦接的源电极引线以及源电极引线和接合导线于其处耦接在一起的源极-导线结。高介电层被布置于至少包括与在引线框的第二表面上的源极-导线结对应的位置的区域内。
根据本发明的该方面的半导体装置在至少包括与引线框的第二表面之上的源极-导线结对应的位置的区域内具有高介电层。因而，在根据本发明的该方面的半导体装置中，与引线框的寄生电感分量并联耦接的电容器能够使用这种高介电层来形成。通过使用以高介电层形成的电容器，根据本发明的该方面的半导体装置能够控制在高频频带内的归因于寄生电感分量的源极端子的阻抗的增加。
根据本发明的该方面的半导体装置能够在宽的频带内获得良好的频率特性，同时保持放大电路在宽的频带内的稳定性。
附图说明
图1是根据第一实施例的半导体装置的顶视图；
图2是根据第一实施例的半导体装置的底视图；
图3是根据第一实施例的半导体装置的剖面图；
图4是安装于基板之上的根据第一实施例的半导体装置的剖面图；
图5是示出形成于根据第一实施例的半导体装置将要安装于其上的基板之上的底座图形（foot pattern）的示意图；
图6是示出根据第一实施例的半导体装置的第一制造工艺的剖面图；
图7是示出根据第一实施例的半导体装置的第二制造工艺的剖面图；
图8是示出根据第一实施例的半导体装置的第三制造工艺的剖面图；
图9是示出根据第一实施例的半导体装置的第四制造工艺的剖面图；
图10是包括根据第一实施例的半导体装置的通信系统的实例；
图11是根据第一实施例的半导体装置的等效电路图；
图12是示出根据第一实施例的半导体装置的频率特性的实例的曲线图；
图13是示出根据第一实施例的半导体装置的电容对所关联的增益特性的曲线图；
图14是示出根据第一实施例的半导体装置中的高介电层的相对介电常数对所关联的增益特性的曲线图；
图15是根据第二实施例的半导体装置的底视图；
图16是在从第一方向观看时的根据第二实施例的半导体装置的剖面图；
图17是在从第二方向观看时的根据第二实施例的半导体装置的剖面图；
图18是安装于基板之上的根据第二实施例的半导体装置的剖面图；
图19是根据第三实施例的半导体装置的顶视图；
图20是根据第三实施例的半导体装置的底视图；
图21是根据第三实施例的半导体装置的剖面图；
图22是安装于基板之上的根据第三实施例的半导体装置的剖面图；以及
图23是示出在根据第三实施例的半导体装置内的高介电层的相对介电常数对所关联的增益特性的曲线图。
具体实施方式
本发明的实施例将参照附图来描述。图1是根据第一实施例的半导体装置1的顶视图。尽管半导体装置1包括覆盖半导体芯片的盖罩，该盖罩未包含于图1的顶视图中，以便示出半导体芯片。
如图1所示，根据第一实施例的半导体装置1包括半导体芯片10、接合导线11、引线框、树脂模（resin mold）15和高介电层16。根据第一实施例的半导体装置1还包括盖罩（在图1中未示出）。在图1中，由树脂模15覆盖的并因此无法在视觉上识别出的引线框由虚线来表示。
引线框包括源电极引线12、漏电极引线13和栅电极引线14。半导体芯片10布置于源电极引线之上。根据第一实施例的半导体装置1具有形成于半导体芯片10之上的GaAsFET。分别经由相应的接合导线11，该GaAsFET的源极与源电极引线12耦接，其漏极与漏电极引线13耦接，以及其栅极与栅电极引线14耦接。
在根据第一实施例的半导体装置1中，树脂模15被形成，以便覆盖引线框的一部分。树脂模15具有用于至少使半导体芯片10露出的孔以及源电极引线的包括源极-导线结的区域。树脂模15由具有比高介电层16高的介电常数的材料制成。
高介电层16被布置于至少包括与在源电极引线的背表面之上的源极-导线结对应的点的区域内。由于该原因，高介电层16在图1所示的顶视图中无法在视觉上识别出。因此，其内布置有高介电层16的区域由点线示出。源极-导线结是接合导线11中的用于耦接GaAsFET的源电极和源电极引线12的接合导线与源电极引线12于其处耦接的位置。
图2示出了根据第一实施例的半导体装置1的底视图。如图2所示，当从底表面观看时，根据第一实施例的半导体装置1由树脂模15覆盖，除了引线框的与安装基板耦接的外部引线部分之外。而高介电层16被布置于半导体装置1中的半导体封装的底表面之上，它们在图2所示的底视图中无法在视觉上识别出。在图2中，其内布置有高介电层16的区域由点线来表示。此外，在图2中，由树脂模15覆盖的且因此无法在视觉上识别出的引线框由虚线来表示。
图3示出了沿着图1所示的线III-III截取的半导体装置1a的剖面图。如图3所示，根据第一实施例的半导体装置1具有布置于源电极引线12之上的半导体芯片10。高介电层16被布置于与源电极引线12中的其上安装有半导体芯片10的表面相反的表面之上。以下，在源电极引线12的表面当中，其上布置有半导体芯片10的表面将被称为前表面，而有高介电层16布置于其上的表面被称为背表面。此外，在半导体装置1中，将要与GaAsFET的源极耦接的焊盘形成于半导体芯片10的相反的两侧之上。由于该原因，图3的剖面图示出了用于将GaAsFET的源极耦接至源电极引线12的两个接合导线11。以下，两个接合导线之一与源电极引线12耦接于其处的结将被称为第一源极-导线结，而另一接合导线与源电极引线12接合的结被称为第二源极-导线结。在图3所示的实例中，高介电层16被布置于与第一和第二源极-导线结对应的位置内。在高介电层16当中，与第一源极-导线结对应的高介电层将被称为第一高介电层，而与第二源极-导线结对应的高介电层则称为第二高介电层。
树脂模15被形成，以便覆盖源电极引线12的背表面，以及其前表面的一些部分。在图3所示的实例中，树脂模15被形成，以便覆盖高介电层16。作为选择，树脂模15可以按照使高介电层16露出的方式来形成。
如图3所示，在半导体装置1中，源电极引线12被弯曲，使得其边缘处于与树脂模15的底表面相同的水平。虽然在图3中没有示出，但是漏电极引线13和栅电极引线14也被弯曲，使得其边缘处于与树脂模15的底表面相同的水平。
如图3所示，半导体装置1包括盖罩17。盖罩17被形成以便覆盖半导体芯片10。盖罩17由具有比高介电层16低的介电常数的树脂材料制成。
图4示出了安装于基板之上的根据第一实施例的半导体装置1的剖面图。如图4所示，其上安装有根据第一实施例的半导体装置1的基板23包括第一源极接线20和第二源极接线21，并且具有通孔22。第一源极接线20被形成为具有半导体装置1布置于其上的表面。第一源极接线20被形成为延伸至半导体装置1的高介电层16和两个源电极引线12下方的，以及延伸至源电极引线12与基板23的结的连续接线。第二源极接线21被形成于基板23中与其上布置有半导体装置1的表面相反的表面（例如，背表面）之上。通孔22是穿过基板23的孔，并且使第一源极接线20和第二源极接线21电耦接。通孔22被形成于源电极引线12与第一源极接线20耦接在一起的区域的下方，以及在高介电层16的下方。
下面将描述形成于其上安装有根据第一实施例的半导体装置1的基板23之上的底座图形。图5示出了形成于基板23之上的底座图形，在该基板23之上将要安装半导体装置1。如图5所示，第一源极接线20、漏极接线25和栅极接线27形成于基板23的表面之上。源极端子的底座图形24形成于延伸至第一源极接线20的两个位置的连续区域内，在该两个位置之上将布置半导体装置1的两个导线引线。形成于漏极接线25的边缘的是具有与漏电极引线13对应的形状的漏极端子的底座图形26。形成于栅极接线27的边缘的是具有与栅电极引线14对应的形状的栅极端子的底座图形28。基板23的表面内除源极端子的底座图形24、漏极端子的底座图形26和栅极端子的底座图形28之外的区域覆盖着绝缘抗蚀剂。例如，焊膏（solder paste）被施加于源极端子的底座图形24、漏极端子的底座图形26及栅极端子的底座图形28。
源极端子的底座图形24、漏极端子的底座图形26和栅极端子的底座图形28被形成于与源电极引线12、漏电极引线13及栅电极引线14对应的位置内，以便具有与其对应的形状。
下面将详细地描述用于在根据第一实施例的半导体装置1中所包括的半导体芯片10、引线框、树脂模15、高介电层16和盖罩17的材料。半导体芯片10是形成于GaAs基板的表面内的GaAsFET。将GaAsFET形成于GaAs基板之上允许形成具有高的工作频带的GaAsFET。引线框由例如铜合金制成。
树脂模15和盖罩17由例如包括SiO2粒子作为主要成分的树脂制成。这种类型的树脂通过使用环氧树脂或酚醛树脂来固化SiO2粒子而获得。包括SiO2作为主要成分的树脂模15和盖罩17具有大约为4的相对介电常数。
高介电层16能够由例如包括Al2O3作为主要成分的陶瓷制成。包括Al2O3作为主要成分的高介电层16具有大约为10的相对介电常数。高介电层16可以由其他材料制成，只要它们具有比树脂模15和盖罩17高的相对介电常数。如果使用例如钛酸钡（BaTiO3），则相对介电常数能够增大至大约1200。如果使用例如氧化钛（TiO2），则相对介电常数能够增大至大约80到大约183。
然后，将描述用于制造根据第一实施例的半导体装置1的方法。图6到9是与半导体装置1的制造工艺对应的剖面图。这些剖面图对应于图3所示的剖面图。
图6示出了半导体装置1的第一制造工艺。如图6所示，在第一制造工艺中，用作高介电层16的高介电的芯片与弯曲的引线框的背表面接合。这些高介电的芯片被接合于源电极引线12的背表面之上的与其前表面之上的第一和第二源极-导线结对应的位置。粘合剂可以是银浆等。注意，粘合剂不一定需要是导电的。
图7示出了半导体装置1的第二制造工艺。如图7所示，在第二制造工艺中，树脂模15被形成以便覆盖在引线框的背表面之上的高介电层16，以及以便覆盖引线框的前表面的一些部分。此时，树脂模15被形成以便覆盖引线框的前表面的一些部分，以及以便形成孔用于使引线框的其上安装有半导体芯片10的部分以及其接合导线（boding wire）将要与其耦接的部分露出。此外，树脂模15按照使其底表面和引线框的底表面处于相同的水平的方式来形成。
图8示出了半导体装置1的第三制造工艺。如图8所示，在第三制造工艺中，半导体芯片10被安装于源电极引线12之上。此时，使用诸如银浆之类的导电粘合剂将半导体芯片10固定于源电极引线12。在第三制造工艺中，与形成于半导体芯片10之上的GaAsFET的源极耦接的第一耦接焊盘与源电极引线12通过接合导线11来耦接。与形成于半导体芯片10之上的GaAsFET的漏极耦接的第二耦接焊盘与漏电极引线13通过接合导线11来耦接。与形成于半导体芯片10之上的GaAsFET的栅极耦接的第三耦接焊盘与栅电极引线14通过接合导线11来耦接。注意，在图8中没有示出第二和第三耦接焊盘。
图9示出了半导体装置1的第四制造工艺。如图9所示，在第四制造工艺中，盖罩17被布置于树脂模15之上，以便气密性地密封树脂模15。因而，半导体芯片10以盖罩17来覆盖。
然后，下面将描述包括根据第一实施例的半导体装置1的通信系统以及半导体装置1的特性。图10是包括根据第一实施例的半导体装置1的通信系统的框图。图10所示的通信系统是包括根据第一实施例的半导体装置1的通信系统的实例，而其他系统也可以包括半导体装置1。
图10所示的通信系统包括第一和第二路径。第一路径包括天线30、第一级放大器31、增益级放大器32、频率转换器33及缓冲器34和36。第二路径包括天线40、第一级放大器41、增益级放大器42、频率转换器43及缓冲器44和46。图10所示的通信系统还包括：布置于缓冲器34和44之后的路径选择器35，以及生成在频率转换过程中使用的信号的振荡器45。
在第一和第二路径中执行基本上相同的过程。以下，将使用第一路径作为示例来描述图10的通信系统的操作。该通信系统经由天线30来接收具有几十GHz的频率的信号。由天线30接收到的信号是振幅小的，并且从而由第一级放大器31来放大。随后，增益级放大器32放大由第一级放大器31输出的信号的振幅。随后，频率转换器33使用由振荡器45输出的信号将几十GHz的信号频率转换为1-2GHz的信号，并且输出所产生的信号。随后，通信系统经由两个缓冲器来输出由频率转换器33输出的信号。在该通信系统中，缓冲器被布置于路径选择器35之前和之后，使得路径选择器35能够选择将由天线30接收到的信号输出作为第一路径的输出信号的选项以及将该信号输出为第二路径的输出信号的选项之一。如果没有设置路径选择器35，则可以设置单个缓冲器。
图10所示的通信系统包括作为第一级放大器31和41的根据第一实施例的半导体装置1。更具体地，半导体装置1用作作为放大器电路的构件的源极接地电路。图11是在半导体装置1被用作源极接地电路的情况下的电路图。更具体地，图11是包括接合导线11的寄生电感、引线框的寄生电感以及由高介电层16实现的电容器的半导体装置1的等效电路图。
如图11所示，半导体装置1包括GaAsFET。GaAsFET的源极与源电极引线12耦接，其漏极与漏电极引线13耦接，而其栅极与栅电极引线14耦接。此时，接合导线11和引线框各自具有寄生电感。在图11所示的等效电路图中，与GaAsFET的源极耦接的接合导线11的寄生电感以Lsb来表示，而源电极引线12的寄生电感以Lsl来表示。与GaAsFET的漏极耦接的接合导线11的寄生电感以Ldb来表示，而漏电极引线13的寄生电感以Ldl来表示。与GaAsFET的栅极耦接的接合导线11的寄生电感以Lgb来表示，而栅电极引线14的寄生电感以Lgl来表示。
在图11中，由高介电层16实现的电容器以电容器Csl来表示。电容器Csl将高介电层16用作介电层，并且还将源电极引线12用作一个电极以及将基板23的第一源极接线20用作另一个电极。
如图11所示，在半导体装置1中，寄生电感Lsb和Lsl串联耦接于GaAsFET的源极与接地端子之间，而寄生电感Lsl和电容器Csl并联耦接于它们之间。寄生电感Ldb和Ldl串联耦接于GsAsFET的漏极与漏电极引线13之间。寄生电感Lgb和Lgl串联耦接于GaAsFET的栅极与栅电极引线14之间。
然后，下面将描述根据第一实施例的半导体装置1的操作。根据第一实施例的半导体装置1经由栅电极引线14来接收由天线30接收到的信号。所接收到的信号被放大，并然后经由漏电极引线13来输出。此时，半导体装置1具有放大因子随着在GaAsFET的源极与接地端子之间的阻抗的增大而减小的特性。此时，电感具有阻抗随着给定信号的频率的增大而增大的特性，并且电容器具有阻抗随着给定信号的频率的增大而减小的特性。在根据第一实施例的半导体装置1中，寄生电感Lsl和电容器Csl并联耦接。因而，即使在所接收到的信号的频率的增大增加了寄生电感Lsl的阻抗时，根据第一实施例的半导体装置1也能够使用电容器Csl来使源极的阻抗保持于低水平。
下面将参照图12来描述使用根据第一实施例的半导体装置1形成的源极接地电路的频率特性。图12示出了包括具有90fF的电容的电容器Csl的源极接地电路的频率特性以及包括具有440fF的电容的电容器Csl的源极接地电路的频率特性的实例。
如从图12中了解到的，对于具有90fF的电容的电容器Csl，所关联的放大因子在15GHz或更大的频带内减小。另一方面，对于具有440fF的电容的电容器Csl，所关联的放大因子在15GHz或更大的频带内增大。也就是，可以通过在根据第一实施例的半导体装置1中适当地设定高介电层16的相对介电常数以及介电芯片的尺寸来提高高频特性。
图13是示出在输入信号的频率为24GHz时电容器Csl的电容对关联的增益特性的曲线图。如图13所示，在半导体装置1中，在电容器Csl的电容超过400fF之后，代表着相对于24GHz的信号的关联增益的曲线变得更陡峭。也就是，在半导体装置1中，在高频带内的关联增益能够随着包括高介电层16的电容器Csl的电容的增大而增大。
图14是示出在输入信号的频率为24GHz；用作高介电层16的介电芯片的尺寸是宽度为0.5mm，长度为0.5mm及高度为0.3mm；以及源电极引线12和第一源极接线20与介电芯片耦接时的半导体装置1的相对介电常数对关联的增益特性的曲线图。假定介电芯片的宽度、长度和高度全都是常数，则电容器Csl的电容随着相对介电常数的增大而增大，也就是，它们之间成正比例。由于该原因，如图14所示，在半导体装置1中，代表着关联增益的增大的曲线在相对介电常数超过了25之后变得更陡峭。
如上所述，根据第一实施例的半导体装置1具有在与形成于半导体芯片10之上的GaAsFET的源极耦接的源电极引线12的背表面之上的高介电层16。每个高介电层16都形成电容器Csl，该电容器Cs1将源电极引线12用作一个电极，以及将与源电极引线12耦接的第一源极接线20用作另一个电极。每个电容器Csl都与源电极引线12的寄生电感Lsl并联耦接。因而，根据第一实施例的半导体装置1能够增大相对于具有高频率的信号的关联增益。此外，由于根据第一实施例的半导体装置1不包括谐振电路，因而它能够保持源极接地电路在宽频带内的稳定性。
在根据第一实施例的半导体装置1中，高介电层16仅布置于源电极引线12的背表面之上。由于高介电层16按照这种方式仅形成于源电极引线12的一些部分之上，因而能够降低形成于引线端子之间的寄生电容的值。通过以这种方式来控制在引线端子之间的寄生电容，半导体装置1能够防止高频特性的降低。
在根据第一实施例的半导体装置1中，用作高介电层16的介电芯片使用粘合剂来固定于源电极引线12，并且然后形成树脂模15。也就是，由于在根据第一实施例的半导体装置1中，封装使用树脂模15来形成，因而制造工艺能够得以简化。树脂模15比包括陶瓷的封装更容易处理。另外，其材料成本低。也就是，通过形成包括树脂模15的封装，能够降低制造成本。
根据第一实施例的半导体装置1包括作为封装的顶部的盖罩17。因而，能够将根据第一实施例的半导体装置1实现为空心的封装。空心封装的使用防止半导体芯片10和接合导线11直接接触树脂。因而，能够降低半导体芯片10和接合导线11的寄生电容。由于寄生电容以这种方式来降低，因而可以获得甚至在高频带内都具有良好的放大特性的半导体装置1。
在根据第一实施例的半导体装置1中，盖罩17由树脂材料制成。树脂材料具有绝缘特性。这能够防止使用半导体芯片10和接合导线11作为一个端子、盖罩17作为另一个端子、以及使用空气作为电介质的寄生电容器的形成。
第二实施例
在第二实施例中，与根据第一实施例的形成于基板23之上的第一源极接线20等效的极板被布置于半导体装置内。图15是根据第二实施例的半导体装置2的底视图。半导体装置2的顶视图是与根据第一实施例的半导体装置1相同的，并且因此将不进行描述。如图15所示，根据第二实施例的半导体装置2包括用于耦接源电极引线12的一端和另一端的另加的源电极板50。
图16是沿着图15的线XVI-XVI截取的半导体装置2的剖面图。如图16所示，另加的源电极板50被形成以便耦接源电极引线12的一端和另一端以及树脂模15的底表面。图17是沿着图15的线XVII-XVII截取的半导体装置2的剖面图。在高介电层16的表面当中，与引线框相对的表面被称为第一表面，而与第一表面相反的表面被称为第二表面。如图17所示，另加的源电极板50被形成以便与第二表面相对。此外，另加的源电极板50与源电极引线12的两端耦接。
由于另加的源电极板50以这种方式来布置，因而形成了使用源电极引线12作为一个端子以及另加的源电极板50作为另一个端子、以及使用高介电层16作为介电层的电容器Csl。
图18是示出根据第二实施例的半导体装置2的安装状态的剖面图。如图18所示，当半导体装置2被安装时，第一源极接线20被形成以便在源电极引线12的一端和另一端之间是连续的，如同在第一实施例中那样。由于在根据第二实施例的半导体装置2中，另加的源电极板50用作电容器Csl的另一个电极，因而第一源极接线20不一定需要是连续的一体式接线。但是，为了尽可能多地降低源极接线的阻抗，优选的是将第一源极接线20形成为连续的接线以及形成在高介电层16之下的通孔22。
由于根据第二实施例的半导体装置2包括以上所述的另加的源电极板50，因而能够增大第一源极接线20的配置的灵活性。此外，在根据第二实施例的半导体装置2中，即使在第一源极接线20被形成为在现有基板23之上的分离的接线块时，另加的源电极板50能够用作电容器Csl的另一个端子。即使在这种情况下，根据第二实施例的半导体装置2也能够提高高频特性，如同在第一实施例中那样。
第三实施例
在第三实施例中，树脂模被形成为高介电层，而不是使用介电芯片。图19示出了根据第三实施例的半导体装置3的顶视图。如图19所示，根据第三实施例的半导体装置3具有与根据第一实施例的半导体装置1相同的形状。但是，半导体装置3包括树脂模60，而不是根据第一实施例的半导体装置1的树脂模15。
图20是根据第三实施例的半导体装置3的底视图。如图20所示，根据第三实施例的半导体装置3具有与根据第一实施例的半导体装置1相同的形状。但是，半导体装置3包括树脂模60，而不是根据第一实施例的半导体装置1的树脂模15。
图21示出了根据第三实施例的半导体装置3的剖面图。如图21所示，根据第三实施例的半导体装置3具有与根据第一实施例的半导体装置1相同的形状。但是，半导体装置3不包括根据第一实施例的半导体装置1的高介电层16。此外，半导体装置3包括树脂模60，而不是半导体装置1的树脂模15。
图22是示出根据第三实施例的半导体装置3的安装状态的剖面图。如图22所示，根据第三实施例的半导体装置3的安装状态是与根据第一实施例的半导体装置1的安装状态基本上相同的。但是，为了尽可能多地降低源极接线的阻抗，优选的是根据第三实施例以使通孔22位于源电极引线12之上的第一和第二导线结的下方的方式来形成基板23的通孔22。
虽然树脂模60如同在第一实施例中那样通过使用环氧树脂等来固化SiO2粒子而形成，但是它具有比树脂模15高的SiO2含量。增加SiO2的含量允许相对介电常数增大至大约10。树脂模60优选地具有比盖罩17的相对介电常数高的相对介电常数。
图23是示出在输入信号的频率为24GHz；其中树脂模60以及源电极引线12和第一源极接线20彼此相对的区域的宽度为0.65mm；长度为2.0mm；以及在源电极引线12和第一源极接线20之间的距离为0.3mm时的半导体装置3的相对介电常数对关联的增益特性的曲线图。如图23所示，在半导体装置3中，代表着关联增益的增加的曲线在相对介电常数超过5之后变得更陡峭。
如上所述，将树脂模60形成为高介电层允许增加其中介电层以及源电极引线12和第一源极接线20彼此相对的面积。由于该原因，即使在高介电层的相对介电常数相同时，具有较高电容的电容器Csl也能够形成于根据第三实施例的半导体装置3内。此外，在根据第三实施例的半导体装置3中不需要将介电芯片接合至源电极引线。结果，能够省去图6所示的第一制造工艺。
本发明并不限定于上述实施例，并且在不脱离本发明的精神和范围的情况下能够对这些实施例适当地进行改变。

Claims (8)

1.一种半导体装置，包括：
半导体芯片；
具有第一表面和第二表面的引线，所述第一表面上安装有所述半导体芯片，所述第二表面与所述第一表面相反；
用于耦接所述半导体芯片和所述引线的接合导线；
用于从所述第二表面支撑所述引线的一部分的树脂基底；以及
具有为5或更大的相对介电常数的高介电层，
其中所述引线包括源电极引线和源极-导线结，所述源电极引线与形成于所述半导体芯片之上的半导体器件的源极耦接，所述源极-导线结是所述源电极引线和所述接合导线于其处耦接在一起的结，并且
其中所述高介电层被布置于所述引线的所述第二表面之上的区域内，所述区域至少包括与所述源极-导线结对应的位置，并且由所述基底围绕。
2.根据权利要求1所述的半导体装置，其中所述高介电层包括金属氧化物和氧化硅之一。
3.根据权利要求1所述的半导体装置，还包括：盖罩，覆盖所述半导体芯片并包括具有比所述高介电层的介电常数低的介电常数的树脂。
4.根据权利要求1所述的半导体装置，
其中所述源极-导线结包括布置于分离的位置中的第一源极-导线结和第二源极-导线结，并且
其中所述高介电层包括与所述第一源极-导线结对应的第一高介电层以及与所述第二源极-导线结对应的第二高介电层。
5.根据权利要求1所述的半导体装置，其中所述引线还包括：与形成于所述半导体芯片之上的所述半导体器件的漏极耦接的漏电极引线，以及与形成于所述半导体芯片之上的所述半导体器件的栅极耦接的栅电极引线。
6.根据权利要求1所述的半导体装置，
其中所述高介电层具有与所述引线相对的第一表面以及与所述第一表面相反的第二表面，
所述半导体装置还包括形成于与所述第二表面相对的位置中的且与所述源电极引线耦接的另加的源电极板。
7.根据权利要求1所述的半导体装置，其中所述高介电层是小片和芯片之一。
8.根据权利要求1所述的半导体装置，其中所述高介电层包括许多粒子并且分布于所述基底内。
CN2012103101912A 2011-09-09 2012-08-28 半导体装置 Pending CN103066063A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-196644 2011-09-09
JP2011196644A JP2013058650A (ja) 2011-09-09 2011-09-09 半導体装置

Publications (1)

Publication Number Publication Date
CN103066063A true CN103066063A (zh) 2013-04-24

Family

ID=47829132

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012103101912A Pending CN103066063A (zh) 2011-09-09 2012-08-28 半导体装置

Country Status (4)

Country Link
US (1) US8610237B2 (zh)
JP (1) JP2013058650A (zh)
CN (1) CN103066063A (zh)
TW (1) TW201324695A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6793809B2 (ja) * 2017-02-24 2020-12-02 日立オートモティブシステムズ株式会社 圧力検出装置
US10431538B2 (en) * 2017-06-30 2019-10-01 Hamilton Sundstrand Corporation Transistor packages

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63132459A (ja) 1986-11-25 1988-06-04 Hitachi Ltd 容量内蔵半導体パツケ−ジ
JP2562058B2 (ja) 1989-10-16 1996-12-11 株式会社三ツ葉電機製作所 車速感応押圧可変ワイパ装置
DE4202850A1 (de) 1992-01-31 1993-08-05 Boehringer Mannheim Gmbh Analysenelement fuer immunoassays
JP3328542B2 (ja) 1997-03-19 2002-09-24 富士通株式会社 高周波半導体集積回路装置
JP3132449B2 (ja) 1998-01-09 2001-02-05 日本電気株式会社 樹脂外装型半導体装置の製造方法

Also Published As

Publication number Publication date
US8610237B2 (en) 2013-12-17
US20130062788A1 (en) 2013-03-14
TW201324695A (zh) 2013-06-16
JP2013058650A (ja) 2013-03-28

Similar Documents

Publication Publication Date Title
US8035203B2 (en) Radio frequency over-molded leadframe package
US7087993B2 (en) Chip package and electrical connection structure between chip and substrate
JP5623622B2 (ja) 半導体装置
US9270233B2 (en) Amplifier circuits
CN110556365B (zh) 用于集成电路晶片的匹配电路
US20150156910A1 (en) Packaged rf power transistor device having next to each other a ground and a video lead for connecting a decoupling capacitor, rf power amplifier
CN108233881A (zh) 紧凑型f类芯片和接线匹配拓扑结构
KR20180071976A (ko) 향상된 비디오 대역폭을 갖는 rf 전력 증폭기용 다중 베이스밴드 터미네이션 컴포넌트
US5109270A (en) High frequency semiconductor device
CN110663109B (zh) 半导体装置
CN103066063A (zh) 半导体装置
CN209913789U (zh) 一种射频偏置电路封装结构
US6982479B2 (en) Semiconductor package with leadframe inductors
JP3850325B2 (ja) マイクロ波集積回路
EP3852270A1 (en) Rf amplifiers with series-coupled output bondwire arrays and shunt capacitor bondwire array
TW200428614A (en) Electronic device and semiconductor device
JP2011233846A (ja) 半導体実装装置
JP3238560U (ja) 集積パッケージ電子デバイス構造
JP6430694B2 (ja) 半導体装置
US20230005800A1 (en) Semiconductor device and package
CN111835302A (zh) 一种射频偏置电路封装结构
JP4164013B2 (ja) 半導体装置
CN114759888A (zh) 具有串联耦合的输出键合线阵列和并联电容器键合线阵列的rf放大器
KR200444313Y1 (ko) 고주파신호 증폭용 하이브리드 마이크로파 집적회로 패키지
JPH10321766A (ja) 高周波用半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130424