TW201324695A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201324695A
TW201324695A TW101128234A TW101128234A TW201324695A TW 201324695 A TW201324695 A TW 201324695A TW 101128234 A TW101128234 A TW 101128234A TW 101128234 A TW101128234 A TW 101128234A TW 201324695 A TW201324695 A TW 201324695A
Authority
TW
Taiwan
Prior art keywords
semiconductor device
dielectric layer
source
high dielectric
lead frame
Prior art date
Application number
TW101128234A
Other languages
English (en)
Inventor
Naoki Sakura
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201324695A publication Critical patent/TW201324695A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0243—Printed circuits associated with mounted high frequency components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

[課題]習知的半導體裝置具有無法獲得良好高頻特性的問題。[解決手段]本發明之半導體裝置具有：半導體晶片(10)；搭載半導體晶片(10)的引線框；連接半導體晶片(10)與引線框的接合線(11)；和引線框之中設置在搭載半導體晶片(10)之面的背面側，相對介電常數5以上的高介電質層(16)；引線框包含：與形成在半導體晶片的半導體元件之源極連接的源電極引線(12)；和連接源電極引線(12)與接合線(11)的源線連接點；高介電質層(16)設置在引線框中至少包含源線連接點之背面的區域。

Description

半導體裝置
本發明是有關半導體裝置，一種有關包括形成放大高頻訊號的放大電路之半導體晶片的半導體裝置。
有關無線訊號系統，是採用處理具有微波頻帶之波段的高頻訊號之放大電路。而且，此種放大電路，是採用例如利用GaAs(砷化鎵)基板的FET(Field Effect Transistor：場效電晶體)。利用該GaAs基板的FET以下稱GaAsFET(砷化鎵場效電晶體)。而且，處理此種高頻訊號的半導體裝置，為了提昇在高頻區域的特性，要求減低有關半導體晶片之寄生電容的技術。因此，減低起因於封裝體的寄生電容之技術揭示於專利文獻1、2。在專利文獻1、2揭示一種將GaAsFET(砷化鎵場效電晶體)整合於中空構造的封裝體，減低半導體晶片周邊的寄生電容，以提昇高頻特性的技術。
再者，在專利文獻1，於第2實施形態揭示一種將半導體晶片與附設在此的外部元件整合於一個封裝體的技術。而且，此種安裝形態的另一例示，揭示於專利文獻6。在專利文獻6，是將設置在對形成於半導體晶片的電路供應電源的接地端子與電源端子之間的旁路電容器，配置在半導體晶片的下部。此時，在專利文獻6揭示的半導體裝置，具有利用引線框夾持旁路電容器的構成。
又，利用FET構成放大高頻訊號的放大電路之情形，利用FET來構成源接地電路。此時，FET是形成在半導體晶片上，打線接合的話就會經由引線框與外部的其他電路連接。因此，FET在封裝狀態中，起因於打線接合及引線框的電感成分作為寄生成分而附加在FET的各端子。該電感成分，由於在高頻波段具有高阻抗，因此成為使得在放大電路之高頻波段的增益下降的原因。因此，在處理高頻訊號之接地端子需要有得以令高頻波段之阻抗減低的技術。例如：處理高頻訊號的半導體裝置之例示，是揭示於專利文獻3~5。
在專利文獻3~5，為了減低FET的源極(接地用電極)的電感成分，因此形成串聯共振電路。而且，在專利文獻3~5，藉由串聯共振電路減低FET的源極端子的高頻區域之阻抗，以提昇高頻特性。
[先行技術文獻]
[專利文獻]
[專利文獻1]
專利第3132449號公報
[專利文獻2]
日本特開平第5-218231號公報
[專利文獻3]
專利第3328542號公報
[專利文獻4]
專利第3612268號公報
[專利文獻5]
專利第3825874號公報
[專利文獻6]
日本特開昭第63-132459號公報
但利用專利文獻3~5所揭示的串聯共振電路的技術，雖可對特定的頻率降低FET的阻抗，但具有目的之頻率以外的放大電路之安定性惡化的問題。例如在利用串聯共振電路的放大電路，具有在目的之頻率以外的頻率波段產生寄生振盪的問題。
就是在習知技術中，具有無法一面以寬大的頻率波段來維持放大電路的安定性、一面以寬大的頻率波段得到良好頻率特性的問題。
有關本發明之半導體裝置之一態樣，具有：半導體晶片；搭載前記半導體晶片的引線框；連接前記半導體晶片與前記引線框的接合線；和設置在前記引線框中搭載前記半導體晶片之面的背面側，相對介電常數5以上的高介電質層；前記引線框包含：與形成在前記半導體晶片的半導體元件之源極連接的源電極引線；和連接前記源電極引線與前記接合線的源線連接點；前記高介電質層設置在前記 引線框中至少包含前記源線連接點之背面的區域。
有關本發明之半導體裝置，是在至少包含引線框之源線連接點之背面的區域具有高介電質層。因此，有關本發明的半導體裝置，可利用該高介電質層來構成與引線框之寄生阻抗成分並聯連接的電容器。而且，有關本發明的半導體裝置，可藉由利用高介電質層的電容器，來抑制起因於寄生阻抗成分的源極端子之高頻波段的阻抗上昇。
有關本發明的半導體裝置，可以一面以寬大的頻率波段來維持放大電路的安定性、一面以寬大的頻率波段得到良好的頻率特性。
針對有關本發明之實施形態參照圖面於以下做說明。首先，於第1圖表示有關實施形態1之半導體裝置1的上面圖。半導體裝置1，雖具有覆蓋半導體晶片的保護蓋，但在第1圖中，為了露出半導體晶片，因此表現出除去該保護蓋之狀態的上面圖。
如第1圖所示，有關實施形態1的半導體裝置1，具有：半導體晶片10、接合線11、引線框、樹脂模組15、高介電質層16。首先，有關實施形態1之半導體裝置1，雖於第1圖未於示之，但具有保護蓋。又，在第1圖，以虛線表示覆蓋在樹脂模組15無法直接以視覺辨識的引線 框。
引線框，具有：源電極引線12、汲電極引線13、閘電極引線14。而且，半導體晶片10，是配置在源電極引線上。有關實施形態1的半導體裝置1，是在半導體晶片10形成GaAsFET。而且，該GaAsFET，是源極經由接合線11與源電極引線12連接，汲極經由接合線11與汲電極引線13連接，閘極與閘電極引線連接。
又，有關實施形態1之半導體裝置1，以覆蓋引線框之一部分的方式形成樹脂模組15。該樹脂模組15，設有引線框中至少露出半導體晶片10與設有源電極引線上的源線連接點之區域的開口部。又，樹脂模組15，是利用介電常數比高介電質層16還低的素材形成。
高介電質層16，是設置在引線框中至少包含源線連接點之背面的區域。因此，第1圖所示的上面圖中，由於高介電質層16無法直接以視覺辨識，因此以點線來表示設有高介電質層16的區域。又，源線連接點，是接合線11中連接GaAsFET的源電極與源電極引線的接合線，與源電極引線接觸的點。
接著，於第2圖表示有關實施形態1之半導體裝置1的底面圖。如第2圖所示，有關實施形態1的半導體裝置1，由底面觀看的情形，引線框中除了連接在安裝基板的外引線部分，其餘均利用樹脂模組15覆蓋。又，在半導體裝置1，高介電質層16雖是設置在半導體封裝體的底面側，但高介電質層16，即使在第2圖所示的底面圖仍無法 直接以視覺辨識。在第2圖以點線表示高介電質層16配置的位置。再者，在第2圖，亦以虛線表示覆蓋在樹脂模組15無法直接以視覺辨識的引線框。
接著，於第3圖表示沿著第1圖所示之以III-III所示的線之半導體裝置1的剖面圖。如第3圖所示，有關實施形態1的半導體裝置1，是在源電極引線12之上配置半導體晶片10。又，源電極引線12之面中，在搭載著半導體晶片10之面的背面側，設有高介電質層16。在此，於以下說明中，源電極引線12之面中，搭載著半導體晶片10的面稱為表面，設有高介電質層16之側的面稱為背面。又，在半導體裝置1中，半導體晶片10之中，於相對向的兩邊形成有連接在GaAsFET的源極之銲墊。因此，在第3圖的剖面圖，將GaAsFET的源極連接在源電極引線12的接合線11是顯示兩條。在以下說明中，該兩條接合線之中的一方連接在源電極引線12的點稱為第1源線連接點，兩條接合線之中的另一方連接在源電極引線12的點稱為第2源線連接點。在第3圖所示的例示中，在對應於第1源線連接點與第2源線連接點的位置分別設有高介電質層16。再者，高介電質層16之中，對應第1源線連接點設置的稱為第1高介電質層，高介電質層16之中，對應第2源線連接點設置的稱為第2高介電質層。
樹脂模組15，是以覆蓋源電極引線12的背面側與源電極引線12的表面之一部分的方式形成。在第3圖所示的例示中，樹脂模組15，是以覆蓋高介電質層16的方式 形成。再者，該樹脂模組15，亦可為以露出高介電質層16的方式形成。
如第3圖所示，在半導體裝置1中，對源電極引線12施以彎曲加工，以源電極引線的端部成為與樹脂模組15之底面同高度的方式形成。又，雖未在第3圖以圖面示之，但亦對汲電極引線13及閘電極引線14施以彎曲加工。而且，汲電極引線13及閘電極引線14的端部，也以與樹脂模組15之底面同高度的方式形成。
又，如第3圖所示，半導體裝置1具有保護蓋17。保護蓋17，是以覆蓋半導體晶片10的方式形成。又，保護蓋17，是利用介電常數比高介電質層16還低的樹脂素材形成。
接著，於第4圖表示有關實施形態1之半導體裝置1安裝在基板之情形的半導體裝置1的剖面圖。如第4圖所示，安裝有關實施形態1的半導體裝置1的基板23，具有：第1源極配線20、第2源極配線21、通孔22。第1源極配線20，是形成在配置半導體裝置1的表面側。又，第1源極配線20，不光是源電極引線12與基板23接合的部分，而是作為連接在包含高介電質層16的下部與半導體裝置1的兩個源電極引線12的區域的配線所形成。第2源極配線21，是形成在配置半導體裝置1之面的相反側之面(例如：背面側)。通孔22，是貫通基板23的孔，與第1源極配線20和第2源極配線21電性連接。又，通孔22，是形成在：與源電極引線12和第1源極配線20連接的區 域；和位在高介電質層16之下部的區域。
接著，針對設置在安裝有關實施形態1的半導體裝置1之基板23的接腳圖案(foot pattern)做說明。於第5圖表示設置在安裝半導體裝置1之基板23的接腳圖案。如第5圖所示，在基板23的表面，設有：第1源極配線20、汲極配線25、閘極配線27。而且，第1源極配線20之中，在連結配置半導體裝置1之兩條源極配線引線的兩個地點所連接的區域，形成源極端子用接腳圖案24。在汲極配線25的端部，形成具有對應汲電極引線13之形狀的汲極端子用接腳圖案26。在閘極配線27的端部，形成具有對應閘電極引線14之形狀的閘極端子用接腳圖案28。基板23之表面中，除了源極端子用接腳圖案24、汲極端子用接腳圖案26及閘極端子用接腳圖案28以外的區域，利用絕緣用光阻劑覆蓋。又，在源極端子用接腳圖案24、汲極端子用接腳圖案26及閘極端子用接腳圖案28，例如：塗佈焊膏。
再者，源極端子用接腳圖案24、汲極端子用接腳圖案26及閘極端子用接腳圖案28，是設置在對應源電極引線12、汲電極引線13及閘電極引線14的位置。又，源極端子用接腳圖案24、汲極端子用接腳圖案26及閘極端子用接腳圖案28，是具有對應源電極引線12、汲電極引線13及閘電極引線14的形狀。
在此，針對有關實施形態1的半導體裝置1所用的半導體晶片10、引線框、樹脂模組15、高介電質層16、保 護蓋17的構件做詳細說明。半導體晶片10，在GaAs基板的表面形成GaAsFET。將GaAsFET形成在GaAs基板上，就能形成動作波段高的GaAsFET。又，引線框，是例如：以銅合金形成。
樹脂模組15及保護蓋17，例如：利用以SiO2之粒子為主成份的樹脂形成。該樹脂，是藉由環氧樹脂、酚酫樹脂，固定SiO2的粒子。以SiO2為主成份的情形下，樹脂模組15及保護蓋17，具有4左右的相對介電常數。
高介電質層16，是例如：可使用以Al2O3為主成份的陶瓷。以Al2O3為主成份的情形下，高介電質層16，具有10左右的相對介電常數。雖然形成該高介電質層16的構件也可使用其它構件，但利用相對介電常數比樹脂模組15或保護蓋17還高的構件形成。作為其它構件，使用鈦酸鋇(BaTiO3)的情形下，相對介電常數可高達1200左右。又，作為其它構件，使用氧化鈦(TiO2)的情形下，相對介電常數可達到80~183左右，提高相對介電常數。
接著，針對有關實施形態1之半導體裝置1的製造方法做說明。於第6圖~第9圖表示每個製造製程的半導體裝置1之剖面圖。該剖面圖是對應第3圖所示之剖面圖。
第6圖是表示半導體裝置1的第1製造製程。如第6圖所示，在第1製造製程中，在完成彎折加工的引線框之背面，接著成為高介電質層16的高介電質晶片。該高介電質晶片是接著在對應於源電極引線12之表面的第1、第2源線連接點之位置的背面側。又，接著劑例如可使用銀 膏等。再者，接著劑未必需要有導電性。
第7圖是表示半導體裝置1的第2製造製程。如第7圖所示，在第2製造製程中，在覆蓋引線框之背面側的高介電質層16的區域與覆蓋引線框之表面側的一部分的區域，形成樹脂模組15。在第2製造製程中，雖在覆蓋引線框之表面側的一部分的區域形成樹脂模組15，但樹脂模組15是形成在引線框設置開口部，該開口部是露出搭載半導體晶片10的部分以及連接接合線的部分。又，樹脂模組15，是形成樹脂模組15的底面與引線框的底面等高。
第8圖是表示半導體裝置1的第3製造製程。如第8圖所示，在第3製造製程中，是在源電極引線12上搭載半導體晶片10。此時，半導體晶片10，利用銀膏等之具有導電性的接著劑固定在源電極引線12。又，在第3製造製程中，將與形成在半導體晶片10的GaAsFET的源極連接的第1連接銲墊和源電極引線12，利用接合線11連接。又，將與形成在半導體晶片10的GaAsFET的汲極連接的第2連接銲墊和汲電極引線13，利用接合線11連接。將與形成在半導體晶片10的GaAsFET的閘極連接的第3連接銲墊和閘電極引線14，利用接合線11連接。
第9圖是表示半導體裝置1的第4製造製程。如第9圖所示，在第4製造製程中，是在樹脂模組15上設置保護蓋17形成氣密密封。藉此，半導體晶片10，是利用保護蓋17覆蓋。
接著，針對利用有關實施形態1的半導體裝置1的通 訊系統與半導體裝置1的特性做說明。首先，於第10圖表示利用有關實施形態1的半導體裝置1的通訊系統的方塊圖。再者，第10圖所示的通訊系統，是表示利用有關實施形態1的半導體裝置1的通訊系統之一例，半導體裝置1亦可利用於其他系統。
第10圖所示的通訊系統，具有：藉由天線30、初段放大器31、增益段放大器32、變頻器33、緩衝器34、46構成的第1路徑；和藉由天線40、初段放大器41、增益段放大器42、變頻器43、緩衝器44、46構成的第2路徑。而且，在第10圖所示的通訊系統中，在緩衝器34、44的後段具有路徑切換器35。又，在第10圖所示的通訊系統中，具有生成在變頻處理所應用之訊號的振盪器45。
在此，有關第1路徑與第2路徑，由於實施上的處理相同，因此以第1路徑為例，針對第10圖的通訊系統之動作做說明。在該通訊系統中，藉由天線30來接收十數GHz的訊號。但藉由天線30接收的訊號，由於振幅小，因此利用初段放大器31來放大所接收到的訊號。接著，增益段放大器32，會令初段放大器31的輸出訊號之振幅放大。接著，變頻器33，是使用振盪器45的輸出訊號，針對十數GHz的訊號施以變頻，輸出1~2GHz的訊號。而且，通訊系統，是透過兩個緩衝器來輸出變頻器33的訊號。再者，在本通訊系統中，由於是藉由路徑切換器35來切換以天線30所接收到的訊號作為第1路徑端的輸出訊號來輸出，或作為第2路徑端的輸出訊號來輸出，因此 雖然在路徑切換器35的前後設置緩衝器，但沒有路徑切換器35的情形下，緩衝器可為一個。
在第10圖所示的通訊系統中，有關實施形態1的半導體裝置1，是作為初段放大器31、41利用。更具體是，半導體裝置1，是作為放大電路的構成，來構成源極接地電路。於是，於第11圖來表示以半導體裝置1作為源極接地電路利用之情形的電路圖。再者，第11圖是包含：接合線11的寄生電感、引線框的寄生電感、藉由高介電質層16實現的電容器之半導體裝置1的等效電路圖。
又，如第11圖所示，半導體裝置1具有GaAsFET。而且，GaAsFET的源極是連接在源電極引線12，GaAsFET的汲極是連接在汲電極引線13，GaAsFET的閘極是連接在閘電極引線14。此時，接合線11及引線框，分別具有寄生電感。在第11圖所示的等效電路圖中，以GaAsFET之源極的接合線11的寄生電感為Lsb、源電極引線12的寄生電感為Lsl示之。又，以GaAsFET之汲極的接合線11的寄生電感為Ldb、汲電極引線13的寄生電感為Ldl示之。又，以GaAsFET之閘極的接合線11的寄生電感為Lgb、閘電極引線14的寄生電感為Lgl示之。
又，將藉由高介電質層16實現的電容器在第11圖中，以電容器Csl示之。該電容器Csl，是以高介電質層16為電容器的介電質層、以源電極引線12為一方的電極、基板23的第1源極配線20為另一方的電極所構成。
如第11圖所示，在半導體裝置1中，在GaAsFET的 源極與接地端子之間，串聯連接寄生電感Lsb、Lsl，並且並聯連接寄生電感Lsl與電容器Csl。又，在半導體裝置1中，在GaAsFET的汲極與汲電極引線13之間，串聯連接寄生電感Ldb、Ldl。又，在半導體裝置1中，在GaAsFET的閘極與閘電極引線14之間，串聯連接寄生電感Lgb、Lgl。
接著，針對有關實施形態1之半導體裝置1的動作做說明。有關實施形態1之半導體裝置1，是經由閘電極引線14來輸入以天線30所接收到的訊號。然後，放大所輸入的訊號，經由汲電極引線13輸出。此時，在半導體裝置1中，具有：一旦GaAsFET的源極與接地端子之間的阻抗上昇，增益即下降的特性。在此，具有電感為所獲得的訊號之頻率愈高阻抗愈高，且電容器所獲得的訊號之頻率愈高阻抗愈低的特性。而且，在有關實施形態1的半導體裝置1中，是並聯連接寄生電感Lsl與電容器Csl。因此，在有關實施形態1的半導體裝置1中，無論是所輸入的訊號之頻率上昇，且寄生電感Lsl的阻抗昇高的情形下，均可藉由電容器Csl來降低維持源極的阻抗。
在此，參照第12圖，說明使用有關實施形態1的半導體裝置1構成的源極接地電路的頻率特性。在第12圖所示的例示中，是表示電容器Csl的電容為90fF的源極接地電路的頻率特性與電容器Csl的電容為440fF的源極接地電路的頻率特性。
如第12圖所示，電容器Csl的電容為90fF的情形下 ，得知在15GHz以上的頻率波段，附隨增益下降。一方面，電容器Csl的電容為440fF的情形下，得知在15GHz以上的頻率波段，附隨增益上昇。總之就是，得知在有關實施形態1的半導體裝置1中，適當形成高介電質層16的相對介電常數與介電質晶體的尺寸，就能提昇高頻特性。
又，於第13圖表示輸入訊號的頻率為24GHz之情形的電容器Csl的電容對附隨增益的特性曲線圖。如第13圖所示，在半導體裝置1中，一旦電容器Csl的電容超過400fF，對於24GHz的訊號之附隨增益的上昇曲線變急遽。總之就是，在半導體裝置1中，藉由高介電質層16構成的電容器Csl的電容愈大就能愈加提高高頻波段的附隨增益。
又，於第14圖表示輸入訊號的頻率為24GHz、高介電質層16的介電質晶片之尺寸為寬度0.5mm、長度0.5mm、高度0.3mm，使源電極引線12及第1源極配線20接觸到介電質晶片之狀態的半導體層裝置1之相對介電常數對附隨增益的特性曲線圖。介電質晶片的長、寬、高為既定的情形下，電容器Csl的電容，具有一旦相對介電常數變高即變大的比例關係。因此，如第14圖所示，在半導體裝置1，相對介電常數為25以上，附隨增益的上昇曲線變急遽。
根據上記說明，有關實施形態1的半導體裝置1，是在連接形成於半導體晶片10之GaAsFET的源極之源電極引線12的背面具有高介電質層16。該高介電質層16，是 構成源電極引線12為一方的電極、與源電極引線12連接的第1源極配線20為另一方的電極的電容器Csl。而且，電容器Csl，是與源電極引線12的寄生電感Lsl並聯連接。藉此，有關實施形態1之半導體裝置1，就可提高對高頻之訊號的附隨增益。又，在有關實施形態1之半導體裝置1中，由於未使用諧振電路，因此可在寬大的頻率波段維持源極接地電路的安定性。
又，在有關實施形態1之半導體裝置1中，僅在源電極引線12的背面配置高介電質層16。如此一來，僅在一部分形成高介電質層16，就能縮小形成在引線端子間的寄生電容之電容值。像這樣抑制引線端子間的寄生電容，半導體裝置1，就能防止高頻特性劣化。
又，在有關實施形態1之半導體裝置1中，將成為高介電質層16的介電質晶片利用接著劑固定在源電極引線12，然後形成樹脂模組15。總之就是，有關實施形態1之半導體裝置1，藉由樹脂模組15形成封裝，就能簡化製造製程。又，樹脂模組15，係加工比利用陶瓷的封裝還容易，且構件成本低。總之就是，利用樹脂模組15形成封裝，就能減低製造成本。
又，在有關實施形態1之半導體裝置1中，是在封裝的上部利用保護蓋17。藉此，有關實施形態1之半導體裝置1，就能實現中空構造的封裝。利用中空構造的封製，由於半導體晶片10及接合線11不會直接接觸到樹脂，因此可減低半導體晶片10及接合線11的寄生電容。像這樣 ，減低寄生電容，都能實現直至高頻波段具有良好的放大特性的半導體裝置1。
又，有關實施形態1之半導體裝置1，是利用樹脂材料形成保護蓋17。由於樹脂材料具有絕緣特性，因此以半導體晶片10及接合線11作為一方的端子、保護蓋17作為另一方的端子，就能防止形成以空氣為介電質的寄生電容器。
實施形態2
在實施形態2中，是針對將在實施形態1中，相當於形成在基板23的第1源極配線20的板，設置在半導體裝置的例示做說明。於是，於第15圖表示有關實施形態2之半導體裝置2的底面圖。再者，由於半導體裝置2的上面圖，是與有關實施形態1之半導體裝置1相同，因故在此省略說明。如第15圖所示，有關實施形態2的半導體裝置2，是具有連接源電極引線12之一端與另一端之間的追加源電極板50。
又，於第16圖表示沿著第15圖之XVI-XVI所示的線之半導體裝置2的剖面圖。如第16圖所示，追加源電極板50，是以接合在源電極引線12之一端與另一端和樹脂模組15的底面之方式形成。又，於第17圖表示沿著第15圖之XVII-XVII所示的線之半導體裝置2的剖面圖。如第17圖所示，追加源電極板50，是以高介電質層16的面之中，面對於引線框的面為第1面、與第1面相對向的面為 第2面的情形下，形成在與第2面相對向的位置。又，追加源電極板50，是與源電極引線12的兩端部連接。
像這樣，具有追加源電極板50，而電容器Csl，是以源電極引線12為一方的端子、追加源電極板50為另一方的端子、高介電質層16為介電質層所構成。
接著，於第18圖表示有關實施形態2之半導體裝置2的安裝狀態之剖面圖。如第18圖所示，安裝有關實施形態2之半導體裝置2的情形，也與實施形態1相同，將第1源極配線20連接在源電極引線12的一端與另一端之間形成。在有關實施形態2之半導體裝置2中，由於電容器Csl之另一方的電極是利用追加源電極板50構成，因此未必需要有連接第1源極配線20的一個區域。但為了儘量縮小源極配線的阻抗，與連接第1源極配線20的區域一起形成，且形成高介電質層16之下部的通孔22為佳。
根據上記說明，有關實施形態2的半導體裝置2，具有追加源電極板50，就能提高第1源極配線20之構成的自由度。又，有關實施形態2的半導體裝置2，在既存的基板23為第1源極配線20被分割的區域所形成的情形下，也可藉由追加源電極引線50來構成電容器Csl之另一方的端子。而且，在此種情形下，有關實施形態2的半導體裝置2，也與實施形態1相同可提昇高頻特性。
實施形態3
在實施形態3中，針對不使用介電質晶片，以樹脂模 組作為高介電質層形成的實施形態做說明。於第19圖表示有關實施形態3之半導體裝置3的上面圖。如第19圖所示，有關實施形態3的半導體裝置3，關於形狀方面是與有關實施形態1的半導體裝置1相同。但半導體裝置3，有關實施形態1之半導體裝置1的樹脂模組15是利用樹脂模組60形成。
又，於第20圖表示有關實施形態3之半導體裝置3的底面圖。如第20圖所示，有關實施形態3的半導體裝置3，關於形狀方面是與有關實施形態1的半導體裝置1相同。但半導體裝置3，有關實施形態1之半導體裝置1的樹脂模組15是利用樹脂模組60形成。
又，於第21圖表示有關實施形態3之半導體裝置3的剖面圖。該剖面圖，如第20圖的第21圖所示，有關實施形態3的半導體裝置3，就其形狀方面是與有關實施形態1的半導體裝置1相同。但半導體裝置3，並無有關實施形態1之半導體裝置1的高介電質層16。又，半導體裝置3，係半導體裝置1的樹脂模組15是利用樹脂模組60形成。
又，於第22圖表示有關實施形態3之半導體裝置3的安裝狀態之剖面圖。如第22圖所示，有關實施形態3的半導體裝置3的安裝形態，實際上是與有關實施形態1的半導體裝置1的安裝形態相同。但有關實施形態3的基板23的通孔22，為了儘量減低源極配線的阻抗，故以位在源電極引線12上的第1源線連接點與第2源線連接點 之下部的方式形成為佳。
在此，樹脂模組60，與實施形態1相同，雖利用環氧樹脂等固定SiO2的粒子，但SiO2的組成比較樹脂模組15高。像這樣，提高SiO2的組成比，相對介電常數就能高達10左右。該樹脂模組60，係相對介電常數比保護蓋17還高為佳。
接著，於第23圖表示輸入信號之頻率為24GHz，與樹脂模組60和源電極引線12及第1源極配線20相對向之面積的寬度0.65mm、長度2.0mm、源電極引線12與第1源極配線20之距離為0.3mm之情形的半導體層裝置3的相對介電常數對附隨增益的特性曲線圖。如第23圖所示，在半導體裝置3，相對介電常數為5以上，附隨增益的上昇曲線變急遽。
根據上記說明，以高介電質層為樹脂模組60所形成的情形下，可增加與介電質層和源電極引線12及第1源極配線20相對向的面積，在有關實施形態3的半導體裝置3，即使高介電質層的相對介電常數為相同的情形下仍可形成更高電容的電容器Csl。又，在有關實施形態3之半導體裝置3中，由於不需要將介電質晶片接著在源電極引線，因此可省略第6圖所示的第1製造製程。
再者，本發明並不限於上記實施形態，可在不脫離主旨的範圍做適當變更。
1~3‧‧‧半導體裝置
10‧‧‧半導體晶片
11‧‧‧接合線
12‧‧‧源電極引線
13‧‧‧汲電極引線
14‧‧‧閘電極引線
15、60‧‧‧樹脂模組
16‧‧‧高介電質層
17‧‧‧保護蓋
20‧‧‧第1源極配線
21‧‧‧第2源極配線
22‧‧‧通孔
23‧‧‧基板
24‧‧‧源電極用接腳圖案
25‧‧‧汲極配線
26‧‧‧汲電極用接腳圖案
27‧‧‧閘極配線
28‧‧‧閘電極用接腳圖案
30、40‧‧‧天線
31、41‧‧‧初段放大器
32、42‧‧‧增益段放大器
33、43‧‧‧變頻器
34、36、44、46‧‧‧緩衝器
35‧‧‧路徑切換器
44‧‧‧緩衝器
45‧‧‧振盪器
50‧‧‧追加源電極板
第1圖是有關實施形態1之半導體裝置的上面圖。
第2圖是有關實施形態1之半導體裝置的底面圖。
第3圖是有關實施形態1之半導體裝置的剖面圖。
第4圖是有關實施形態1之半導體裝置安裝在基板之情形的剖面圖。
第5圖是安裝有關實施形態1之半導體裝置之接腳圖案的圖。
第6圖是說明有關實施形態1之半導體裝置之第1製造製程的半導體裝置的剖面圖。
第7圖是說明有關實施形態1之半導體裝置之第2製造製程的半導體裝置的剖面圖。
第8圖是說明有關實施形態1之半導體裝置之第3製造製程的半導體裝置的剖面圖。
第9圖是說明有關實施形態1之半導體裝置之第4製造製程的半導體裝置的剖面圖。
第10圖是利用有關實施形態1之半導體裝置的通訊系統之一例。
第11圖是有關實施形態1之半導體裝置的等效電路圖。
第12圖是利用有關實施形態1之半導體裝置的頻率特性之一例的曲線圖。
第13圖是針對有關實施形態1之半導體裝置表示電容值對附隨增益之特性的曲線圖。
第14圖是針對有關實施形態1之半導體裝置表示高 介電質層的相對介電常數對附隨增益之特性的曲線圖。
第15圖是有關實施形態2之半導體裝置的底面圖。
第16圖是由第1方向觀看有關實施形態2之半導體裝置的剖面圖。
第17圖是由第2方向觀看有關實施形態2之半導體裝置的剖面圖。
第18圖是有關實施形態2之半導體裝置安裝在基板之情形的剖面圖。
第19圖是有關實施形態3之半導體裝置的上面圖。
第20圖是有關實施形態3之半導體裝置的底面圖。
第21圖是有關實施形態3之半導體裝置的剖面圖。
第22圖是有關實施形態3之半導體裝置安裝在基板之情形的剖面圖。
第23圖是針對有關實施形態3之半導體裝置表示高介電質層的相對介電常數對附隨增益之特性的曲線圖。
1‧‧‧半導體裝置
10‧‧‧半導體晶片
11‧‧‧接合線
12‧‧‧源電極引線
13‧‧‧汲電極引線
14‧‧‧閘電極引線
15‧‧‧樹脂模組
16‧‧‧高介電質層

Claims (7)

  1. 一種半導體裝置，其特徵為，具有：半導體晶片；搭載前記半導體晶片的引線框；連接前記半導體晶片與前記引線框的接合線；和設置在前記引線框中搭載前記半導體晶片之面的背面側，相對介電常數5以上的高介電質層，前記引線框包含：與形成在前記半導體晶片的半導體元件之源極連接的源電極引線；和連接前記源電極引線與前記接合線的源線連接點，前記高介電質層設置在前記引線框中至少包含前記源線連接點之背面的區域。
  2. 如申請專利範圍第1項所記載的半導體裝置，其中，具有：覆蓋前記半導體晶片，且利用具有介電常數比前記高介電質層還低的樹脂所形成的保護蓋。
  3. 如申請專利範圍第1項或第2項所記載的半導體裝置，其中，前記源線連接點，包含：設置在相離之位置的第1源線連接點與第2源線連接點，前記高介電質層，包含：對應於前記第1源線連接點的第1高介電質層；和對應於前記第2源線連接點的第2高介電質層。
  4. 如申請專利範圍第1項至第3項中之任一項所記載的半導體裝置，其中，前記引線框，包含：與形成在前記半導體晶片的半導體元件的汲極連接的汲電極引線；和與形成在前記半導體晶片的半導體元件的閘極連接的閘電極引線。
  5. 如申請專利範圍第1項至第4項中之任一項所記載的半導體裝置，其中，前記高介電質層，具有：面對前記 引線框的第1面；和與前記第1面相對向的第2面；前記半導體裝置，具有形成在與前記第2面相對向的位置，且與前記源電極引線連接的追加源電極板。
  6. 如申請專利範圍第1項至第5項中之任一項所記載的半導體裝置，其中，設有覆蓋前記高介電質層與前記引線框的一部分，且至少露出前記引線框中設有前記半導體晶片與前記源電極引線的前記源線連接點的區域的開口部，且具有介電常數比前記高介電質層還低的樹脂模組。
  7. 如申請專利範圍第1項至第5項中之任一項所記載的半導體裝置，其中，前記高介電質層，是作為設有覆蓋前記高介電質層與前記引線框的一部分，且至少露出前記引線框中設有前記半導體晶片與前記源電極引線的前記源線連接點的區域的開口部的樹脂模組所形成。
TW101128234A 2011-09-09 2012-08-06 半導體裝置 TW201324695A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011196644A JP2013058650A (ja) 2011-09-09 2011-09-09 半導体装置

Publications (1)

Publication Number Publication Date
TW201324695A true TW201324695A (zh) 2013-06-16

Family

ID=47829132

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101128234A TW201324695A (zh) 2011-09-09 2012-08-06 半導體裝置

Country Status (4)

Country Link
US (1) US8610237B2 (zh)
JP (1) JP2013058650A (zh)
CN (1) CN103066063A (zh)
TW (1) TW201324695A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11143563B2 (en) 2017-02-24 2021-10-12 Hitachi Automotive Systems, Ltd. Pressure detection device with noise resistant pressure sensor
US10431538B2 (en) * 2017-06-30 2019-10-01 Hamilton Sundstrand Corporation Transistor packages

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63132459A (ja) 1986-11-25 1988-06-04 Hitachi Ltd 容量内蔵半導体パツケ−ジ
JP2562058B2 (ja) 1989-10-16 1996-12-11 株式会社三ツ葉電機製作所 車速感応押圧可変ワイパ装置
DE4202850A1 (de) 1992-01-31 1993-08-05 Boehringer Mannheim Gmbh Analysenelement fuer immunoassays
JP3328542B2 (ja) 1997-03-19 2002-09-24 富士通株式会社 高周波半導体集積回路装置
JP3132449B2 (ja) 1998-01-09 2001-02-05 日本電気株式会社 樹脂外装型半導体装置の製造方法

Also Published As

Publication number Publication date
JP2013058650A (ja) 2013-03-28
US8610237B2 (en) 2013-12-17
CN103066063A (zh) 2013-04-24
US20130062788A1 (en) 2013-03-14

Similar Documents

Publication Publication Date Title
US7706756B2 (en) RF power module
JP6273247B2 (ja) 高周波半導体増幅器
US9111920B2 (en) Semiconductor device
US9270233B2 (en) Amplifier circuits
JP2008112810A (ja) 回路基板、半導体素子収納用パッケージおよび半導体装置
TW201324695A (zh) 半導體裝置
WO2011104774A1 (ja) 半導体装置
JP6265415B2 (ja) 増幅装置
JP7281061B2 (ja) 半導体装置
JP2010182741A (ja) 半導体装置
JP2007324499A (ja) 高周波用半導体装置
US11342260B2 (en) Power flat no-lead package
US20240145413A1 (en) Semiconductor device
US20230005800A1 (en) Semiconductor device and package
JP2022090628A (ja) パワーデバイスにおける高調波制御のためのキャパシタネットワーク
EP4352786A1 (en) Packaged transistor amplifier with integrated passive device matching structure having distributed shunt inductances
JP2021125713A (ja) 高周波半導体装置
JP5759777B2 (ja) Ｍｍｉｃ用パッケージ
JP3392744B2 (ja) モジュール型集積回路装置
JP2010186965A (ja) 半導体パッケージおよびその作製方法
JP2017092395A (ja) 半導体装置
JP2005197926A (ja) 高周波モジュール及びその製造方法