KR19980047648A - 칩형 인덕턴스 부품의 제조방법 - Google Patents

Abstract

본 발명은 자성체 그린 시트에 내부 전극 패턴을 인쇄하고, 자성체층의 구멍을 통해 전극 패턴이 연결되도록 하는 적층 칩인덕턴스 부품을 제조하는 방법에서, 내부 전극 패턴이 형성하는 코일의 권선 모양이 동일한 자심을 위와 아래로 회전하며 이중으로 감겨지도록 형성하는 것을 특징으로 한다.

본 발명의 방법에 의해 제조된 신호용 칩인덕턴스 부품은 적은 층의 패턴인쇄에 의해서도 고인덕턴스 값을 얻을 수 있으며 또한 병렬 회로로 인덕턴스 성분을 구현할 때도 적은 층으로 저항값을 낮출 수 있다.

Description

칩형 인덕턴스 부품의 제조방법

본 발명은 칩인덕턴스 부품의 제조 방법에 관한 것으로서, 더욱 상세하게는 후막 적층 공정에 의해 신호용 인덕턴스 부품을 칩화하는 방법에 관한 것이다. 본 발명에 의한 인덕턴스 부품의 칩화 방법은 칩LG필터, 칩인덕터 등의 신호용 인덕턴스 소자 제조에 응용될 수 있다.

일반적으로 인덕턴스 성분을 후박 적층 공정에 의해 칩화하기 위해서는 자성체 그린 시트 위에 전극층을 형성하고 그 전극층이 상호 연결되어 코일형태를 이루도록 하여야 한다. 즉, 칩 내부에서 전극층이 코일 형태를 가지기 위해서는 자성체 그린 시트 사이에 형성된 전극 패턴이 상호 연결되어야 한다. 자성체 그린 시트위에 형성된 전극층이 연결되기 위해서는 자성체 그린시트 중에 구멍을 뚫고 이곳에 전극 페이스트를 채우고 자성체 그린 시트를 적층함으로써 상부 자성체 그린 시트 위의 전극과 하부 그린 시트 위의 전극이 연결되어 진다.

상기와 같이 후막 적층 공정에 의해 인덕턴스 성분을 칩화할 경우 내부 전극 패턴 설계시 요구되는 중요 항목으로 다음의 두 가지가 있다.

첫째는 고인덕턴스를 얻기 위한 패턴 설계가 요구된다는 점이다.

인덕턴스 성분은 전극 패턴의 길이에 비례한다. 따라서, 동일층 당 고인덕턴스를 얻기 위해서 단위 면적당이 전극 패턴의 길이(이하 패턴 길이 밀도)가 최대한 길어지도록 전극 패턴을 설계해야만 한다. 고패턴 길이 밀도를 가지는 패턴을 사용하면 전극 패턴이 형성된 자성체 시트의 수를 적게 사용하여 칩을 만들수 있기 때문이다. 또 다른 장점은 동일 인덕턴스 당 저패턴 길이 밀도를 가지는 패턴보다 적게 패턴층을 형성할 수 있기 때문에 전극 사이에 페라이트가 있게 됨에 의해 성성되는 부유 용량도 줄일 수 있다는 것이다.

둘째는 내부 전극에 의해 발생되는 DC저항을 감소시키기 위한 패턴 설계가 요구되어 진다. 통상적인 DC저항 감소 방법은 병렬 회로를 구성하여 R을 R/2로 줄이는 것이다.

기존의 특허에서도 위의 2가지, 즉 첫째 높은 인덕턴스값, 둘째 낮은 DC 저항을 얻기 위한 방향에 초점을 맞추고 있다.

첫재, 높은 인덕턴스 값을 얻기 위한 패턴설계

① 종래에 층간 구멍에 의한 고인덕턴스 부품을 제조하는 방법으로는 일특개평 3-54808호에 의한 것으로서 도 1에 나타낸 것이 있다. 도 1의 방법은 최대한으로 패턴 길이 밀도가 커지도록 하기 위해 전극 패턴을 설계한 것이다. 그러나 패턴 길이를 크게 하는데는 적합하지만 층별로 자성체 시트(41)에 형성된 구멍의 위치가 층별로 틀리기 때문에 자성체 시트에 구멍을 형성하는 공정이 단순하지 않은 단점이 있으며 패턴 길이 밀도도 20으로 본 발명의 30.5에 비해 크지 않다. 즉 도 1에서 자성체층이 5층인 경우에 패턴 길이는 20단위 길이를 갖게 되며 내부 전극이 형성하는 코일은 약 3.25 터언(turn)을 형성하게 됨을 알 수 있다. 이러한 길이 계산은 도 2에 나타나 있다. 도 2는 자성체 시트위에 내부 전극 패턴이 인쇄될 위치를 나타낸 것이며 A에서 B, B에서 C, C에서 D, D에서 E, E에서 F, F에서 A각각을 단위 길이(=1)로 나누어 패턴의 길이를 계산할 수 있게 나타낸 도면이다.

② 다른 방법으로 층간 구멍에 의한 인덕턴스 부품을 재조하는 방법으로는 미국 특허 제 3,765,082호에 의한 것으로서 도 3에 나타낸 것이 있다. 도 3의 방법은 통상의 U자형 전극 패턴의 폭을 반으로 줄여 대칭적으로 배열하는 것으로서 전극패턴이 도 7a와 같은 코일 형태를 취하도록 하는 방법이다. 이 방법은 패턴 길이 밀도를 상당히 증가시킬 수는 있지만 위와 마찬가지로 구멍의 위치가 각층별로 서로 달라 공정이 단순하지 않은 단점이 있다. 또한 일본특개평 3-54808호(도 1)에 비해서는 패턴 길이 밀도가 크지만 코일이 형성하는 궤적이 서로 다른 자성체를 포함하고 있기 때문에 효과적으로 인덕턴스 성분을 증가시키지 못하고 있다. 도 3의 경우 도 2로 계산할 때 패턴길이는 25단위 길이를 갖게 되며 내부 전극이 형성하는 코일은 약 6 터언을 형성하게 된다.

둘째, 낮은 DC저항을 얻기 위한 패턴설계

전극 패턴 설계에 의해 내부 전극에 발생되는 DC저항을 감소시키려는 종래의 방법은 일특개평 6-112047호에 의한 것으로서 도 4에 나타낸 것이 있다. 도 4의 방법은 일정 패턴을 쌍으로 적층함으로써 병렬 회로를 구성하여 인덕턴스 값이 L에서 2/L으로 낮아지지만 DC저항 또는 R에서 R/2로 낮아지는 효과를 갖는 방법이다. 그러나 패턴을 쌍으로 적층하게 되므로 일정 인덕턴스값을 갖기 위해서 많은 양의 전극패턴을 적층하게 되는 단점이 생기게 된다.

이에 본 발명은, 첫째, 높은 인덕턴스값 둘째, 낮은 DC저항값을 얻기 위한 상기 기존 특허의 문제점을 동시에 해결하고자 하는 것이다. 상세히 말해 구멍의 위치를 단순화하면서도 패턴 길이 밀도와 패턴이 형성하는 코일이 형성하고 있는 터언수를 최대한 증가시킴과 동싱 2개의 코일의 궤적이 자성체를 공유함으로서 효과적으로 인덕턴스 성분을 증가시켜 동일 인덕턴스값 대비 공정 횟수의 감소를 목적으로 한다. 또한 동일패턴에 단지 1개의 패턴만을 교체함으로써 패턴을 쌍으로 적층하지 않고도 병렬 회로를 구성하여 DC저항을 감소시키는 패턴을 설계하여 전극 패턴의 적층수를 줄이고자 하는 것이다.

도 1은 종래의 방법으로 층간 구멍에 의한 인덕턴스 부품을 제조하는 방법을 보여 주기 위한 평면도이고,

도 2는 패턴 길이 밀도를 계산하기 위해 자성체 그린 시트상에서 패턴인쇄 위치를 정의한 것을 보여 주기 위한 평면도이며,

도 3은 또 다른 종래 방법으로 칩인덕턴스 부품을 제조하는 방법을 보여주기 위한 사시도이고,

도 4는 병렬 회로를 구성하여 칩인덕턴스 부품을 제조하는 방법을 보여주기 위한 사시도이며,

도 5는 본 발명에 따른 내부 전극 패턴을 인쇄하는 순서를 보여 주기 위한 평면도이고,

도 6은 본 발명의 또 다른 응용 패턴을 나타낸 평면도이며,

도 7a, 7b, 7c는 도 3, 도 5, 도 6의 내부 패턴의 개념을 설명하기 위한 도면이다.

*도면중 주요부분에 대한 부호의 설명*

21a,21b,21c,21d,21e,41,41e----자성체 그린 시트

22a,22a',22b,22b',22c,22c',22d,22d'---구멍

23a,24a,23b,24b,23c,24c,23d,24d,25,45,46---내부 전극 패턴

본 발명은 자성체 그린 시트에 내부 전극 패턴을 인쇄하고, 자성체층의 구멍을 통해 전극 패턴이 연결되도록 하는 적층 칩인덕턴스 부품으로서, 그 개선점은 내부 전극 패턴이 형성하는 코일의 권선 모양이 동일한 자심을 위와 아래로 회전하며 이중으로 감겨지도록 형성하는 것을 특징으로 한다.

본 발명에서 상기 자성체 그린시트의 세로변 중앙부에 전극 패턴 연결용 구멍을 2개씩 길이가 같게 교대로 형성하며, 상기 자성체 그린시트 한 장의 패턴 배열을 숫자 6과 숫자 9가 서로 맛물리는 형태로 인쇄하는 것을 특징으로 한다.

특히, 병렬로 된 칩인덕턴스 부품 제조할 경우에는, 맨윗층의 왼쪽끝단의 인출 전극과 맨아래층의 오른쪽 끝단의 인출전극을 연결하는 동시에 맨아랫층 왼쪽 끝단의 인출 전극과 맨위층 오른쪽 끝단의 인출 전극을 서로 연결하면 된다.

이와같은 본 발명을 첨부한 도면에 의거하여 상세하게 설명하면 다음과 같다.

첨부 도면 중 도 5에서와 같이 자성체 그린 시트(21a,21b,21c,21d,21e)에 구멍(22a,22a',22b,22b',22c,22c',22d,22d')을 교대로 형성한다. 해당 구멍(22a,22a',22b,22b',22c,22c',22d,22d')의 위치는 세로변의 중앙부에 위치하도록 하며 구멍(22a,22b,22c,22d)과 구멍(22a',22b',22c'22d')간의 거리는 같도록 한다.

그리고 각 그린 시트(21a,21b,21c,21d,21e)에 숫자 6과 숫자 9가 서로 맞물리는 것과 같이 내부 전극 패턴(23a,24a,23b,24b,23c,24c,23d,24d,25)를 순서대로 인쇄한다. 상기 구멍(22a,22a',22b,22b',22c,22c',22d,22d')은 인쇄시 전극 페이스트로 채워지게 된다.

상기한 바와 같이 내부 전극 패턴(23a,24a,23b,24b,23c,24c,23d,24d,25)을 인쇄한 후에 도 5에 도시한 순서대로 자성체 그린 시트(21a,21b,21c,21d,21e)를 적층한 후 소결하고, 통상적인 방법과 같이 외부 단자 전극을 형성함으로써 칩인덕턴스 부품을 제조할 수 있다.

본 발명에 의한 패턴 설계의 권선 모양은 도 7b에 나타낸 바와 같다. 즉 전류의 흐름은 부호 23a' → 23b → 23c → 23d → 25 → 24d → 24c → 24b → 24a' 경로를 따르게 되며, 부호 23a' 에서 부호 25까지 1차 코일을 형성하고 25에서 24a' 까지 2차 코일을 형성하는 권선 모양이 된다.

다시 말해 1개의 원기능 자성체를 위에서 아래로 감아내려갔다가 다시 아래서 위로 감아 올라와 코일을 이중으로 감은 효과를 발생시킬 수 있다. 미국 특허 제 3,765,082호(도 3 참조)에 의한 패턴 설계의 권선 모양(도 7a)와 같이 개개의 자성체를 코일로 감아 연결한 형태보다 본 발명과 같이 한 개의 자성체를 이중으로 감은 것이 더욱 효과적으로 인덕턴스값을 높일 수 있다.

그리고, 본 발명에 의해 설계된 패턴은 도 6과 같이 자성체 시트(21e) 위치의 전극 패턴(25)을 부호 45, 46과 같은 전극 패턴으로 간단히 교체함에 의해서 일본특개평 6-112047호(도 4 참조)와 같이 이중으로 패턴을 적층하지 않고도 도 7c와 같은 병렬회로를 구성하여 효과적으로 DC 저항을 R/2로 줄일 수 있다.

또한, L/2로 감소되는 인덕턴스값은 자성체 그린 시트(21d)와 자성체 그린 시트(41e) 사이에 그린 시트(21b)와 그린 시트(21c)를 반복적으로 적층함으로써 높일 수 있다. 이때 전류의 흐름은 부호 23a' → 23b → 23c → 23d → 46와 부호 45 → 24b → 24c → 24a'의 순으로 이루어 진다.

본 발명에 의해 위와같이 설계된 내부 전극 패턴은 기존의 것과 비교할 때 다음 표 1과 같은 장점이 있다.

[표 1]

본 발명에 따른 전극 패턴은 기존의 방법에 비하여 구멍 위치 개수가 작을 뿐만 아니라 다음과 같은 장점이 있다.

1. 패턴 길이 밀도가 높다.

2. 코일의 터언수가 크다.

3. 동일한 자심에 코일을 두 번 감은 효과를 갖고 있어 인덕턴스 성분을 최대한 높일 수 있는 장점이 있다. 그리고 DC저항 감소를 위하여 병렬 회로 구성시 이중으로 적층할 필요없이 간단히 패턴 1개만을 교환할 수 있다.

4. 패턴 적층수를 획기적으로 감소시키는 병렬회로를 구성할 수 있는 장점이 있다.

따라서 신호용 인덕턴스부품의 칩화하는데 있어서 적은 층의 패턴 인쇄에 의해서도 고인덕턴스 값을 얻을 수 있으며 또한 병렬 회로로 인덕턴스 성분을 구현할 때도 적은 층으로 저항값을 낮출 수 있다.

이와 같은 본 발명을 실시예에 의거하여 더욱 상세히 설명하면 다음과 같다.

[실시예 1]

먼저 저온 소결성 산화물 자성 재료 Fe₂O₃49 내지 50mole%, NiO 8 내지 12mole%, ZnO 28 내지 32mole%, CuO 8 내지 12mole%로 이루어진 Ni-Zn-Cu계 페라이트 원료분말을 혼합 제조하였다. 그리고, 원료 분말을 50 내지 70중량%, 용매(톨루엔-EtOH계)를 30 내지 50중량%로 하여 분산제(청어유계)와 함께 넬젤(Nalgene) 병에 스틸 볼(Steel Ball)을 넣어 다시 24시간 동안 분쇄한 후, 이 슬러리에 결합제(PVB계)와 가소제(프탈레이트계)를 넣어 다시 24시간 동안 혼합하여 슬러리를 제조하였다. 이렇게 만들어진 슬러리를 점도가 7,000 내지 10,000의 범위가 되도록 기포를 제거하는 탈포공정을 거치면 테이프 캐스팅용 슬러리가 만들어진다.

다음에 상기에서 제작된 슬러리를 테이프 캐스팅하여 페라이트 그린시트(도 5의 21a,21b,21c,21d,21e와 도 6의 46)를 제조하였다. 제조된 그린시트에 내부 전극 연결용 구멍(도 5의 22a,22a',22b,22b',22c,22c',22d,22d')을 교대로 각각 형성하고 그 위에 스크린 프린트를 이용하여 폭이 150㎛이 되도록 내부 전극 패턴(23a,24a,23b,24b,23c,24c,23d,24d25)을 인쇄하고 내부 전극 연결용 구멍의 내부를 Ag페이스트로 채웠다.

그리고, 내부 전극 연결용 구멍과 내부 전극 패턴이 잘 일치하도록 정렬하여 그린시트를 적층한 후 제작된 적층체를 절단하여 칩크기로 하고, 절단된 적층체를 900℃에서 4시간 동안 소성한 후 칩양단에 외부 전극용 Ag페이스트를 닙코팅하여 외부단자 전극을 형성하면 최종적으로 신호용 칩인덕턴스 부품이 제작된다.

본 발명에 의해 위와같이 만들어진 칩인덕턴스 부품의 인덕턴스 특성은 다음 표 2와 같다. 페라이트와 내부전극조정은 동일하게 하였으며, 다음 표 2의 비교예 1과 2는 각각 도 1과 도 3의 전극 패턴으로 제조된 칩인덕턴스 부품이다.

[표 2]

본 발명에 따른 패턴에 의해 제작된 칩부품의 인덕턴스의 값의 경우 종래의 것에 비해 약 1.4 내지 3배(패턴 적층수 7층기준)로 우수한 것으로 나타났다.

[실시예 2]

도 6과 같이 그린 시트에 내부 전극 패턴(45,46)을 인쇄하여 칩인덕턴스 부품을 제조하는 것 이외에는 상기 실시예 1과 동일하게 하였다.

제작한 칩인덕턴스 부품의 DC저항은 다음 표 3과 같다. 다음 표 3에서 비교예 3,4는 도 1의 패턴을 사용하였으며 적층 방법은 도 4와 같이 쌍으로 적층하였다.

[표 3]

본 발명 패턴에 의해 제작된 병렬회로를 갖는 칩인덕턴스부품의 경우 비교예 4에 비하여 동일한 인덕턴스값 대비 패턴 적층수가 1/2로 우수하였다.

Claims (4)

1. 자성체 그린 시트에 내부 전극 패턴을 인쇄하고, 자성체층의 구멍을 통해 전극 패턴이 연결되도록 하는 적층 칩인덕턴스 부품에 있어서, 내부 전극 패턴이 형성하는 코일의 권선 모양이 동일한 자심을 위와 아래로 회전하며 이중으로 감겨지도록 형성된 것을 특징으로 하는 적층 칩인덕턴스 부품의 제조 방법.
2. 제 1항에 있어서, 상기 자성체 그린시트의 세로변 중앙부에 전극 패턴 연결용 구멍을 2개씩 길이가 같게 교대로 형성하여서 되는 것을 특징으로 하는 적층 칩인덕턴스 부품의 제조 방법.
3. 제 1항에 있어서, 상기 자성체 그린시트 한 장의 패턴 배열을 숫자 6과 숫자 9가 서로 맛물리는 인쇄하여서 되는 것을 특징으로 하는 적층 칩인덕턴스 부품의 제조 방법.
4. 제 1 항에 있어서, 병렬로 된 칩인덕턴스 부품 제조할 경우, 맨윗층의 왼쪽끝단의 인출 전극과 맨아랫층의 오른쪽 끝단의 인출전극을 연결하는 동시에 맨아랫층 왼쪽 끝단의 인출 전극과 맨위층 오른쪽 끝단의 인출 전극을 서로 연결하여서 되는 것을 특징으로 하는 적층 칩인덕턴스 부품의 제조 방법.