JP3209514B2 - 積層チップインダクタの製造方法 - Google Patents
積層チップインダクタの製造方法Info
- Publication number
- JP3209514B2 JP3209514B2 JP26696098A JP26696098A JP3209514B2 JP 3209514 B2 JP3209514 B2 JP 3209514B2 JP 26696098 A JP26696098 A JP 26696098A JP 26696098 A JP26696098 A JP 26696098A JP 3209514 B2 JP3209514 B2 JP 3209514B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- double
- pattern
- coil
- conductor pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【発明の属する技術分野】本発明は積層チップ形のイン
ダクタに関する。
ダクタに関する。
【０００２】
【従来の技術】従来から積層チップインダクタは積層技
術を利用して、重畳されたセラミックのグリーンシート
の中を一本の内部導体が螺旋状に周回するようになって
いる。すなわち積層チップインダクタは此等のシートに
設けたスルーホールを介在してシート間の導体の連絡を
行うと共に内部導体の始端と終端とにそれぞれ別の外部
電極端子が接続されて一体化されたチップ形状のインダ
クタである。
術を利用して、重畳されたセラミックのグリーンシート
の中を一本の内部導体が螺旋状に周回するようになって
いる。すなわち積層チップインダクタは此等のシートに
設けたスルーホールを介在してシート間の導体の連絡を
行うと共に内部導体の始端と終端とにそれぞれ別の外部
電極端子が接続されて一体化されたチップ形状のインダ
クタである。
【０００３】なお積層チップインダクタの製造方法とし
ては、シートを積層する代わりに厚膜印刷技術によって
内部導体とインダクタの基体になるセラミックスとを交
互に印刷して積層する方法も採用されている。
ては、シートを積層する代わりに厚膜印刷技術によって
内部導体とインダクタの基体になるセラミックスとを交
互に印刷して積層する方法も採用されている。
【０００４】
【発明が解決しようとする課題】積層チップインダクタ
においても小形化が要望されると共に更に大きなインダ
クタンスを要請されることが多い。大きなインダクタン
スを得るために巻き数を多くすると直流抵抗値が大とな
り品質係数のＱが低下するという問題点があった。
においても小形化が要望されると共に更に大きなインダ
クタンスを要請されることが多い。大きなインダクタン
スを得るために巻き数を多くすると直流抵抗値が大とな
り品質係数のＱが低下するという問題点があった。
【０００５】すなわちインダクタとして使用する場合、
その直流抵抗値は低い方が望ましい。直流抵抗値の大部
分は内部導体の抵抗値であり此を低くする為には内部導
体の全長を短くし且つ電流に対する断面積を大きくすれ
ばよいことになる。しかしながら内部導体の全長は巻き
数とインダクタのチップ・サイズとによってほぼ決定さ
れてしまう。したがって直流抵抗値を低くするためには
導体の断面積すなわち導体の幅と厚さとの積を大きくす
るしかないことになる。導体の幅を大きくすると磁束が
通るセラミックスの基体部分が少なくなるためインダク
タンス値は減少する。また導体を厚くするには印刷上の
困難や圧着時の歪み発生などの問題があった。以上に述
べたように内部導体の直流抵抗値を低くすることは困難
であった。
その直流抵抗値は低い方が望ましい。直流抵抗値の大部
分は内部導体の抵抗値であり此を低くする為には内部導
体の全長を短くし且つ電流に対する断面積を大きくすれ
ばよいことになる。しかしながら内部導体の全長は巻き
数とインダクタのチップ・サイズとによってほぼ決定さ
れてしまう。したがって直流抵抗値を低くするためには
導体の断面積すなわち導体の幅と厚さとの積を大きくす
るしかないことになる。導体の幅を大きくすると磁束が
通るセラミックスの基体部分が少なくなるためインダク
タンス値は減少する。また導体を厚くするには印刷上の
困難や圧着時の歪み発生などの問題があった。以上に述
べたように内部導体の直流抵抗値を低くすることは困難
であった。
【０００６】これを解決するために互いに異なった一対
の内部導体を同一のチップ内に独立的に配して此等の最
初の部分同士と最後の部分同士とをそれぞれ接続すると
いう考案も示されていた。しかしながら此の場合は同一
の基体に二個のコイル導体を内設するため設計ならびに
工程が複雑になってコストの上昇をまねくという欠点が
あった。
の内部導体を同一のチップ内に独立的に配して此等の最
初の部分同士と最後の部分同士とをそれぞれ接続すると
いう考案も示されていた。しかしながら此の場合は同一
の基体に二個のコイル導体を内設するため設計ならびに
工程が複雑になってコストの上昇をまねくという欠点が
あった。
【０００７】したがって本発明の目的は巻き数を増加す
ることなく直流抵抗値を低くして高性能の積層チップイ
ンダクタを安価に提供することにある。
ることなく直流抵抗値を低くして高性能の積層チップイ
ンダクタを安価に提供することにある。
【０００８】
【課題を解決するための手段】本発明者は上述の目的を
達成するために積層チップインダクタの作成に当たって
コイル導体の直流抵抗値を低くする点について研究を進
めた。この結果、コイル導体の一部分を分岐して複数個
の経路を形成することによって直流抵抗値を低く出来る
ことを見い出した。具体的には同一のコイル導体パター
ンを形成したフェライトグリーンシートを２枚ずつ重ね
合わせてスルーホール導体で接続することを繰り返すこ
とである。言い換えると単一のコイル導体でありながら
部分的に分岐された複数の経路を形成することによって
直流抵抗値を低くでき上述の課題を解決できることを見
い出した。加えて本発明者はスルーホールを介在した接
続導体の位置を出来るだけ分散することによって更に小
形で歪の無い積層精度の高い積層チップインダクタが得
られることを見い出した。
達成するために積層チップインダクタの作成に当たって
コイル導体の直流抵抗値を低くする点について研究を進
めた。この結果、コイル導体の一部分を分岐して複数個
の経路を形成することによって直流抵抗値を低く出来る
ことを見い出した。具体的には同一のコイル導体パター
ンを形成したフェライトグリーンシートを２枚ずつ重ね
合わせてスルーホール導体で接続することを繰り返すこ
とである。言い換えると単一のコイル導体でありながら
部分的に分岐された複数の経路を形成することによって
直流抵抗値を低くでき上述の課題を解決できることを見
い出した。加えて本発明者はスルーホールを介在した接
続導体の位置を出来るだけ分散することによって更に小
形で歪の無い積層精度の高い積層チップインダクタが得
られることを見い出した。
【０００９】 すなわち、本発明は導体パターンを形成
したフェライトシートを積層し、前記導体パターンをス
ルーホールを介して順次接続させることによりらせん状
に周回する２重コイル導体を内設してなる積層体を得、
該積層体を圧着し、焼成した後、前記２重コイル導体の
始端と終端に形成した引出し導体を前記積層体の側面に
形成されたそれぞれ別の外部端子に接続させる積層チッ
プインダクタの製造方法であって、フェライトシートの
必要な箇所にスルーホールを設けた後、３／４ターン以
下の同一形状の導体パターンによって一端をスルーホー
ルによる２重接続により主経路導体と副経路導体に分岐
され且つ分岐された前記主経路導体と前記副経路導体の
他端をスルーホールによる２重接続により合流されるよ
うにした２重導体パターンを形成し、前記フェライトシ
ートの積層により隣合う前記２重導体パターンを順次ス
ルーホールにより周回的に交互接続して２重コイル導体
を形成するに際し、一方の２重導体パターンの２重接続
箇所を他方の２重導体パターンの２重接続箇所とは離間
した別位置に設けると共に一方の導体パターンを延伸し
て他方の導体パターンの２重接続箇所にスルーホール接
続させることを特徴とする積層チップインダクタの製造
方法を提供するものである。
したフェライトシートを積層し、前記導体パターンをス
ルーホールを介して順次接続させることによりらせん状
に周回する２重コイル導体を内設してなる積層体を得、
該積層体を圧着し、焼成した後、前記２重コイル導体の
始端と終端に形成した引出し導体を前記積層体の側面に
形成されたそれぞれ別の外部端子に接続させる積層チッ
プインダクタの製造方法であって、フェライトシートの
必要な箇所にスルーホールを設けた後、３／４ターン以
下の同一形状の導体パターンによって一端をスルーホー
ルによる２重接続により主経路導体と副経路導体に分岐
され且つ分岐された前記主経路導体と前記副経路導体の
他端をスルーホールによる２重接続により合流されるよ
うにした２重導体パターンを形成し、前記フェライトシ
ートの積層により隣合う前記２重導体パターンを順次ス
ルーホールにより周回的に交互接続して２重コイル導体
を形成するに際し、一方の２重導体パターンの２重接続
箇所を他方の２重導体パターンの２重接続箇所とは離間
した別位置に設けると共に一方の導体パターンを延伸し
て他方の導体パターンの２重接続箇所にスルーホール接
続させることを特徴とする積層チップインダクタの製造
方法を提供するものである。
【００１０】なおコイル導体の部分を分岐するとは隣接
するグリーンシートに描かれたコイル導体のパターンを
同一にしスルーホールを介在して接続することを言う。
言い換えると同一のコイル導体パターンを形成したグリ
ーンシートを２枚ずつ重ね合わせること、あるいは一枚
のグリーンシートの表裏両面に同じコイル導体パターン
を形成することを実質上意味する。なお上述と同一の形
態が厚膜印刷技術によって構成される場合も含まれるこ
とは勿論である。これによってコイル導体の一部を分岐
しスルーホール導体で接続することを繰り返すことがで
きる。分岐されたコイル導体はスルーホール部分におい
てスルホール導体により一体に接続される。
するグリーンシートに描かれたコイル導体のパターンを
同一にしスルーホールを介在して接続することを言う。
言い換えると同一のコイル導体パターンを形成したグリ
ーンシートを２枚ずつ重ね合わせること、あるいは一枚
のグリーンシートの表裏両面に同じコイル導体パターン
を形成することを実質上意味する。なお上述と同一の形
態が厚膜印刷技術によって構成される場合も含まれるこ
とは勿論である。これによってコイル導体の一部を分岐
しスルーホール導体で接続することを繰り返すことがで
きる。分岐されたコイル導体はスルーホール部分におい
てスルホール導体により一体に接続される。
【００１１】
【発明の実施の形態】グリーンシート上に形成されたコ
イル導体は細く且つ薄く形成され導体自体は直流抵抗値
が高いが二重に形成されることによって直流抵抗値を下
げることになる。スルーホールを貫通する導体は前記グ
リーンシート上に形成されたコイル導体に比べて柱状に
形成されている。したがって其の直流抵抗値はグリーン
シート上に形成された導体よりもはるかに低い抵抗値と
なる。
イル導体は細く且つ薄く形成され導体自体は直流抵抗値
が高いが二重に形成されることによって直流抵抗値を下
げることになる。スルーホールを貫通する導体は前記グ
リーンシート上に形成されたコイル導体に比べて柱状に
形成されている。したがって其の直流抵抗値はグリーン
シート上に形成された導体よりもはるかに低い抵抗値と
なる。
【００１２】上述のように本発明において抵抗値を下げ
得るのは従来と同一のコイル導体幅と厚さであっても複
数個の分岐を形成することによってコイル導体の断面積
が結果として大きくなるからである。
得るのは従来と同一のコイル導体幅と厚さであっても複
数個の分岐を形成することによってコイル導体の断面積
が結果として大きくなるからである。
【００１３】また２個のコイル導体を独立してもつイン
ダクタにおいてはコイルピッチを二分の一ずらす必要が
生じるが本発明の場合は単一のコイルであるため同一ピ
ッチコイルの複数個印刷でよく製造が容易になる。
ダクタにおいてはコイルピッチを二分の一ずらす必要が
生じるが本発明の場合は単一のコイルであるため同一ピ
ッチコイルの複数個印刷でよく製造が容易になる。
【００１４】
【参考例１】図１は一参考例における積層チップインダ
クタの積層順序を示す分解斜視図である。これを参照し
つつ以下に説明する。なお説明上、図１においてはチッ
プ素子１個分のパターンを示している。 （１）Ｆｅ2 Ｏ3 ４８モル％、ＺｎＯ ２４モル％、
ＮｉＯ １８モル％、ＣｕＯ １０モル％の比率で計量
したフェライト磁性体用原材料をボールミルにて１５時
間湿式混合を行う。 （２）得られた混合物を乾燥粉砕後、７００〜８００℃
にて１時間仮焼する。 （３）上記仮焼体をボールミルにて１５時間湿式粉砕
後、乾燥、粉砕する。 （４）得られた材料粉末に対してバインダー１０〜１５
重量％、トルエン２０重量％、エタノール２０重量％お
よびブタノール４０重量％を添加し、ボールミルにて１
５時間混合する。 （５）得られたスラリーをドクターブレード法を用い
て、膜厚２５〜４０μｍの長尺なフェライトグリーンシ
ートとする。 （６）ついで適当な大きさの矩形に切断したフェライト
からなるグリーンシート片１の周縁近くの必要な場所に
スルーホール２を設けた後、Ａｇペーストをスクリーン
印刷法によってシート片１の周縁回り近くに塗布し、内
部導体コイル用のほぼＣ形、Ｕ形、Ｇ形になるパターン
３を形成する。なお此のとき主経路の内部導体に接続す
るためのスルーホール２を分散して設け且つ主経路と同
一パターンの副経路内部導体を印刷したシートも作製し
ておく。なお上記主副経路は説明のために付けた名称で
あり、どの経路を主にどの経路を副に選んでもよいこと
は勿論である。また、その個々の断面積は等しくても異
なっていてもよい。さらに両経路を印刷したシートの厚
さの和が一定であれば、各経路のシート厚が異なってい
てもよく、もちろん同じでもよく、さらに３つ以上の経
路を設けてもよいことは勿論である。 （７）上述のようにして得られた導体パターンの印刷済
みのシートを図１のように所定枚数に積層する。なお図
１に示した例ではコイルのみのパターン３が５ターンで
あって合計１４枚のシート片１が積層されておりスルー
ホール２を介在した接続部は四隅の四カ所である。また
此のとき主経路と副経路が接続されるように交互に積み
重ねられている。さらにパターンが印刷されていない複
数枚のシートを印刷済みシートの上下に重ね０.５ｔ／
ｃｍ2 の圧力で圧着し積層インダクタ素子の集合体を得
る。 （８）得られた集合体を裁断して個々の積層インダクタ
素子とし此等を５００℃にて１時間脱バインダー処理を
行った後、８５０〜９００℃で１時間焼成する。 （９）焼成体にＡｇペーストを浸漬法により塗布して外
部電極とし１５０℃にて１５分間乾燥後６００℃にて１
０分間焼き付けを行って積層チップインダクタを得る。
クタの積層順序を示す分解斜視図である。これを参照し
つつ以下に説明する。なお説明上、図１においてはチッ
プ素子１個分のパターンを示している。 （１）Ｆｅ2 Ｏ3 ４８モル％、ＺｎＯ ２４モル％、
ＮｉＯ １８モル％、ＣｕＯ １０モル％の比率で計量
したフェライト磁性体用原材料をボールミルにて１５時
間湿式混合を行う。 （２）得られた混合物を乾燥粉砕後、７００〜８００℃
にて１時間仮焼する。 （３）上記仮焼体をボールミルにて１５時間湿式粉砕
後、乾燥、粉砕する。 （４）得られた材料粉末に対してバインダー１０〜１５
重量％、トルエン２０重量％、エタノール２０重量％お
よびブタノール４０重量％を添加し、ボールミルにて１
５時間混合する。 （５）得られたスラリーをドクターブレード法を用い
て、膜厚２５〜４０μｍの長尺なフェライトグリーンシ
ートとする。 （６）ついで適当な大きさの矩形に切断したフェライト
からなるグリーンシート片１の周縁近くの必要な場所に
スルーホール２を設けた後、Ａｇペーストをスクリーン
印刷法によってシート片１の周縁回り近くに塗布し、内
部導体コイル用のほぼＣ形、Ｕ形、Ｇ形になるパターン
３を形成する。なお此のとき主経路の内部導体に接続す
るためのスルーホール２を分散して設け且つ主経路と同
一パターンの副経路内部導体を印刷したシートも作製し
ておく。なお上記主副経路は説明のために付けた名称で
あり、どの経路を主にどの経路を副に選んでもよいこと
は勿論である。また、その個々の断面積は等しくても異
なっていてもよい。さらに両経路を印刷したシートの厚
さの和が一定であれば、各経路のシート厚が異なってい
てもよく、もちろん同じでもよく、さらに３つ以上の経
路を設けてもよいことは勿論である。 （７）上述のようにして得られた導体パターンの印刷済
みのシートを図１のように所定枚数に積層する。なお図
１に示した例ではコイルのみのパターン３が５ターンで
あって合計１４枚のシート片１が積層されておりスルー
ホール２を介在した接続部は四隅の四カ所である。また
此のとき主経路と副経路が接続されるように交互に積み
重ねられている。さらにパターンが印刷されていない複
数枚のシートを印刷済みシートの上下に重ね０.５ｔ／
ｃｍ2 の圧力で圧着し積層インダクタ素子の集合体を得
る。 （８）得られた集合体を裁断して個々の積層インダクタ
素子とし此等を５００℃にて１時間脱バインダー処理を
行った後、８５０〜９００℃で１時間焼成する。 （９）焼成体にＡｇペーストを浸漬法により塗布して外
部電極とし１５０℃にて１５分間乾燥後６００℃にて１
０分間焼き付けを行って積層チップインダクタを得る。
【００１５】
【参考例２】図２は別の参考例における積層順序を示す
分解斜視図である。なお図２のパターンはチップ素子１
個分のパターンを示しており、また図２においては裏面
の印刷は説明のため少しずらした点線で示されている。
以下に此の図を参照しつつ説明する。 （１）〜（５）：参考例１と同じ要領で長尺なフェライ
トシートを作成する。 （６）ついで適当な大きさの矩形に切断したフェライト
からなるシート片１の周縁近くの必要な場所にスルーホ
ール２を設けた後、その両面にＡｇペーストをスクリー
ン印刷法によってシート片１の周縁回り近くに塗布して
内部導体コイル用のほぼＣ形、Ｕ形、Ｇ形になるパター
ン３を形成する。なお此の場合、所定の位置にスルーホ
ールである窓４をあけた印刷していないシートも作成し
ておく。 （７）次に得られたパターン印刷済みのシートを所定枚
数に積層する。図２に示した例ではコイルのみのパター
ン３が５ターンであって合計７枚のシート片１が積層さ
れておりスルーホール２を介在した接続部が四隅の四カ
所である。なお上下の内部導体が接続される位置に印刷
されていないシートのスルーホールである窓４がくるよ
うに間に挟み込み交互に積み重ねるためシートの総計は
１３枚になる。さらに印刷されていない複数枚のシート
を印刷済みシートの上下に重ねて０．５ｔ／ｃｍ２ の
圧力で圧着し積層インダクタ素子の集合体を得る。 （８）、（９）：参考例１と同じ要領で積層チップイン
ダクタを得る。
分解斜視図である。なお図２のパターンはチップ素子１
個分のパターンを示しており、また図２においては裏面
の印刷は説明のため少しずらした点線で示されている。
以下に此の図を参照しつつ説明する。 （１）〜（５）：参考例１と同じ要領で長尺なフェライ
トシートを作成する。 （６）ついで適当な大きさの矩形に切断したフェライト
からなるシート片１の周縁近くの必要な場所にスルーホ
ール２を設けた後、その両面にＡｇペーストをスクリー
ン印刷法によってシート片１の周縁回り近くに塗布して
内部導体コイル用のほぼＣ形、Ｕ形、Ｇ形になるパター
ン３を形成する。なお此の場合、所定の位置にスルーホ
ールである窓４をあけた印刷していないシートも作成し
ておく。 （７）次に得られたパターン印刷済みのシートを所定枚
数に積層する。図２に示した例ではコイルのみのパター
ン３が５ターンであって合計７枚のシート片１が積層さ
れておりスルーホール２を介在した接続部が四隅の四カ
所である。なお上下の内部導体が接続される位置に印刷
されていないシートのスルーホールである窓４がくるよ
うに間に挟み込み交互に積み重ねるためシートの総計は
１３枚になる。さらに印刷されていない複数枚のシート
を印刷済みシートの上下に重ねて０．５ｔ／ｃｍ２ の
圧力で圧着し積層インダクタ素子の集合体を得る。 （８）、（９）：参考例１と同じ要領で積層チップイン
ダクタを得る。
【００１６】
【実施例１】図３は本発明の実施例における積層順序を
示す分解斜視図である。 （１）〜（５）：参考例１と同じ要領で長尺なフェライ
トシートを作製する。 （６）ついで適当な大きさの矩形に切断したフェライト
からなるグリーンシート片１の周縁近くの必要な場所に
スルーホール２を設けた後、Ａｇペーストをスクリーン
印刷法によってシート片１の周縁回り近くに塗布して内
部導体コイル用のほぼＣ形、Ｕ形、Ｇ形になるパターン
３を形成する。このとき主副経路導体について各々を接
続するスルーホールを出来るだけ別々の位置に設ける。
もしスルーホールが別々の経路の接続に用を成さないも
のとなり得る場合には接続が可能となるような位置にも
スルーホールを開けて其のスルーホールの位置まで延長
して内部導体パターンを印刷する。なお此の接続に用を
成さない場合とは各経路導体を接続するためのスルーホ
ールの位置がシート上において印刷されない場所に対応
するような場合である。上述の場合、主副経路としては
それぞれ別のパターンを印刷することになる。また主副
経路は説明のためつけた名称であり、どの経路を主に、
どの経路を副に選んでもよいことは勿論である。また個
々の導体の断面積は等しくても異なっていてもよい。さ
らに両経路を印刷したシートの厚さの和が一定であれば
各経路のシート厚が異なっていても等しくてもよく、
又、３つ以上の経路であってもよい。さらに各周回ごと
に接続される導体経路の位置関係は交換されてもよい。 （７）〜（９）：参考例１と同じ要領で積層チップイン
ダクタを得る。なお図３に示した例ではコイルのみのパ
ターンがほぼ５ターンであって合計１４枚のシート片が
積層されておりスルーホールを介在した接続部は四隅の
四カ所に加えて四隅間の四カ所があり合計八カ所であ
る。
示す分解斜視図である。 （１）〜（５）：参考例１と同じ要領で長尺なフェライ
トシートを作製する。 （６）ついで適当な大きさの矩形に切断したフェライト
からなるグリーンシート片１の周縁近くの必要な場所に
スルーホール２を設けた後、Ａｇペーストをスクリーン
印刷法によってシート片１の周縁回り近くに塗布して内
部導体コイル用のほぼＣ形、Ｕ形、Ｇ形になるパターン
３を形成する。このとき主副経路導体について各々を接
続するスルーホールを出来るだけ別々の位置に設ける。
もしスルーホールが別々の経路の接続に用を成さないも
のとなり得る場合には接続が可能となるような位置にも
スルーホールを開けて其のスルーホールの位置まで延長
して内部導体パターンを印刷する。なお此の接続に用を
成さない場合とは各経路導体を接続するためのスルーホ
ールの位置がシート上において印刷されない場所に対応
するような場合である。上述の場合、主副経路としては
それぞれ別のパターンを印刷することになる。また主副
経路は説明のためつけた名称であり、どの経路を主に、
どの経路を副に選んでもよいことは勿論である。また個
々の導体の断面積は等しくても異なっていてもよい。さ
らに両経路を印刷したシートの厚さの和が一定であれば
各経路のシート厚が異なっていても等しくてもよく、
又、３つ以上の経路であってもよい。さらに各周回ごと
に接続される導体経路の位置関係は交換されてもよい。 （７）〜（９）：参考例１と同じ要領で積層チップイン
ダクタを得る。なお図３に示した例ではコイルのみのパ
ターンがほぼ５ターンであって合計１４枚のシート片が
積層されておりスルーホールを介在した接続部は四隅の
四カ所に加えて四隅間の四カ所があり合計八カ所であ
る。
【００１７】
【発明の効果】以上に説明したように本発明によるとイ
ンダクタの巻き数を増加することなく内部導体コイルの
直流抵抗値を低くでき電流を多く流すことができる。加
えて本発明によると品質係数のＱが向上した高性能な積
層チップインダクタを安価に提供できることになる。さ
らに本発明によると積層チップインダクタの内部接続の
位置がシートの複数個の異なる場所に分散されることに
なるためシートを積層・圧着する時に圧着応力が厚くな
る接続部に集中することが無くなり積層精度が向上する
という大きな利点が得られることになる。
ンダクタの巻き数を増加することなく内部導体コイルの
直流抵抗値を低くでき電流を多く流すことができる。加
えて本発明によると品質係数のＱが向上した高性能な積
層チップインダクタを安価に提供できることになる。さ
らに本発明によると積層チップインダクタの内部接続の
位置がシートの複数個の異なる場所に分散されることに
なるためシートを積層・圧着する時に圧着応力が厚くな
る接続部に集中することが無くなり積層精度が向上する
という大きな利点が得られることになる。
【図１】一参考例における積層順序を示す分解斜視図で
ある。
ある。
【図２】別の参考例における積層順序を示す分解斜視図
である。
である。
【図３】本発明の実施例における積層順序を示す分解斜
視図である。
視図である。
１・・・フェライトグリーンシート片 ２・・・スルーホール ３・・・コイル用パターン ４・・・スルーホールまたは窓
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01F 41/04
Claims (1)
- 【請求項１】 導体パターンを形成したフェライトシー
トを積層し、前記導体パターンをスルーホールを介して
接続させることにより、らせん状に周回する２重コイル
導体を内設してなる積層体を得、該積層体を圧着し、焼
成した後、前記２重コイル導体の始端と終端に形成した
引出し導体を前記積層体の側面に形成されたそれぞれ別
の外部端子に接続させる積層チップインダクタの製造方
法であって、フェライトシートの必要な箇所にスルーホ
ールを設けた後、３／４ターン以下の同一形状の導体パ
ターンによって一端をスルーホールによる２重接続によ
り主経路導体と副経路導体とに分岐され且つ分岐された
前記主経路導体と前記副経路導体が他端をスルーホール
による２重接続により合流されるようにした２重導体パ
ターンを形成し、前記フェライトシートの積層により隣
合う前記２重導体パターンを順次スルーホールにより周
回的に交互接続して２重コイル導体を形成するに際し、
一方の２重導体パターンの２重接続箇所を他方の２重導
体パターンの２重接続箇所とは離間した別位置に設ける
と共に一方の導体パターンを延伸して他方の導体パター
ンの２重接続箇所にスルーホール接続させることを特徴
とする積層チップインダクタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26696098A JP3209514B2 (ja) | 1991-12-28 | 1998-09-21 | 積層チップインダクタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26696098A JP3209514B2 (ja) | 1991-12-28 | 1998-09-21 | 積層チップインダクタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001135437A Division JP2001358016A (ja) | 2001-05-02 | 2001-05-02 | 積層チップインダクタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150034A JPH11150034A (ja) | 1999-06-02 |
| JP3209514B2 true JP3209514B2 (ja) | 2001-09-17 |
Family
ID=17438098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26696098A Expired - Lifetime JP3209514B2 (ja) | 1991-12-28 | 1998-09-21 | 積層チップインダクタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3209514B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3635631B2 (ja) * | 1999-12-20 | 2005-04-06 | 株式会社村田製作所 | 積層セラミック電子部品の製造方法 |
| JP3758464B2 (ja) * | 2000-05-12 | 2006-03-22 | 株式会社村田製作所 | 積層電子部品 |
| WO2009016937A1 (ja) * | 2007-07-30 | 2009-02-05 | Murata Manufacturing Co., Ltd. | チップ型コイル部品 |
| WO2010087220A1 (ja) * | 2009-01-30 | 2010-08-05 | 株式会社村田製作所 | 電子部品及びその製造方法 |
| JP7226094B2 (ja) * | 2019-05-23 | 2023-02-21 | 株式会社村田製作所 | コイル部品 |
-
1998
- 1998-09-21 JP JP26696098A patent/JP3209514B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11150034A (ja) | 1999-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9019058B2 (en) | Chip-type coil component | |
| US7295092B2 (en) | Gapped core structure for magnetic components | |
| US20110291784A1 (en) | Electronic component | |
| JP2001044037A (ja) | 積層インダクタ | |
| WO2009125656A1 (ja) | 電子部品 | |
| JP3449350B2 (ja) | 積層セラミック電子部品の製造方法及び積層セラミック電子部品 | |
| US4731297A (en) | Laminated components of open magnetic circuit type | |
| JPH0135483B2 (ja) | ||
| JPH05217772A (ja) | 複合積層トランス及びその製造方法 | |
| JP2001358016A (ja) | 積層チップインダクタ | |
| JP3209514B2 (ja) | 積層チップインダクタの製造方法 | |
| JPH0557817U (ja) | 積層チップインダクタ | |
| JPS59132604A (ja) | 積層型インダクタ | |
| JP2682829B2 (ja) | 積層応用部品の構造 | |
| JP2938631B2 (ja) | 積層セラミックインダクタの製造方法 | |
| JP3201756B2 (ja) | 複合巻積層インダクタとその製造方法 | |
| JP2831391B2 (ja) | 中間タップ付き積層トランス | |
| JPH0634216U (ja) | 積層チップインダクタ | |
| JPS5943690Y2 (ja) | 積層型トランス | |
| JPH0447950Y2 (ja) | ||
| JP2831392B2 (ja) | 積層型バイファイラ巻きトランス | |
| JP2826386B2 (ja) | 積層インダクタ素子およびその製造法 | |
| KR100293307B1 (ko) | 적층형페라이트인덕터및그제조방법 | |
| JPH0365645B2 (ja) | ||
| JPH08213239A (ja) | 積層型チップトランスとその製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080713 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 11 |