JPH0557817U

JPH0557817U - 積層チップインダクタ

Info

Publication number: JPH0557817U
Application number: JP11359091U
Authority: JP
Inventors: 俊一大野
Original assignee: 太陽誘電株式会社
Priority date: 1991-12-28
Filing date: 1991-12-28
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】巻数を増すことなく、直流抵抗が低い高性能
の積層チップインダクタを安価に提供する。【構成】フェライトシート片１の必要な箇所にスルー
ホール２を設けた後、導体ペーストを印刷してコイル用
パターン３を形成する際、同一のコイル用パターンを形
成したシートを２枚づつ重ね合わせることにより、コイ
ル導体の一部を分岐し、スルーホール導体で接続するこ
とを繰り返して一個のコイルを構成してなることを特徴
とする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、積層チップインダクタに関する。

【０００２】

【従来の技術】

積層チップインダクタは、積層技術を利用して重畳されたセラミックグリーンシートの中を１本の内部導体がらせん状に周回するように、該シート上に設けたスルーホールによってシート間の導体の連絡を行い、内部導体の始端と終端とがそれぞれ別の外部電極端子に接続するように一体化したチップ形状のインダクタである。

【０００３】また、シートを積層する代わりに厚膜印刷技術によって内部導体とインダクタ素体であるセラミックスとを交互に印刷して積層する方法も採用されている。

【０００４】

【考案が解決しようとする課題】

積層チップインダクタにおいても、小型化が要望され、かつ大きなインダクタンスを要請されることが多い。大きなインダクタンスを得ようと巻数を多くすると直流抵抗値が大となり、品質係数Ｑが低下するという課題があった。

【０００５】すなわち、インダクタとして使用する場合、その直流抵抗は低い方が望ましい。直流抵抗の大部分は内部導体の抵抗であり、これを低くするには内部導体の全長を短くし、その電流に対する断面積を大きくすればよいのであるが、内部導体の全長はそのチップの大きさと巻数によってほぼ決定されてしまうため、導体断面積（導体幅×導体厚さ）を大きくするしかない。導体幅を大きくすると磁束の通る部分である素体部分が少なくなるためインダクタンス値は減少し、また導体を厚くするには印刷上の困難や圧着時の歪み発生などの問題があり、直流抵抗を低くするのは困難であった。

【０００６】これらに対応するため、互いに異なった１対の内部導体を同一チップ内に独立的に配し、それらの最初の部分同士と最後の部分同士とをそれぞれ接続するという考案も示されているが、この場合は同一素体に２つのコイル導体を内設するため設計および工程が複雑になってコストの上昇をまねくという欠点がある。

【０００７】したがって本考案の目的は、巻数を増すことなく、直流抵抗が低い高性能の積層チップインダクタを安価に提供することにある。

【０００８】

【課題を解決するための手段】

本考案者は上記目的を達成すべく積層チップインダクタの作成に当たって、コイル導体の直流抵抗を低くする点について研究を進め、例えば、同一のコイル導体パターンを形成したフェライトグリーンシートを２枚ずつ重ね合わせることにより、コイル導体の一部を分岐しスルーホール導体で接続することを繰り返せば、従来と同じ単一のコイルでありながら部分的に分岐した複数の経路を有し、そのために直流抵抗を低くでき、上記課題が解決できることを見出し本考案に到達した。

【０００９】すなわち本考案は、積層体に内設されたコイル導体がらせん状に周回し、その始端と終端とが積層体の側面に形成されたそれぞれ別の外部電極端子に接続されている積層チップインダクタであって、上記コイル導体が部分的に複数に分岐し、分岐したコイル導体端末が再び合流することを繰り返して全体として１つのコイルが構成されるようにしたことを特徴とする積層チップインダクタを提供するものである。

【００１０】コイル導体を部分的に分岐するとは、隣接するグリーンシートに描かれたコイル導体パターンを同一にしてスルーホールで接続すること、言い換えれば、同一のコイル導体パターンを形成したグリーンシートを２枚ずつ重ね合わせること、あるいは一枚のグリーンシートの表裏両面に同じコイル導体パターンを形成することを実質上意味する。もちん、上記と同一の形態が厚膜印刷技術によって構成される場合も含まれる。これによって、コイル導体の一部を分岐しスルーホール導体で接続することを繰り返すことができる。分岐したコイル導体はスルーホール部分で、スルーホール導体によって一体に接続される。

【００１１】

【作用】

グリーンシート上に形成されたコイル導体は、細く、薄く形成され、それ自体は直流抵抗が高いが、二重に形成されることにより直流抵抗を下げることになる。スルーホール導体は、前記グリーンシート上に形成されたコイル導体に比べて、柱状に形成されており、その直流抵抗はグリーンシート上に形成された導体よりもはるかに低い抵抗値となる。

【００１２】上記のように、本考案において抵抗値を下げ得るのは従来と同一のコイル導体幅と厚さであっても、複数分岐して存在することにより、コイル導体の断面積は大きくなるからである。

【００１３】また、２つのコイル導体を独立してもつインダクタではコイルピッチを1/2 ずらす必要が生じるが、本考案の場合は単一のコイルであるため、同一ピッチコイルの複数印刷を行うことで容易に作成できる。

【００１４】

【実施例１】図１は本考案の一実施例における積層チップインダクタの積層順序を示す分解斜視図であって、これらを参照し以下説明する。 (1) Ｆｅ₂Ｏ₃48モル％、ＺｎＯ 24 モル％、ＮｉＯ 18 モル％、ＣｕＯ 10 モル％の比率で計量したフェライト磁性体用原材料をボールミルにて15時間湿式混合を行う。 (2) 得られた混合物を乾燥粉砕後、700 〜800 ℃にて１時間仮焼する。 (3) 上記仮焼体をボールミルにて15時間湿式粉砕後、乾燥、粉砕する。 (4) 得られた材料粉末に対してバインダー10〜15重量％、トルエン20重量％、エタノール20重量％およびブタノール40重量％を添加し、ボールミルにて15時間混合する。 (5) 得られたスラリーをドクターブレード法を用いて、膜厚25〜40μｍの長尺なフェライトグリーンシートとする。 (6) 次いで適当な大きさに切断したフェライトグリーンシート片１の必要な場所にスルーホール２を設けた後、Ａｇペーストをスクリーン印刷法によって塗布し、内部導体コイル用パターン３を形成する（図ではチップ素子１個分のパターンを示す）。この時、主経路内部導体に接続するためのスルーホールを設け、主経路と同一パターンの副経路内部導体を印刷したシートも作製しておく。（上記主、副経路は説明のために付けた名称であり、どの経路を主にどの経路を副に選んでもよい。またその個々の断面積は等しくても、異なっていてもよい。さらに両経路を印刷したシ−トの厚さの和が一定であれば、各経路のシ−ト厚が異なっていても、もちろん同じでもよく、さらに３つ以上の経路を設けてもよい。） (7) 得られたパタ−ン印刷済みのシ−トを所定枚数（図１に示した例はコイルが５タ−ンで合計14枚）積層する。このとき、主経路と副経路が接続される様交互に積み重ねる。さらに、パタ−ンが印刷されていない複数枚のシ−トを印刷済みシ−トの上下に重ね、0.5t/ cm²の圧力で圧着し、積層インダクタ素子の集合体を得る。 (8) 得られた集合体を裁断し、個々の積層インダクタ素子とし、これを500 ℃にて１時間脱バインダ−処理を行った後、850 〜900 ℃で１時間焼成する。 (9) 焼成体にAgペ−ストを浸漬法により塗布して外部電極とし、150 ℃にて15分間乾燥後、600 ℃にて10分間焼付けを行って積層チップインダクタを得る。

【００１５】

【実施例２】図２は本考案による別の実施態様における積層順序を示す分解斜視図であり、この図を参照して説明する。 (1) 〜 (5)：実施例１と同じ要領で長尺なフェライトシ−トを作成する。 (6) 次いで適当な大きさに切断したフェライトシ−ト片１の必要な場所にスル− ホ−ル２を設けた後、その両面にAgペ−ストをスクリ−ン印刷法によって塗布し、内部導体コイル用パタ−ン３を形成する（裏面の印刷は説明のため少しずらした点線で示す）。この時、所定の位置にスル−ホ−ルもしくは窓４をあけた印刷していないシ−トも作成しておく。なお、図面のパタ−ンはチップ素子１個分のパタ−ンを示す。 (7) 得られたパタ−ン印刷済みシ−トを所定枚数（図２に示した例はコイルが５タ−ンで計７枚）積層する。この時、印刷されていない上下の内部導体が接続される位置にスル−ホ−ルまたは窓がくるように間に挟み込み交互に積み重ねる（合計１３枚）。さらに、印刷されていない複数枚のシ−トを印刷済みシ−トの上下に重ね、0.5t/ cm²の圧力で圧着し、積層インダクタ素子の集合体を得る。 (8),(9) ：実施例１と同じ要領で積層チップインダクタを得る。

【００１６】

【実施例３】図３は本考案によるさらに別の実施態様における積層順序を示す分解斜視図である。 (1) 〜(5) ：実施例１と同じ要領で長尺なフェライトシ−トを作製する。 (6) 次いで適当な大きさに切断したフェライトシ−ト片の必要な場所にスル−ホ −ルを設けた後、Agペ−ストをスクリ−ン印刷法によって塗布し、内部導体コイル用パタ−ンを形成する。この時、主、副経路導体について、各々を接続するスル−ホ−ルを別々の位置に設ける。もし、スル−ホ−ルが別々の経路の接続に用を成さないものとなり得る場合は、接続が可能となるような位置にもスル−ホ− ルをあけて、（この接続に用を成さない場合とは、各経路導体を接続するためのスル−ホ−ルの位置があるシ−ト上において非印刷部に対応するような場合である）、そのスルーホールの位置まで延長して内部導体パタ−ンを印刷する。この場合、主副経路としてはそれぞれ別のパタ−ンを印刷することになる。主副経路は説明のためつけた名称であり、どの経路を主に、どの経路を副に選んでもよい。又個々の導体の断面積は等しくても異なっていてもよい。さらに両経路を印刷したシ−トの厚さの和が一定であれば各経路のシ−ト厚が異なっていても等しくてもよく、又、３つ以上の経路であってもよい。さらに各周回ごとに接続される導体経路の位置関係は交換されてもよい。 (7) 〜 (9)：実施例１と同じ要領で積層チップインダクタを得る。

【００１７】

【考案の効果】

以上説明したように、本考案によれば、インダクタの巻数を増すことなく、内部導体コイルの直流抵抗が低くなり、電流を多く流すことができ、また品質係数Ｑの向上した高性能積層チップインダクタを安価に提供できる。

【図面の簡単な説明】

【図１】本考案の一実施例における積層順序を示す分解
斜視図である。

【図２】本考案の別の実施態様における積層順序を示す
分解斜視図である。

【図３】本考案のさらに別の実施態様における積層順序
を示す分解斜視図である。

【符号の説明】

１………フェライトグリーンシート片２………スルーホール３………コイル用パターン４………スルーホールまたは窓

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【手続補正書】

【提出日】平成４年７月１日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims

【実用新案登録請求の範囲】

【請求項１】積層体に内設されたコイル導体がらせん
状に周回し、その始端と終端とが積層体の側面に形成さ
れたそれぞれ別の外部電極端子に接続されている積層チ
ップインダクタであって、上記コイル導体が部分的に複
数に分岐し、分岐したコイル導体端末が再び合流するこ
とを繰り返して全体として１つのコイルが構成されるよ
うにしたことを特徴とする積層チップインダクタ。