KR20230097815A - 적층형 전자 부품 - Google Patents

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김재훈
김지훈
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 제1 유전체층 및 상기 제1 유전체층 상에 서로 이격되어 배치되는 제1 내지 제4 내부 전극을 포함하는 제1 내부 전극층; 제2 유전체층 및 상기 제2 유전체층 상에 배치되는 제5 내부 전극을 포함하는 제2 내부 전극층; 상기 제1 내부 전극층 및 제2 내부 전극층이 번갈아 배치되는 용량 형성부를 포함하는 바디; 상기 제1 및 제2 내부 전극층을 관통하며, 상기 제1 내지 제4 내부 전극과 이격되어 배치되고, 상기 제5 내부 전극과 연결되는 연결 전극; 상기 바디에 상기 제1 내지 제4 내부 전극과 각각 연결되도록 배치되는 제1 내지 제4 외부 전극; 및 상기 바디에 상기 연결 전극과 연결되도록 배치되는 제5 외부 전극; 을 포함한다.

Description

적층형 전자 부품{MUTILAYER ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
특히, 스마트폰의 AP(Application process)는 매년 고성능화 되고 있으며, AP의 동작주파수와 전류소모량이 증가함에 따라서 전압변동 주파수가 증가되고 고주파 성분이 증가하는 문제가 발생할 수 있다.
고성능화 되고 있는 AP의 전압변동 빈도와 고주파 노이즈를 줄이기 위해서는 전원임피던스를 낮추어야 한다.
특히, 전원임피던스는 디커플링 커패시터의 성능에 크게 영향을 받는다. 따라서, 전원 임피던스를 낮추기 위해서 낮은 인덕턴스를 갖는 Low ESL MLCC 사용이 필요하고 그 중요도가 점차 증가하고 있다.
또한, 스마트폰의 카메라와 배터리의 면적이 커짐에 따라 수동 부품을 실장하는 메인보드의 공간이 점차 줄어들고 있다. 따라서, 수동부품의 소형화로 메인보드 안에서 수동 부품이 차지하는 실장 공간을 최소화할 필요가 점차 증가하고 있다.
본 발명의 여러 목적 중 하나는 ESL(Equivalent series inductance)이 낮은 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 실장 공간을 최소화할 수 있는 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 제1 유전체층 및 상기 제1 유전체층 상에 서로 이격되어 배치되는 제1 내지 제4 내부 전극을 포함하는 제1 내부 전극층; 제2 유전체층 및 상기 제2 유전체층 상에 배치되는 제5 내부 전극을 포함하는 제2 내부 전극층; 상기 제1 내부 전극층 및 제2 내부 전극층이 번갈아 배치되는 용량 형성부를 포함하는 바디; 상기 제1 및 제2 내부 전극층을 관통하며, 상기 제1 내지 제4 내부 전극과 이격되어 배치되고, 상기 제5 내부 전극과 연결되는 연결 전극; 상기 바디에 상기 제1 내지 제4 내부 전극과 각각 연결되도록 배치되는 제1 내지 제4 외부 전극; 및 상기 바디에 상기 연결 전극과 연결되도록 배치되는 제5 외부 전극; 을 포함할 수 있다.
본 발명의 여러 효과 중 하나는 전류 루프(Current Loop)를 감소시켜, ESL(Equivalent series inductance)을 낮춘 것이다.
본 발명의 여러 효과 중 하나는 4개의 커패시터가 연결된 효과를 가지는 적층형 전자 부품을 제공함으로써, 실장 공간을 최소화하고, 실장 공정 수를 감소시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품의 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 3은 도 1의 적층형 전자 부품의 제1 내부 전극층을 도시한 도면이다.
도 4는 도 1의 적층형 전자 부품의 제2 내부 전극층을 도시한 도면이다.
도 5는 도 3 및 도 4를 오버랩하여 도시한 도면이다.
도 6은 도 1의 적층형 전자 부품을 바디의 제1 면의 상부에서 바라본 평면도이다.
도 7 및 도 8은 본 발명의 일 변형예에 따른 제1 내부 전극층 및 제2 내부 전극층을 도시한 도면이다.
도 9는 제1 내부 전극층의 변형예를 도시한 도면이다.
도 10은 제2 내부 전극층의 변형예를 도시한 도면이다.
도 11은 발명예 및 비교예 1의 주파수 변화에 따른 ESL을 나타낸 그래프이다.
도 12는 발명예 및 비교예 1의 주파수 변화에 따른 ESR을 나타낸 그래프이다.
도 13은 발명예 및 비교예 1의 주파수 변화에 따른 임피던스를 나타낸 그래프이다.
도 14는 발명예 및 비교예 2의 주파수 변화에 따른 ESL을 나타낸 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품의 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 3은 도 1의 적층형 전자 부품의 제1 내부 전극층을 도시한 도면이다.
도 4는 도 1의 적층형 전자 부품의 제2 내부 전극층을 도시한 도면이다.
도 5는 도 3 및 도 4를 오버랩하여 도시한 도면이다.
도 6은 도 1의 적층형 전자 부품을 바디의 제1 면의 상부에서 바라본 평면도이다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, 제1 유전체층(111a) 및 상기 제1 유전체층 상에 서로 이격되어 배치되는 제1 내지 제4 내부 전극(121, 122, 123, 124)을 포함하는 제1 내부 전극층(120a); 제2 유전체층(111b) 및 상기 제2 유전체층 상에 배치되는 제5 내부 전극(125)을 포함하는 제2 내부 전극층(120b); 상기 제1 내부 전극층 및 제2 내부 전극층이 번갈아 배치되는 용량 형성부(Ac)를 포함하는 바디(110); 상기 제1 및 제2 내부 전극층을 관통하며, 상기 제1 내지 제4 내부 전극과 이격되어 배치되고, 상기 제5 내부 전극과 연결되는 연결 전극(126); 상기 바디에 상기 제1 내지 제4 내부 전극과 각각 연결되도록 배치되는 제1 내지 제4 외부 전극(131, 132, 133, 134); 및 상기 바디에 상기 연결 전극과 연결되도록 배치되는 제5 외부 전극(135); 을 포함할 수 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. 복수의 유전체층(111)은 제1 내지 제4 내부 전극(121, 122, 123, 124)이 배치된 제1 유전체층(111a) 및 제5 내부 전극(125)이 배치된 제2 유전체층(111b)을 포함할 수 있으며, 내부 전극이 배치되지 않은 유전체층을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3 (0<x<1), Ba(Ti1-yCay)O3 (0<y<1), (Ba1-xCax)(Ti1-yZry)O3 (0<x<1, 0<y<1)또는 Ba(Ti1-yZry)O3 (0<y<1) 등을 들 수 있다.
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 두께는 특별히 한정할 필요는 없다. 다만, 소형화 및 고용량화를 위해서 유전체층(111)의 두께가 얇을수록 유리하므로, 0.6μm 이하일 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 제1 내부 전극층(120a) 및 제2 내부 전극층(120b)이 번갈아 배치되어 용량이 형성되는 용량 형성부(Ac) 와 상기 용량 형성부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
커버부(112, 113)는 상기 용량 형성부(Ac)의 제1 방향 상부에 배치되는 상부 커버부(112) 및 상기 용량 형성부(Ac)의 제1 방향 하부에 배치되는 하부 커버부(113)를 포함할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께는 15μm 이하일 수 있다. 커버부(112, 113)의 두께는 제1 방향 크기를 의미할 수 있으며, 용량 형성부(Ac)의 상부 또는 하부에서 임의의 5개 지점에서 측정한 커버부(112, 113)의 제1 방향 크기를 평균한 값일 수 있다.
스마트폰의 AP(Application process)는 매년 고성능화되고 있으며, AP의 동작 주파수와 전류 소모량이 증가함에 따라서 전압변동 주파수가 증가되고 고주파 성분이 증가하는 문제가 발생할 수 있다. 고성능화되고 있는 AP의 전압변동 빈도와 고주파 노이즈를 줄이기 위해서는 전원임피던스를 낮추어야 한다. 특히, 전원임피던스는 디커플링 커패시터의 성능에 크게 영향을 받는다. 따라서, 전원 임피던스를 낮추기 위해서 낮은 인덕턴스를 갖는 Low ESL MLCC 사용이 필요하다. 또한, 스마트폰의 카메라와 배터리의 면적이 커짐에 따라 수동 부품을 실장하는 메인보드의 공간이 점차 줄어들고 있다. 따라서, 수동부품의 소형화로 메인보드 안에서 수동 부품이 차지하는 실장 공간을 최소화할 필요가 점차 증가하고 있다.
ESL(Equivalent series inductance)을 낮추기 위해서는 외부 전극의 개수를 늘리고, 외부 전극 간의 간격을 좁게하여 전류 루프(Current loop)를 감소시켜야 한다.
종래의 Low ESL MLCC로는 3단자 제품, 8단자 제품 등이 있다. 그러나, 3단자 제품으로는 전류 루프(Current Loop)를 감소시키기에 한계가 있었으며, 8단자 제품의 경우 단자 간의 간격을 일정 이상으로 유지하여야 단자 간의 단락을 방지할 수 있기 때문에 칩 사이즈를 감소시키기에 한계가 존재하였다. 반면에, 본 발명의 일 실시형태에 따른 적층형 전자 부품은 5단자 형태로 ESL을 낮추면서도 칩 사이즈의 소형화가 가능하다.
용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 제1 내부 전극층(120a) 및 제2 내부 전극층(120b)을 번갈아가며 반복적으로 적층하여 형성될 수 있다. 이때, 제1 및 제2 내부 전극층(120a, 120b)은 제1 방향으로 번갈아 배치될 수 있다.
용량 형성부(Ac)는 제1 내부 전극(121)과 제5 내부 전극(125)이 오버랩되어 용량을 형성하는 제1 용량 형성부, 제2 내부 전극(122)과 제5 내부 전극(125)이 오버랩되어 용량을 형성하는 제2 용량 형성부, 제3 내부 전극(123)과 제5 내부 전극(125)이 오버랩되어 용량을 형성하는 제3 용량 형성부, 제4 내부 전극(124)과 제5 내부 전극(125)이 오버랩되어 용량을 형성하는 제4 용량 형성부를 포함할 수 있다. 이에 따라, 4개의 2단자 커패시터가 연결된 효과를 하나의 적층형 전자 부품(100)으로 구현할 수 있어, 실장시 공정을 단순화할 수 있으며, 실장 면적을 줄일 수 있는 효과가 있다. 또한, 후술하는 바와 같이, 제1 용량 형성부에 의한 용량과 제2 용량 형성부에 의한 용량을 다르게 설계할 수 있어 보다 다양한 용량을 구현할 수 있는 장점이 있다.
도 5를 참조하면, 제1 내지 제4 용량 형성부에 의해 형성되는 용량은 제1 내지 제4 내부 전극(121, 122, 123, 124)이 제5 내부 전극(125)과 오버랩되는 면적(S1, S2, S3, S4)에 의해 각각 결정될 수 있다.
도 3을 참조하면, 제1 내부 전극층(120a)은 제1 유전체층(111a) 및 상기 제1 유전체층(111a) 상에 서로 이격되어 배치되는 제1 내지 제4 내부 전극(121, 122, 123, 124)을 포함할 수 있다. 제1 내지 제4 내부 전극(121, 122, 123, 124)은 서로 이격되어 배치됨에 따라 서로 전기적으로 절연될 수 있다. 제1 내지 제4 내부 전극(121, 122, 123, 124)은 각각 제1 내지 제4 외부 전극(131, 132, 133, 134)과 연결될 수 있다.
일 실시예에서, 제1 내부 전극(121)은 상기 제3 및 제5 면과 연결되는 제1 리드부(121a)를 통해 상기 제1 외부 전극(131)과 연결되고, 제2 내부 전극(122)은 상기 제4 및 제5 면과 연결되는 제2 리드부(122a)를 통해 상기 제2 외부 전극(132)과 연결되고, 제3 내부 전극(123)은 상기 제3 및 제6 면과 연결되는 제3 리드부(123a)를 통해 상기 제3 외부 전극(133)과 연결되고, 제4 내부 전극(124)은 상기 제4 및 제6 면과 연결되는 제4 리드부(124a)를 통해 상기 제4 외부 전극(134)과 연결될 수 있다.
리드부(121a, 122a, 123a, 124a)는 제2 및 제3 방향 단면에서 모서리에 배치될 수 있다. 또한, 바디(100)의 외표면으로 노출되는 리드부(121a, 122a, 123a, 124a)의 폭 및/또는 길이를 제어함에 따라 외부 전극(131, 132, 133, 134)의 크기를 제어할 수 있어 외부 전극(131, 132, 133, 134) 간의 단락을 보다 효과적으로 방지할 수 있다. 따라서, 적층형 전자 부품의 사이즈를 보다 소형화할 수 있는 장점이 있다.
한편, 제1 내부 전극(121)과 제2 내부 전극(122) 간의 간격(G2)은 특별히 한정할 필요는 없으나, 제1 내부 전극(121)과 제2 내부 전극(122) 사이에는 연결 전극(126)이 배치되므로 단락 방지를 위하여 G2는 200μm 이상일 수 있다. 또한, 제1 내부 전극(122)과 제3 내부 전극(123) 간의 간격(G3)도 특별히 한정할 필요는 없으나, 단락 방지를 위하여 G3는 50μm 이상일 수 있다.
또한, 제3 면으로 노출된 제1 리드부의 폭(AW1) 및 제5 면으로 노출된 제1 리드부의 길이(AL1)도 특별히 한정하지는 않으나, 외부 전극 간의 단락을 방지하기 위하여 각각 150μm 이하일 수 있다.
제2 내부 전극층(120b)은 제2 유전체층(111b) 및 상기 제2 유전체층(111b) 상에 배치된 제5 내부 전극(125)를 포함할 수 있다.
제5 내부 전극(125)은 바디(110)의 제3 내지 제5 면과 이격되어 배치되어 제1 내지 제4 외부 전극(131, 132, 133, 134)와 전기적으로 절연될 수 있다. 또한, 제5 내부 전극(125)은 제2 내부 전극층을 관통하는 연결 전극(126)을 통해 제5 외부 전극(135)와 전기적으로 연결될 수 있다.
한편, 제5 내부 전극(125)과 제3 면이 이격된 거리(G4) 및 제5 내부 전극(125)과 제5 면이 이격된 거리(G5)는 특별히 한정할 필요는 없으나, 제5 내부 전극(125)과 제1 내지 제4 외부 전극(131, 132, 133, 134)이 단락되는 것을 방지하기 위하여 G4 및 G5는 30μm 이상일 수 있다.
연결 전극(126)은 제1 및 제2 내부 전극층을 관통하며, 상기 제1 내지 제4 내부 전극(121, 122, 123, 124)과 이격되어 배치되고, 상기 제5 내부 전극(125)과 연결될 수 있다. 연결 전극(126)은 전류 루프(Current Loop)를 감소시켜, ESL(Equivalent series inductance)을 낮추는 역할을 할 수 있다. 연결 전극(126)은 제1 및 제2 내부 전극층(120a, 120b)을 제1 방향으로 관통할 수 있다.
연결 전극(126)의 형태는 특별히 한정할 필요는 없다. 예를 들어, 도 2 내지 도 5에 도시한 바와 같이, 연결 전극(126)은 제2 및 제3 방향 단면에서 사각형 형태를 가질 수 있다. 연결 전극(126)이 사각형 형태를 가는 경우, 전류 루프를 최소화하기 용이할 수 있어 ESL 저감에 유리할 수 있다. 이때, 사각형 형태의 크기는 특별히 한정하지 않으나, 구체적인 예를 들면 상기 사각형 형태는 제2 방향 크기(CL)가 100μm, 제3 방향 크기(CW)가 400μm 일 수 있다.
한편, 본 발명의 일 변형예에 따른 제1 내부 전극층(120a-1) 및 제2 내부 전극층(120b-1)을 도시한 도 7 및 도 8을 참조하면, 연결 전극(126a, 126b, 126c)을 복수 개 배치하여 전기적 연결성을 보다 향상시킬 수 있으며, 도시된 바와 같이 세 개의 연결 전극(126a, 126b, 126c)를 제3 방향으로 나란히 배치할 수 있다.
또한, 연결 전극(126a, 126b, 126c)은 제2 및 제3 방향 단면에서 원형일 수 있다. 연결 전극(126a, 126b, 126c)은 바디(110)에 비아를 형성한 후, 비아에 도전성 물질을 충진하여 형성할 수 있는데, 연결 전극(126a, 126b, 126c)이 원형인 경우 비아 형성에 유리할 수 있다.
바디(110)는 제1 내지 제4 내부 전극(121, 122, 123, 124)이 인쇄된 세라믹 그린 시트와 제5 내부 전극(125)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122, 123, 124, 125)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122, 123, 124, 125)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 내부 전극(121, 122, 123, 124, 125)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 내부 전극(121, 122, 123, 124, 125)의 두께는 특별히 한정할 필요는 없다. 다만, 소형화 및 고용량화를 위해서 내부 전극(121, 122, 123, 124, 125)의 두께가 얇을수록 유리하므로, 0.6μm 이하일 수 있다.
제1 내지 제4 외부 전극(131, 132, 133, 134)은 제1 내지 제4 내부 전극(121, 122, 123, 124)과 각각 연결되도록 바디(100) 상에 배치될 수 있으며, 제5 외부 전극(125)은 연결 전극(126)과 연결되도록 바디(100) 상에 배치될 수 있다. 제1 내지 제5 외부 전극(131, 132, 133, 134, 135)은 서로 이격되어 배치될 수 있다.
일 실시예에서, 제1 외부 전극(131)은 제3 및 제5 면에 배치되며, 제2 외부 전극(132)은 제4 및 제5 면에 배치되고, 제3 외부 전극(133)은 제3 및 제6 면에 배치되고, 제4 외부 전극(134)은 제4 및 제6 면에 배치되고, 제5 외부 전극(135)은 제1 및 제2 면 중 어느 하나 이상에 배치될 수 있다. 이에 따라, 제1 내지 제5 외부 전극 간의 간격을 유지하기 용이하여 종래의 8단자 형태보다 단자간 단락 방지에 유리하기 때문에 칩 사이즈의 소형화에 보다 유리한 장점이 있다.
이때, 제5 외부 전극(135)은 제1 및 제2 면에 배치되며, 연결 전극(126)은 바디(110)를 제1 방향으로 관통하여 제1 및 제2 면에 배치된 제5 외부 전극(135)과 연결될 수 있다. 또한, 제5 외부 전극은 상기 제1, 제2, 제5 및 제6 면을 둘러싸도록 배치되어 연결된 형태로 배치될 수도 있다.
도 6을 참조하면, 제1 외부 전극(131)과 제3 외부 전극(133) 간의 간격(G5)은 특별히 한정할 필요는 없으나, 단락 방지를 위하여 G5는 100μm 이상일 수 있다. 또한, 제1 외부 전극의 제3 방향 크기(W1) 및 제2 방향 크기(L1)도 특별히 한정할 필요는 없으나, 인접한 외부 전극과의 단락 방지를 위하여 각각 250μm 이하일 수 있다. 또한, 제5 외부 전극(135)의 제2 방향 크기(L5)는 350μm 이하일 수 있다.
한편, 외부 전극(131, 132, 133, 134, 135)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
외부 전극(131, 132, 133, 134, 135)은 도전성 금속 및 글라스를 포함한 소성(firing) 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 외부 전극(131, 132, 133, 134, 135)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 외부 전극(131, 132, 133, 134, 135)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
외부 전극(131, 132, 133, 134, 135)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 Cu, Ni, Pd, Ag, Sn, Cr 및 그들의 합금 중 하나 이상일 수 있다.
또한, 외부 전극(131, 132, 133, 134, 135)은 실장 특성을 향상시키기 위하여 도금층을 포함할 수 있다. 도금층의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다. 도금층에 대한 보다 구체적인 예를 들면, 도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다.
일 실시예에서, 제1 내부 전극(121)과 제5 내부 전극(125)이 오버랩되는 면적(S1)은 제2 내지 제4 내부 전극 중 어느 하나와 상기 제5 내부 전극이 오버랩되는 면적과 상이할 수 있다.
또한, 제1 내지 제4 내부 전극(121, 122, 123, 124)과 제5 내부 전극(125)이 오버랩되는 면적을 각각 S1 내지 S4이라 할 때, S1 내지 S4는 서로 상이한 값을 가질 수 있다. 이에 따라, 상이한 용량을 가지는 4개의 2단자 커패시터가 연결된 효과를 확보할 수 있다.
S1 내지 S4가 서로 상이한 값을 가지게 하는 방법은 특별히 한정하지 않는다.
예를 들어, 도 9에 도시한 바와 같이, 제1 내부 전극층(120a-2)에 포함된 제1 내지 제4 내부 전극(121-1, 121-2, 121-3, 121-4)의 면적을 상이하게 하고, 제1 내부 전극층(120a-2)을 도 4의 제2 내부 전극층(120b)과 번갈아 배치함에 따라 S1 내지 S4를 제어할 수 있다.
또 다른 예로서, 도 10에 도시된 바와 같이, 제1 내지 제4 내부 전극과 오버랩되는 면적이 상이하도록 제2 내부 전극층(120b-3)에 포함된 제5 내부 전극(125-3)의 형상을 제어하여, 제2 내부 전극층(120b-3)을 도 3의 제1 내부 전극층(120a)과 번갈아 배치함에 따라 S1 내지 S4를 제어할 수 있다.
또한, 도 9에 도시한 제1 내부 전극층(120a-2)과 도 10에 도시한 제2 내부 전극층(120b-3)을 번갈아 배치함으로써 S1 내지 S4를 제어할 수도 있다.
한편, S1 내지 S4가 상이한 값을 가지는 경우, 적층형 전자 부품(100)의 외부에서 구분하기 용이하도록 제1 내지 제4 외부 전극(131, 132, 133, 134)의 제2 방향 크기 또는 제3 방향 크기가 서로 상이할 수 있다. 또한, 제1 내지 제4 외부 전극(131, 132, 133, 134)의 제2 방향 크기 또는 제3 방향 크기를 서로 상이하게 하기 위해서, 제1 내지 제4 리드부(121a, 122a, 123a, 124a)의 바디 외부로 노출되는 폭 또는 길이를 제어할 수 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 본 발명의 일 실시형태에 따르면 제1 내지 제5 외부 전극 간의 간격을 유지하기 용이하여 종래의 8단자 형태보다 단자간 단락 방지에 유리하기 때문에 칩 사이즈의 소형화에 보다 유리하다. 8단자 형태의 Low ESL MLCC를 1608 (길이×폭, 1.6mm×0.8mm) 이하의 사이즈로 제작하는 경우에는 단자간 단락이 발생할 우려가 있다. 따라서, 1005 (길이×폭, 1.0mm×0.5mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 ESL 저감 및 실장 공간을 최소화 하는 효과가 보다 현저해질 수 있다.
제조 오차, 외부 전극 크기 등을 고려하면 세라믹 전자 부품(100)의 길이가 1.1mm 이하이고, 폭이 0.55mm 이하인 경우, 본 발명에 따른 ESL 저감 및 실장 공간을 최소화 하는 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(1000)의 폭은 적층형 전자 부품(1000)의 제3 방향 최대 크기를 의미할 수 있다.
(실시예)
발명예로서, 1005 사이즈 및 4.7μF의 공칭 용량을 가지는 5단자 MLCC를 준비하였다. 비교예 1로서, 1005 사이즈 및 4.7μF의 공칭 용량을 가지는 3단자 MLCC를 준비하였다.
도 11 내지 도 13은 임피던스 분석기로 주파수 변화에 따른 발명예 및 비교예 1의 ESL, ESR 및 임피던스를 측정한 것이다. 또한, 발명예 및 비교예 1의 유효 용량, ESR, ESL(평균값, pH) 및 ESL(1GHz, pH)를 측정하여 하기 표 1에 기재하였다. 표 1, 도 11 내지 도 13을 참조하면, 발명예가 비교예 1에 비하여 유효 용량, ESL, ESR 및 임피던스가 모두 우수한 것을 확인할 수 있다.
유효 용량(μF) ESR(mΩ) ESL(평균값, pH) ESL(1GHz, pH)
발명예 3.265 4.32 42.86 17.69
비교예 1 3.035 5.56 176.46 109.18
비교예 2는 1005 사이즈 및 1.0μF의 공칭 용량을 가지는 2단자 MLCC 4개를 병렬로 연결한 것이다. 임피던스 분석기로 주파수 변화에 따른 발명예 및 비교예 2의 ESL을 측정하여 도 14에 도시하였다. 또한, 발명예 및 비교예 2의 유효 용량, ESL(평균값, pH) 및 ESL(1GHz, pH)를 측정하여 하기 표 2에 기재하였다.
유효 용량(μF) ESL(평균값, pH) ESL(1GHz, pH)
발명예 3.265 42.86 17.69
비교예 2 2.718 45.82 33.46
표 2 및 도 14를 참조하면, 발명예가 비교예 2에 비하여 유효 용량 및 ESL이 모두 우수한 것을 확인할 수 있다. 나아가, 발명예가 2단자 MLCC 4개를 대체할 수 있음을 확인할 수 있으며, 이에 따라 실장 공간을 최소화할 수 있는 효과가 있음을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111, 111a, 111b: 유전체층
112, 113: 커버부
120a, 120b: 내부 전극층
121, 122, 123, 124, 125: 제1 내부 전극, 제2 내부 전극, 제3 내부 전극, 제4 내부 전극, 제5 내부 전극
126: 연결 전극
131, 132, 133, 134, 135: 제1 외부 전극, 제2 외부 전극, 제3 외부 전극, 제4 외부 전극, 제5 외부 전극

Claims (13)

  1. 제1 유전체층 및 상기 제1 유전체층 상에 서로 이격되어 배치되는 제1 내지 제4 내부 전극을 포함하는 제1 내부 전극층;
    제2 유전체층 및 상기 제2 유전체층 상에 배치되는 제5 내부 전극을 포함하는 제2 내부 전극층;
    상기 제1 내부 전극층 및 제2 내부 전극층이 번갈아 배치되는 용량 형성부를 포함하는 바디;
    상기 제1 및 제2 내부 전극층을 관통하며, 상기 제1 내지 제4 내부 전극과 이격되어 배치되고, 상기 제5 내부 전극과 연결되는 연결 전극;
    상기 바디에 상기 제1 내지 제4 내부 전극과 각각 연결되도록 배치되는 제1 내지 제4 외부 전극; 및
    상기 바디에 상기 연결 전극과 연결되도록 배치되는 제5 외부 전극; 을 포함하는
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 내부 전극층은 제1 방향으로 번갈아 배치되며,
    상기 바디는 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하고,
    상기 연결 전극은 상기 제1 및 제2 내부 전극층을 상기 제1 방향으로 관통하며, 상기 제1 내지 제4 내부 전극과 이격되어 배치되고, 상기 제5 내부 전극과 연결되는
    적층형 전자 부품.
  3. 제2항에 있어서,
    상기 제1 외부 전극은 제3 및 제5 면에 배치되며, 상기 제2 외부 전극은 제4 및 제5 면에 배치되고, 상기 제3 외부 전극은 상기 제3 및 제6 면에 배치되고, 상기 제4 외부 전극은 제4 및 제6 면에 배치되고,
    상기 제5 외부 전극은 제1 및 제2 면 중 어느 하나 이상에 배치되는
    적층형 전자 부품.
  4. 제3항에 있어서,
    상기 제1 내부 전극은 상기 제3 및 제5 면과 연결되는 제1 리드부를 통해 상기 제1 외부 전극과 연결되고,
    상기 제2 내부 전극은 상기 제4 및 제5 면과 연결되는 제2 리드부를 통해 상기 제2 외부 전극과 연결되고,
    상기 제3 내부 전극은 상기 제3 및 제6 면과 연결되는 제3 리드부를 통해 상기 제3 외부 전극과 연결되고,
    상기 제4 내부 전극은 상기 제4 및 제6 면과 연결되는 제4 리드부를 통해 상기 제4 외부 전극과 연결되는
    적층형 전자 부품.
  5. 제1항에 있어서,
    상기 제1 내부 전극과 상기 제5 내부 전극이 오버랩되는 면적은 상기 제2 내지 제4 내부 전극 중 어느 하나와 상기 제5 내부 전극이 오버랩되는 면적과 상이한
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 제1 내지 제4 내부 전극과 상기 제5 내부 전극이 오버랩되는 면적을 각각 S1 내지 S4라 할 때, S1 내지 S4는 서로 상이한 값을 가지는
    적층형 전자 부품.
  7. 제3항에 있어서,
    상기 제1 내지 제4 내부 전극과 상기 제5 내부 전극이 오버랩되는 면적을 각각 S1 내지 S4라할 때, S1 내지 S4는 서로 상이한 값을 가지며,
    상기 제1 내지 제4 외부 전극의 제2 방향 크기 또는 제3 방향 크기가 서로 상이한
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 연결 전극은 복수 개 배치되는
    적층형 전자 부품.
  9. 제2항에 있어서,
    상기 연결 전극은 상기 제2 및 제3 방향 단면에서 원형인
    적층형 전자 부품.
  10. 제2항에 있어서,
    상기 연결 전극은 상기 제2 및 제3 방향 단면에서 사각형인
    적층형 전자 부품.
  11. 제2항에 있어서,
    상기 제5 외부 전극은 상기 제1 및 제2 면에 배치되며,
    상기 연결 전극은 상기 바디를 제1 방향으로 관통하여 상기 제1 및 제2 면에 배치된 제5 외부 전극과 연결되는
    적층형 전자 부품.
  12. 제11항에 있어서,
    상기 제5 외부 전극은 상기 제1, 제2, 제5 및 제6 면을 둘러싸도록 배치되며, 상기 제1 내지 제4 외부 전극과 이격되어 배치되는
    적층형 전자 부품.
  13. 제2항에 있어서,
    상기 적층형 전자 부품은 상기 제2 방향 최대 크기는 1.1mm 이하이고, 상기 제3 방향 최대 크기는 0.55mm 이하인
    적층형 전자 부품.
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