CN116344208A - 多层电子组件 - Google Patents

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CN116344208A CN202210724818.2A CN202210724818A CN116344208A CN 116344208 A CN116344208 A CN 116344208A CN 202210724818 A CN202210724818 A CN 202210724818A CN 116344208 A CN116344208 A CN 116344208A
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金载勳
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Abstract

本公开提出一种多层电子组件，所述多层电子组件可包括：主体，包括第一内电极层、第二内电极层和连接电极，所述第一内电极层包括第一介电层以及设置在所述第一介电层上且彼此间隔开的第一内电极至第四内电极，所述第二内电极层包括第二介电层和设置在所述第二介电层上的第五内电极，所述连接电极贯穿所述第一内电极层和所述第二内电极层，与所述第一内电极至所述第四内电极间隔开，并且连接到所述第五内电极，并且所述主体具有其中所述第一内电极层和所述第二内电极层交替地设置的电容形成部；第一外电极至第四外电极，设置在所述主体上且分别连接到所述第一内电极至所述第四内电极；以及第五外电极，设置在所述主体上且连接到所述连接电极。

Description

多层电子组件
本申请要求于2021年12月24日在韩国知识产权局提交的第10-2021-0187671号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种多层电子组件。
背景技术
多层陶瓷电容器(MLCC)(一种多层电子组件)是安装在各种电子产品(诸如，显示装置(包括液晶显示器(LCD)和等离子体显示面板(PDP))、计算机、智能电话、蜂窝电话等)的印刷电路板上以允许在其中充电和从其中放电的片式电容器。
优点在于紧凑、确保高电容并且便于安装的MLCC可用作各种类型的电子装置的组件。随着各种电子装置(诸如，计算机和移动装置)小型化并实现为具有高功率，对多层陶瓷电容器的小型化和高电容的需求已经增加。
特别地，智能电话的应用处理器(AP)每年都已具有更高的性能，并且随着AP的操作频率和电流消耗增加，电压波动频率增加并且高频分量增加。
为了降低高性能AP的电压波动的频率和减少高性能AP的高频噪声，需要降低源阻抗。
特别地，源阻抗显著受到去耦电容器的性能的影响。因此，为了降低源阻抗，需要使用具有低电感的低等效串联电感(ESL)MLCC，并且其重要性已逐渐增加。
此外，由于智能电话的相机和电池的面积增加，用于安装无源组件的主板的空间减小。因此，通过使无源组件小型化来使主板中由无源组件占据的安装空间最小化的需求增加。
发明内容
本公开的一方面可提供具有低等效串联电感(ESL)的多层电子组件。
本公开的一方面还可提供一种用于使安装空间最小化的多层电子组件。
根据本公开的一个方面，一种多层电子组件可包括：主体，包括第一内电极层、第二内电极层和连接电极，所述第一内电极层包括第一介电层以及设置在在所述第一介电层上且彼此间隔开的第一内电极至第四内电极，所述第二内电极层包括第二介电层和设置在所述第二介电层上的第五内电极，所述连接电极贯穿所述第一内电极层和所述第二内电极层，与所述第一内电极至所述第四内电极间隔开，并且连接到所述第五内电极，并且所述主体具有其中所述第一内电极层和所述第二内电极层交替地设置的电容形成部；第一外电极至第四外电极，设置在所述主体上并且分别连接到所述第一内电极至所述第四内电极；以及第五外电极，设置在所述主体上并且连接到所述连接电极。
根据本公开的另一方面，一种多层电子组件可包括：主体，包括第一内电极层、第二内电极层和连接电极，具有其中所述第一内电极层和所述第二内电极层交替地设置的电容形成部，并且具有在第一方向上彼此相对的第一表面和第二表面以及使所述第一表面和所述第二表面彼此连接的四个侧表面，其中，所述第一内电极层包括第一介电层以及设置在所述第一介电层上且彼此间隔开的多个第一内电极，所述多个第一内电极中的每个第一内电极具有在所述主体的拐角处连接到所述四个侧表面中的两个相邻表面的引出部，所述第二内电极层包括第二介电层和设置在所述第二介电层上的第二内电极，所述连接电极贯穿所述第一内电极层和所述第二内电极层，与所述多个第一内电极间隔开，并且连接到所述第二内电极；多个第一外电极，设置在所述主体的拐角处，以通过所述多个第一内电极的相应引出部分别连接到所述多个第一内电极；以及第二外电极，设置在所述主体上并且连接到所述连接电极。
根据本公开的又一方面，一种多层电子组件可包括：主体，包括第一内电极层、第二内电极层和连接电极，所述第一内电极层包括第一介电层以及设置在所述第一介电层上且彼此间隔开的多个第一内电极，所述第二内电极层包括第二介电层和设置在所述第二介电层上的第二内电极，所述连接电极贯穿所述第一内电极层和所述第二内电极层，与所述多个第一内电极间隔开，并且连接到所述第二内电极，并且所述主体具有其中所述第一内电极层和所述第二内电极层交替地设置的电容形成部；多个第一外电极，设置在所述主体上并且分别连接到所述多个第一内电极；以及第二外电极，设置在所述主体上并且分别连接到所述连接电极。所述多个第一内电极中的一个第一内电极在第一方向上与所述第二内电极叠置的面积具有与所述多个第一内电极中的另一第一内电极在所述第一方向上与所述第二内电极叠置的面积不同的值。
附图说明
通过结合附图以及以下具体实施方式，本公开的以上和其他方面、特征和其他优点将被更清楚地理解，在附图中：
图1是示出根据本公开中的示例性实施例的多层电子组件的立体图；
图2是示意性地示出图1的多层电子组件的主体的分解立体图；
图3是示出图1的多层电子组件的第一内电极层的示图；
图4是示出图1的多层电子组件的第二内电极层的示图；
图5是以叠置方式示出图3和图4的示图；
图6是图1的多层电子组件的从主体的第一表面的顶部观察时的平面图；
图7和图8是分别示出根据本公开的变型示例的第一内电极层和第二内电极层的示图；
图9是示出第一内电极层的变型示例的示图；
图10是示出第二内电极层的变型示例的示图；
图11是示出发明示例和比较示例1的根据频率变化的等效串联电感(ESL)的曲线图；
图12是示出发明示例和比较示例1的根据频率变化的等效串联电阻(ESR)的曲线图；
图13是示出发明示例和比较示例1的根据频率变化的阻抗的曲线图；
图14是示出发明示例和比较示例2的根据频率变化的ESL的曲线图；
图15是多层电子组件的变型示例的从主体的第一表面的顶部观察时的平面图；以及
图16是多层电子组件的变型示例的从主体的第一表面的顶部观察时的平面图。
具体实施方式
在下文中，将参照附图详细地描述本发明构思的示例性实施例。然而，本发明构思可以以许多不同的形式例示，并且不应被解释为局限于在此阐述的具体实施例。更确切地说，提供这些实施例使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本发明构思的范围。在附图中，为了清楚起见，要素的形状和尺寸可能被夸大，并且相同的附图标记将始终用于表示相同或相似的要素。
为了阐明本发明，在整个说明书中，与描述无关的部分被省略，并且相同的附图标记指示相同的要素，并且在附图中，为了清楚起见，夸大了层、膜、板、区域等的厚度。此外，在附图中，相同的附图标记指示相同的要素，尽管它们在不同的附图中被示出。在整个说明书中，除非有明确相反的描述，否则词语“包括”和变形(诸如，“包含”或“具有”)将被理解为意指包括所阐述的要素，而不排除任何其他要素。
在附图中，第一方向可被定义为厚度(T)方向，第二方向可被定义为长度(L)方向，并且第三方向可被定义为宽度(W)方向。
图1是示出根据本公开中的示例性实施例的多层电子组件的立体图。
图2是示意性地示出图1的多层电子组件的主体的分解立体图。
图3是示出图1的多层电子组件的第一内电极层的示图。
图4是示出图1的多层电子组件的第二内电极层的示图。
图5是以叠置方式示出图3和图4的示图。
图6是图1的多层电子组件的从主体的第一表面的顶部观察时的平面图。
在下文中，将参照图1至图6描述根据本公开中的示例性实施例的多层电子组件100。
根据本公开中的示例性实施例的多层电子组件100包括主体110、第一外电极131、第二外电极132、第三外电极133、第四外电极134以及第五外电极135。主体110包括：第一内电极层120a，包括第一介电层111a以及设置在第一介电层111a上且彼此间隔开的第一内电极121、第二内电极122、第三内电极123和第四内电极124；第二内电极层120b，包括第二介电层111b以及设置在第二介电层111b上的第五内电极125；以及连接电极126，贯穿第一内电极层120a和第二内电极层120b，与第一内电极121、第二内电极122、第三内电极123和第四内电极124间隔开，并且连接到第五内电极125。主体110具有其中第一内电极层120a和第二内电极层120b交替地设置的电容形成部Ac。第一外电极131、第二外电极132、第三外电极133和第四外电极134设置在主体110上并且分别连接到第一内电极121、第二内电极122、第三内电极123和第四内电极124，第五外电极135设置在主体110上并且连接到连接电极126。
对主体110的具体形状没有特别限制，但是如所示出的，主体110可具有六面体形状或与六面体形状相似的形状。由于包括在主体110中的陶瓷粉末颗粒在烧制工艺期间的收缩(或收紧)，主体110可具有大体上六面体形状，而不具有带有完美直线的六面体形状。
主体110可具有：第一表面1和第二表面2，在第一方向上彼此相对；第三表面3和第四表面4，连接到第一表面1和第二表面2，并且在第二方向上彼此相对；以及第五表面5和第六表面6，连接到第一表面1和第二表面2，连接到第三表面3和第四表面4，并且在第三方向上彼此相对。
形成主体110的多个介电层111处于烧结状态，并且相邻的介电层111可一体化为使得在不使用扫描电子显微镜(SEM)的情况下，相邻的介电层111之间的边界难以识别。多个介电层111可包括其上设置有第一内电极121、第二内电极122、第三内电极123和第四内电极124的第一介电层111a以及其上设置有第五内电极125的第二介电层111b，并且可包括其中不设置内电极的介电层。
根据本公开中的示例性实施例，用于形成介电层111的原材料没有限制，只要可获得足够的静电电容即可。例如，可使用钛酸钡基材料、铅复合钙钛矿基材料或钛酸锶基材料。钛酸钡基材料可包括BaTiO3基陶瓷粉末颗粒，并且BaTiO3基陶瓷粉末颗粒可包括(Ba1- xCax)TiO3(0<x<1)、Ba(Ti1-yCay)O3(0<y<1)、(Ba1-xCax)(Ti1-yZry)O3(0<x<1,0<y<1)或Ba(Ti1- yZry)O3(0<y<1)。
作为用于形成介电层111的材料，可根据本公开的目的而将各种陶瓷添加剂、有机溶剂、粘合剂、分散剂等添加到诸如钛酸钡(BaTiO3)的粉末颗粒中。
另外，介电层111的厚度没有特别限制。然而，由于较薄的介电层111对于小型化和高电容是有利的，因此介电层的厚度可以是0.6μm或更小。
主体110可包括：电容形成部Ac，设置在主体110内部且在电容形成部AC中，第一内电极层120a和第二内电极层120b交替设置以形成电容；以及覆盖部112和113，在第一方向上形成在电容形成部Ac的上表面和下表面上。
覆盖部112和113包括在第一方向上设置在电容形成部Ac上方的上覆盖部112以及在第一方向上设置在电容形成部Ac下方的下覆盖部113。
上覆盖部112和下覆盖部113可通过在厚度方向上分别在电容形成部Ac的上表面和下表面上堆叠单个介电层或者两个或更多个介电层而形成，并且可用于防止由于物理应力或化学应力而对内电极的损坏。
上覆盖部112和下覆盖部113不包括内电极，并且可包括与介电层111的材料相同的材料。作为示例，参照图2，上覆盖部112和下覆盖部113可分别包括两个介电层111。
也就是说，上覆盖部112和下覆盖部113可包括陶瓷材料，例如，钛酸钡(BaTiO3)基陶瓷材料。
另外，覆盖部112和113的平均厚度没有特别限制。然而，覆盖部112和113的厚度可为15μm或更小，以便更容易地实现多层电子组件的小型化和高电容。覆盖部112和113的厚度可指第一方向上的尺寸，并且可以是通过以下方式获得的值：对在电容形成部Ac上方或下方相等间隔的五个点处测量的覆盖部112和113在第一方向上的尺寸求平均值。
智能电话的应用处理器(AP)每年都已具有更高的性能，并且随着AP的操作频率和电流消耗增加，电压波动频率增加并且高频分量增加。为了降低高性能AP的电压波动的频率和减少高性能AP的高频噪声，需要降低源阻抗。特别地，源阻抗显著受到去耦电容器的性能的影响。因此，为了降低源阻抗，需要使用具有低电感的低ESL MLCC。此外，随着用于智能电话的相机的面积和电池的面积增加，主板的用于安装无源组件的空间减小。因此，通过使无源组件小型化来使主板中由无源组件占据的安装空间最小化的需要增加。
为了降低ESL(等效串联电感)，需要增加外电极的数量并减小外电极之间的距离以减小电流环路。
常规的低ESL MLCC包括3端子产品和8端子产品。然而，在3端子产品的情况下，对减小电流环路存在限制，并且在8端子产品的情况下，当端子之间的距离保持在一定水平或更大时，可防止端子之间的短路，因此，在减小芯片尺寸方面存在限制。另外，根据本公开中的示例性实施例的多层电子组件是5端子组件的形式，使得能够在降低ESL的同时减小芯片尺寸。
电容形成部Ac是对电容器的电容形成有贡献的部分，并且可通过交替且重复地堆叠第一内电极层120a和第二内电极层120b来形成。在这种情况下，第一内电极层120a和第二内电极层120b可在第一方向上交替设置。
电容形成部Ac包括：第一电容形成部，其中第一内电极121与第五内电极125叠置以形成电容：第二电容形成部，其中第二内电极122与第五内电极125叠置以形成电容；第三电容形成部，其中第三内电极123与第五内电极125叠置以形成电容；以及第四电容形成部，其中第四内电极124与第五内电极125叠置以形成电容。因此，可利用单个多层电子组件100实现通过连接四个两端子电容器而获得的效果，从而简化安装期间的工艺并减小安装面积。此外，如稍后将描述的，由于第一电容形成部的电容和第二电容形成部的电容可被设计为不同，因此具有可实现更多不同水平的电容的优点。
参照图5，由第一电容形成部至第四电容形成部形成的电容可分别通过第一内电极121与第五内电极125叠置的面积S1、第二内电极122与第五内电极125叠置的面积S2、第三内电极123与第五内电极125叠置的面积S3以及第四内电极124与第五内电极125叠置的面积S4来确定。
参照图3，第一内电极层120a可包括第一介电层111a以及在第一介电层111a上设置为彼此间隔开的第一内电极121、第二内电极122、第三内电极123和第四内电极124。第一内电极121、第二内电极122、第三内电极123和第四内电极124彼此间隔开并且可彼此电绝缘。第一内电极121、第二内电极122、第三内电极123和第四内电极124可分别连接到第一外电极131、第二外电极132、第三外电极133和第四外电极134。
在示例性实施例中，第一内电极121可通过与第三表面3和第五表面5连接的第一引出部121a连接到第一外电极131，第二内电极122可通过与第四表面4和第五表面5连接的第二引出部122a连接到第二外电极132，第三内电极123可通过与第三表面3和第六表面6连接的第三引出部123a连接到第三外电极133，并且第四内电极124可通过与第四表面4和第六表面6连接的第四引出部124a连接到第四外电极134。
引出部121a、122a、123a和124a可设置在沿第二方向和第三方向截取的截面中的拐角处。此外，通过控制与主体110的外表面连接的引出部121a、122a、123a和124a的宽度和/或长度，可控制外电极131、132、133和134的尺寸，从而可更有效地防止外电极131、132、133和134之间的短路。因此，可进一步减小多层电子组件的尺寸。
另外，第一内电极121与第二内电极122之间的间隙G2没有特别限制，但是因为连接电极126设置在第一内电极121与第二内电极122之间，所以间隙G2可以是200μm或更大以防止短路。此外，第一内电极121与第三内电极123之间的间隙G3没有特别限制，但是可以是50μm或更大以防止短路。
此外，连接到第三表面3的第一引出部121a的宽度AW1和连接到第五表面5的第一引出部121a的长度AL1没有特别限制，但是均可为150μm或更小，以便防止外电极之间的短路。
第二内电极层120b可包括第二介电层111b和设置在第二介电层111b上的第五内电极125。
第五内电极125可与主体110的第三表面3至第六表面6间隔开，以与第一外电极131、第二外电极132、第三外电极133和第四外电极134电绝缘。此外，第五内电极125可通过贯穿第二内电极层120b的连接电极126而电连接到第五外电极135。
另外，第五内电极125与第三表面3之间的距离G4和第五内电极125与第五表面5之间的距离G5没有特别限制，但是均可为30μm或更大，以防止第五内电极125与第一外电极131、第二外电极132、第三外电极133和第四外电极134之间的短路。
连接电极126可贯穿第一内电极层120a和第二内电极层120b，可与第一内电极121、第二内电极122、第三内电极123和第四内电极124间隔开，并且可连接到第五内电极125。连接电极126可用于通过减小电流环路来减小ESL。连接电极126可在第一方向上贯穿第一内电极层120a和第二内电极层120b。
连接电极126的形状没有特别限制。例如，如图2至图5所示，连接电极126在沿第二方向和第三方向截取的截面中可具有四边形形状。当连接电极126具有四边形形状时，可容易地使电流环路最小化，因此有利于减小ESL。在这种情况下，四边形的尺寸没有特别限制，但是例如，四边形可具有100μm的第二方向尺寸CL和400μm的第三方向尺寸CW。
另外，参照示出了根据本公开的变型示例的第一内电极层120a-1和第二内电极层120b-1的图7和图8，设置多个连接电极126a、126b和126c以进一步改善电连接性，并且三个连接电极126a、126b和126c可如示出地在第三方向上并排布置。
此外，连接电极126a、126b和126c在沿第二方向和第三方向上截取的截面中可以是圆形的。连接电极126a、126b和126c可通过在主体110中形成通孔并且然后用导电材料填充通孔来形成。圆形的连接电极126a、126b和126c可有利于通孔形成。作为示例，如图7和图8所示，连接电极126-1可包括三个圆形的连接电极126a、126b和126c。此外，参照图8，第五内电极125-1可具有与第五内电极125的形状和/或尺寸不同的形状和/或尺寸。
主体110可通过以下方式形成：交替堆叠其上印刷有第一内电极121、第二内电极122、第三内电极123和第四内电极124的陶瓷生片以及其上印刷有第五内电极125的陶瓷生片以形成堆叠体，然后烧结该堆叠体。
用于形成内电极121、122、123、124和125的材料没有特别限制，并且可使用具有优异导电性的材料。例如，内电极121、122、123、124和125可包括镍(Ni)、铜(Cu)、钯(Pd)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、钨(W)、钛(Ti)以及它们的合金中的一种或更多种。
此外，内电极121、122、123、124和125可通过在陶瓷生片上印刷用于内电极的导电膏来形成，该导电膏包括镍(Ni)、铜(Cu)、钯(Pd)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、钨(W)、钛(Ti)以及它们的合金中的一种或更多种。可使用丝网印刷法或凹版印刷法作为用于内电极的导电膏的印刷方法，但是本公开不限于此。
另外，内电极121、122、123、124和125的厚度没有特别限制。然而，较薄的内电极121、122、123、124和125有利于多层电子组件的小型化和高电容，内电极121、122、123、124和125的厚度可以是0.6μm或更小。
第一外电极131、第二外电极132、第三外电极133和第四外电极134可设置在主体110上且分别连接到第一内电极121、第二内电极122、第三内电极123和第四内电极124，并且第五外电极135可设置在主体110上且连接到连接电极126。第一外电极131、第二外电极132、第三外电极133、第四外电极134和第五外电极135可被设置为彼此间隔开。
在示例性实施例中，第一外电极131可设置在第三表面3和第五表面5上，第二外电极132可设置在第四表面4和第五表面5上，第三外电极133可设置在第三表面3和第六表面6上，第四外电极134可设置在第四表面4和第六表面6上，并且第五外电极135可设置在第一表面1和第二表面2中的至少一个上。因此，由于容易保持第一外电极至第五外电极之间的距离，因此与常规的8端子类型相比，这有利于防止端子之间的短路，从而有利于芯片的小型化。
在这种情况下，第五外电极135可设置在第一表面1和第二表面2上，并且连接电极126可在第一方向上贯穿主体110，以连接到第一表面1和第二表面2上的第五外电极135。此外，参照图16，第五外电极135'可被设置为围绕第一表面1、第二表面2、第五表面5和第六表面6并且首尾连接。作为示例，外电极131、132、133和134可延伸到第一表面1和/或第二表面2。例如，参照图1，第一外电极131、第二外电极132、第三外电极133和第四外电极134延伸到第一表面1和第二表面2。
参照图6，第一外电极131与第三外电极133之间的间隙G6没有特别限制，但是可以是100μm或更大以防止短路。此外，第一外电极131的第三方向尺寸W1和第二方向尺寸L1没有特别限制，但是均可为250μm或更小，以防止与相邻外电极短路。此外，第五外电极135在第二方向上的尺寸L5可为350μm或更小。
另外，外电极131、132、133、134、135可使用任意材料(诸如，金属)形成，只要该材料具有导电性即可，并且可考虑电特性和结构稳定性来确定具体材料，并且外电极131、132、133、134、135还可具有多层结构。
外电极131、132、133、134、135可以是包括导电金属和玻璃的烧结电极或者包括导电金属和树脂的树脂基电极。
此外，外电极131、132、133、134和135可具有在主体110上顺序地形成烧结电极和树脂基电极的形式。此外，外电极131、132、133、134和135可通过将包括导电金属的片转印到主体110上或者通过将包括导电金属的片转印到烧结电极上来形成。
作为包括在外电极131、132、133、134、135中的导电金属，可使用具有优异导电性的金属，该金属没有特别的限制。例如，该导电金属可以是Cu、Ni、Pd、Ag、Sn、Cr以及它们的合金中的一种或更多种。
此外，外电极131、132、133、134和135可包括镀层，以改善安装特性。镀层的类型没有特别限制，并且可以是包括Ni、Sn、Pd以及它们的合金中的至少一种的镀层，并且可形成为具有多个层。作为镀层的更具体的示例，镀层可以是Ni镀层或Sn镀层，并且可具有顺序形成Ni镀层和Sn镀层的形式。
在示例性实施例中，第一内电极121和第五内电极125彼此叠置的面积S1可与第二内电极122至第四内电极124中的任一个和第五内电极125彼此叠置的面积不同。
此外，当第一内电极121与第五内电极125的叠置面积、第二内电极122与第五内电极125的叠置面积、第三内电极123与第五内电极125的叠置面积和第四内电极124与第五内电极125的叠置面积分别为S1至S4时，S1至S4可具有不同的值。因此，可获得连接具有不同水平的电容的四个两端子电容器的效果。
用于实现具有不同值的S1至S4的方法没有特别限制。
例如，如图9所示，S1至S4可通过以下方式来控制：将包括在第一内电极层120a-2中的第一内电极121-2、第二内电极122-2、第三内电极123-2和第四内电极124-2的面积区分开，并且交替地设置第一内电极层120a-2与图4的第二内电极层120b。在该示例中，第一内电极层120a-2可包括第一引出部121a-2、第二引出部122a-2、第三引出部123a-2和第四引出部124a-2。
作为另一示例，如图10所示，S1至S4可通过以下方式来控制：将包括在第二内电极层120b-3中的第五内电极125-3的形状控制为使第五内电极125-3与第一内电极至第四内电极彼此叠置的面积不同，并且交替地设置第二内电极层120b-3与图3的第一内电极层120a。
此外，S1至S4可通过交替地设置图9所示的第一内电极层120a-2和图10所示的第二内电极层120b-3来控制。
另外，当S1至S4具有不同的值时，参照图15，第一外电极131'、第二外电极132'、第三外电极133'和第四外电极134'在第二方向或第三方向上的尺寸可彼此不同，使得可容易地从外部识别多层电子组件100。此外，为了使第一外电极131'、第二外电极132'、第三外电极133'和第四外电极134'在第二方向或第三方向上的尺寸不同，可控制与主体110的外表面连接的第一引出部121a、第二引出部122a、第三引出部123a和第四引出部124a的宽度或长度。
多层电子组件100的尺寸没有特别限制。
然而，根据本公开中的示例性实施例，由于容易保持第一外电极至第五外电极之间的间隙，因此与常规的8端子类型相比，这有利于防止端子之间的短路，从而更有利于芯片的小型化。当8端子低ESL MLCC被制造为具有1608尺寸(长×宽，1.6mm×0.8mm)或更小时，端子之间存在短路的风险。因此，在具有1005尺寸(长×宽，1.0mm×0.5mm)或更小的多层电子组件100中，根据本公开的降低ESL且使安装空间最小化的效果可更为显著。
考虑到制造误差和外电极尺寸，当多层电子组件100的长度为1.1mm或更小并且其宽度为0.55mm或更小时，根据本公开的降低ESL且使安装空间最小化的效果可更为显著。这里，多层电子组件100的长度是指多层电子组件100在第二方向上的最大尺寸，并且多层电子组件100的宽度是指多层电子组件100在第三方向上的最大尺寸。
示例
作为发明示例，制备了尺寸为1005且标称电容为4.7μF的5端子MLCC。作为比较示例1，制备了尺寸为1005且标称电容为4.7μF的3端子MLCC。
图11至图13是分别示出发明示例和比较示例1的根据频率变化的等效串联电感(ESL)、等效串联电阻(ESR)和阻抗(|Z|)的曲线图，示出了用阻抗分析仪根据频率变化对发明示例和比较示例1的等效串联电感(ESL)、等效串联电阻(ESR)和阻抗的进行测量的结果。测量了发明示例和比较示例1的有效电容、ESR、ESL(平均值，pH)和ESL(1GHz，pH)，并在下面的表1中进行描述。参照表1以及图11至图13，可以看出，与比较示例1相比，发明示例具有优异的有效电容、ESL、ESR和阻抗。
[表1]
有效电容(μF) ESR(mΩ) ESL(平均值，pH) ESL(1GHz，pH)
发明示例 3.265 4.32 42.86 17.69
比较示例1 3.035 5.56 176.46 109.18
图14是示出发明示例和比较示例2的根据频率变化的ESL的曲线图。在比较示例2中，并联连接了4个尺寸为1005且标称电容为1.0μF的两端子MLCC。用阻抗分析仪根据频率变化的测量发明示例和比较示例2的ESL，并在图14中示出了该ESL。此外，测量发明示例和比较示例2的有效电容、ESL(平均值，pH)和ESL(1GHz，pH)，并在下面的表2中进行了描述。
[表2]
有效电容(μF) ESL(平均值，pH) ESL(1GHz，pH)
发明示例 3.265 42.86 17.69
比较示例2 2.718 45.82 33.46
参照表2和图14，可以看出，与比较示例2相比，发明示例具有优异的有效电容和ESL。此外，可以看出，发明示例可代替四个两端子MLCC，因此具有使安装空间最小化的效果。
本公开的若干效果之一是通过减小电流环路来降低ESL。
本公开的若干效果之一是提供一种多层电子组件，该多层电子组件具有连接四个电容器的效果，从而使安装空间最小化并且减少安装工艺的数量。
虽然上面已经示出和描述了示例性实施例，但是对于本领域技术人员将易于理解的是，在不脱离本公开的由所附权利要求限定的范围的情况下，可进行修改和变型。

Claims (20)

1.一种多层电子组件，包括：
主体，包括第一内电极层、第二内电极层和连接电极，所述第一内电极层包括第一介电层以及设置在所述第一介电层上且彼此间隔开的第一内电极、第二内电极、第三内电极和第四内电极，所述第二内电极层包括第二介电层和设置在所述第二介电层上的第五内电极，所述连接电极贯穿所述第一内电极层和所述第二内电极层，与所述第一内电极至所述第四内电极间隔开，并且连接到所述第五内电极，并且所述主体具有其中所述第一内电极层和所述第二内电极层交替地设置的电容形成部；
第一外电极、第二外电极、第三外电极和第四外电极，设置在所述主体上并且分别连接到所述第一内电极至所述第四内电极；以及
第五外电极，设置在所述主体上并且连接到所述连接电极。
2.根据权利要求1所述的多层电子组件，其中，
所述第一内电极层和所述第二内电极层在第一方向上交替地设置，
所述主体包括在所述第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并且在第二方向上彼此相对的第三表面和第四表面、以及连接到所述第一表面至所述第四表面并且在第三方向上彼此相对的第五表面和第六表面，
所述连接电极在所述第一方向上贯穿所述第一内电极层和所述第二内电极层。
3.根据权利要求2所述的多层电子组件，其中，所述第一外电极设置在所述第三表面和所述第五表面上，所述第二外电极设置在所述第四表面和所述第五表面上，所述第三外电极设置在所述第三表面和所述第六表面上，所述第四外电极设置在所述第四表面和所述第六表面上，并且所述第五外电极设置在所述第一表面和所述第二表面中的至少一个上。
4.根据权利要求3所述的多层电子组件，其中，
所述第一内电极通过与所述第三表面和所述第五表面连接的第一引出部连接到所述第一外电极，
所述第二内电极通过与所述第四表面和所述第五表面连接的第二引出部连接到所述第二外电极，
所述第三内电极通过与所述第三表面和所述第六表面连接的第三引出部连接到所述第三外电极，并且
所述第四内电极通过与所述第四表面和所述第六表面连接的第四引出部连接到所述第四外电极。
5.根据权利要求1所述的多层电子组件，其中，所述第一内电极和所述第五内电极彼此叠置的面积与所述第二内电极至所述第四内电极中的任一个和所述第五内电极彼此叠置的面积不同。
6.根据权利要求1所述的多层电子组件，其中，当所述第一内电极与所述第五内电极彼此叠置的面积、所述第二内电极与所述第五内电极彼此叠置的面积、所述第三内电极与所述第五内电极彼此叠置的面积和所述第四内电极与所述第五内电极彼此叠置的面积分别为S1、S2、S3和S4时，S1、S2、S3和S4具有彼此不同的值。
7.根据权利要求3所述的多层电子组件，其中，
当所述第一内电极与所述第五内电极彼此叠置的面积、所述第二内电极与所述第五内电极彼此叠置的面积、所述第三内电极与所述第五内电极彼此叠置的面积和所述第四内电极与所述第五内电极彼此叠置的面积分别为S1、S2、S3和S4时，S1、S2、S3和S4具有彼此不同的值，并且
所述第一外电极至所述第四外电极在所述第二方向或所述第三方向上的尺寸彼此不同。
8.根据权利要求1所述的多层电子组件，其中，所述连接电极被设置为多个。
9.根据权利要求2所述的多层电子组件，其中，所述连接电极在沿所述第二方向和所述第三方向截取的截面中具有圆形形状。
10.根据权利要求2所述的多层电子组件，其中，所述连接电极在沿所述第二方向和所述第三方向截取的截面中具有四边形形状。
11.根据权利要求2所述的多层电子组件，其中，
所述第五外电极设置在所述第一表面和所述第二表面上，并且
所述连接电极在所述第一方向上贯穿所述主体，以连接到设置在所述第一表面和所述第二表面上的所述第五外电极。
12.根据权利要求11所述的多层电子组件，其中，所述第五外电极被设置为围绕所述第一表面、所述第二表面、所述第五表面和所述第六表面，并且被设置为与所述第一外电极至所述第四外电极间隔开。
13.根据权利要求2所述的多层电子组件，其中，所述多层电子组件在所述第二方向上的最大尺寸为1.1mm或更小，并且所述多层电子组件在所述第三方向上的最大尺寸为0.55mm或更小。
14.一种多层电子组件，包括：
主体，包括第一内电极层、第二内电极层和连接电极，具有其中所述第一内电极层和所述第二内电极层交替地设置的电容形成部，并且具有在第一方向上彼此相对的第一表面和第二表面以及使所述第一表面和所述第二表面彼此连接的四个侧表面，其中，所述第一内电极层包括第一介电层以及设置在所述第一介电层上且彼此间隔开的多个第一内电极，所述多个第一内电极中的每个第一内电极具有在所述主体的拐角处连接到所述四个侧表面中的两个相邻表面的引出部，所述第二内电极层包括第二介电层和设置在所述第二介电层上的第二内电极，所述连接电极贯穿所述第一内电极层和所述第二内电极层，与所述多个第一内电极间隔开，并且连接到所述第二内电极；
多个第一外电极，设置在所述主体的拐角处，以通过所述多个第一内电极的相应引出部分别连接到所述多个第一内电极；以及
第二外电极，设置在所述主体上并且连接到所述连接电极。
15.根据权利要求14所述的多层电子组件，其中，所述多个第一内电极包括四个内电极，所述四个内电极彼此间隔开，延伸到所述主体的四个拐角，并且分别连接到所述多个第一外电极。
16.根据权利要求14所述的多层电子组件，其中，所述多个第一内电极中的一个第一内电极在所述第一方向上与所述第二内电极叠置的面积与所述多个第一内电极中的另一第一内电极在所述第一方向上与所述第二内电极叠置的面积不同。
17.一种多层电子组件，包括：
主体，包括第一内电极层、第二内电极层和连接电极，所述第一内电极层包括第一介电层以及设置在所述第一介电层上且彼此间隔开的多个第一内电极，所述第二内电极层包括第二介电层和设置在所述第二介电层上的第二内电极，所述连接电极贯穿所述第一内电极层和所述第二内电极层，与所述多个第一内电极间隔开，并且连接到所述第二内电极，并且所述主体具有其中所述第一内电极层和所述第二内电极层交替地设置的电容形成部；
多个第一外电极，设置在所述主体上并且分别连接到所述多个第一内电极；以及
第二外电极，设置在所述主体上并且连接到所述连接电极，
其中，所述多个第一内电极中的一个第一内电极在第一方向上与所述第二内电极叠置的面积具有与所述多个第一内电极中的另一第一内电极在所述第一方向上与所述第二内电极叠置的面积不同的值。
18.根据权利要求17所述的多层电子组件，其中，所述多个第一内电极包括四个内电极，所述四个内电极彼此间隔开，延伸到所述主体的四个拐角，并且分别连接到所述多个第一外电极。
19.根据权利要求18所述的多层电子组件，其中，当所述四个内电极中的各个内电极在所述第一方向上与所述第二内电极叠置的面积分别为S1至S4时，S1至S4具有彼此不同的值。
20.根据权利要求17所述的多层电子组件，其中，在所述多个第一外电极之中，分别连接到与所述第二内电极叠置的面积不同的相应第一内电极的两个第一外电极在第二方向或第三方向上具有彼此不同的尺寸，所述第二方向和所述第三方向垂直于所述第一方向。
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