JP2023095739A - 積層型電子部品 - Google Patents
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Abstract
【課題】ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ）の低い積層型電子部品を提供する。【解決手段】積層型電子部品１００は、第１誘電体層１１１ａ及び第１誘電体層上に互いに離隔して配置される第１～第４内部電極１２１～１２４を含む第１内部電極層１２０ａと、第２誘電体１１１ｂ層及び第２誘電体層上に配置される第５内部電極１２５を含む第２内部電極層１２０ｂと、第１内部電極層及び第２内部電極層が交互に配置される容量形成部Ａｃを含む本体と、第１内部電極層及び第２内部電極層を貫通し、第１～第４内部電極と離隔して配置され、第５内部電極と連結される連結電極１２６と、本体に第１～第４内部電極と夫々連結されるように配置される第１～第４外部電極と、本体に連結電極と連結されるように配置される第５外部電極と、を含む。【選択図】図２
Description
本発明は、積層型電子部品に関するものである。
積層型電子部品の一つである積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ－Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン及び携帯電話など、様々な電子製品の印刷回路基板に装着され、電気を充電又は放電させる役割を果たすチップ型のコンデンサである。
このような積層セラミックキャパシタは、小型でありながらも高容量が保障され、実装が容易であるという利点により、様々な電子機器の部品として使用されることができる。コンピュータ、モバイル機器など各種の電子機器が小型化、高出力化に伴い、積層セラミックキャパシタに対する小型化及び高容量化の要求が増大している。
特に、スマートフォンのＡＰ（Ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓ）は毎年高性能化しており、ＡＰの動作周波数と電流消耗量が増加するにつれて電圧変動周波数が増加し、高周波成分が増加するという問題が発生する可能性がある。
高性能化しているＡＰの電圧変動の頻度と高周波ノイズを減らすためには、電源インピーダンスを下げなければならない。特に、電源インピーダンスはデカップリングキャパシタの性能によって大きな影響を受ける。したがって、電源インピーダンスを下げるために低いインダクタンスを有するＬｏｗ ＥＳＬ ＭＬＣＣを使用する必要があり、その重要度は次第に増加している。
また、スマートフォンのカメラとバッテリの面積が大きくなるにつれて、受動部品を実装するメインボードの空間が次第に減少している。したがって、受動部品の小型化によりメインボード内で受動部品が占める実装空間を最小化する必要が次第に増加している。
本発明のいくつかの目的の一つは、ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ）の低い積層型電子部品を提供することである。
本発明のいくつかの目的の一つは、実装空間を最小化することができる積層型電子部品を提供することである。
ただし、本発明の目的は上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
本発明の一実施形態による積層型電子部品は、第１誘電体層及び上記第１誘電体層上に互いに離隔して配置される第１～第４内部電極を含む第１内部電極層と、第２誘電体層及び上記第２誘電体層上に配置される第５内部電極を含む第２内部電極層と、上記第１内部電極層及び第２内部電極層が交互に配置される容量形成部を含む本体と、上記第１及び第２内部電極層を貫通し、上記第１～第４内部電極と離隔して配置され、上記第５内部電極と連結される連結電極と、上記本体に上記第１～第４内部電極とそれぞれ連結されるように配置される第１～第４外部電極と、上記本体に上記連結電極と連結されるように配置される第５外部電極と、を含むことができる。
本発明のいくつかの効果の一つは、電流ループ（Ｃｕｒｒｅｎｔ Ｌｏｏｐ）を減少させて、ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ）を低減したことである。
本発明のいくつかの効果の一つは、４つのキャパシタが連結された効果を有する積層型電子部品を提供することにより、実装空間を最小化し、実装工程数を減少させたことである。
ただし、本発明の多様かつ有益な利点及び効果は上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
以下、具体的な実施形態及び添付の図面を参照して本発明の実施形態を説明する。しかし、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲が以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は、通常の技術者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどは、より明確な説明のために誇張することができ、図面上の同じ符号で示される要素は同じ要素である。
そして、図面において本発明を明確に説明するために説明と関係のない部分は省略し、図面に示された各構成の大きさ及び厚さは、説明の便宜上任意に示しているため、本発明は必ずしも図示したものに限定されない。なお、同一思想の範囲内の機能が同一である構成要素については、同一の参照符号を用いて説明する。さらに、明細書全体において、ある部分がある構成要素を「含む」と言うとき、これは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
図面において、第１方向は厚さＴ方向、第２方向は長さＬ方向、第３方向は幅Ｗ方向と定義することができる。
図１は、本発明の一実施形態による積層型電子部品の斜視図を概略的に示すものであり、図２は、図１の積層型電子部品の本体を分解して概略的に示す分解斜視図であり、図３は、図１の積層型電子部品の第１内部電極層を示す図であり、図４は、図１の積層型電子部品の第２内部電極層を示す図であり、図５は、図３及び図４を重ねて示す図であり、図６は、図１の積層型電子部品を本体の第１面の上部から見た平面図である。
以下、図１～図６を参照して、本発明の一実施形態による積層型電子部品１００について説明する。
本発明の一実施形態による積層型電子部品１００は、第１誘電体層１１１ａ及び上記第１誘電体層上に互いに離隔して配置される第１～第４内部電極１２１、１２２、１２３、１２４を含む第１内部電極層１２０ａと、第２誘電体層１１１ｂ及び上記第２誘電体層上に配置される第５内部電極１２５を含む第２内部電極層１２０ｂと、上記第１内部電極層及び第２内部電極層が交互に配置される容量形成部Ａｃを含む本体１１０と、上記第１及び第２内部電極層を貫通し、上記第１～第４内部電極と離隔して配置され、上記第５内部電極と連結される連結電極１２６と、上記本体に上記第１～第４内部電極とそれぞれ連結されるように配置される第１～第４外部電極１３１、１３２、１３３、１３４と、上記本体に上記連結電極と連結されるように配置される第５外部電極１３５と、を含むことができる。
本体１１０の具体的な形状に特に制限はないが、図示のように本体１１０は六面体形状又はこれと類似の形状からなることができる。焼成工程で本体１１０に含まれたセラミック粉末の収縮により、本体１１０は完全な直線を有する六面体形状ではないが、実質的に六面体形状を有することができる。
本体１１０は、第１方向に互いに対向する第１及び第２面１、２、上記第１及び第２面１、２と連結され、第２方向に互いに対向する第３及び第４面３、４、第１及び第２面１、２と連結され、第３及び第４面３、４と連結され、第３方向に互いに対向する第５及び第６面５、６を有することができる。
本体１１０を形成する複数の誘電体層１１１は焼成された状態であって、隣接する誘電体層１１１の間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。複数の誘電体層１１１は、第１～第４内部電極１２１、１２２、１２３、１２４が配置された第１誘電体層１１１ａ及び第５内部電極１２５が配置された第２誘電体層１１１ｂを含むことができ、内部電極が配置されていない誘電体層を含むことができる。
本発明の一実施形態によると、上記誘電体層１１１を形成する原料は、十分な静電容量が得られる限り特に限定されない。例えば、チタン酸バリウム系材料、鉛複合ペロブスカイト系材料又はチタン酸ストロンチウム系材料などを使用することができる。上記チタン酸バリウム系材料は、ＢａＴｉＯ３系セラミック粉末を含むことができ、上記セラミック粉末の例として、ＢａＴｉＯ３、ＢａＴｉＯ３にＣａ（カルシウム）、Ｚｒ（ジルコニウム）等が一部固溶された（Ｂａ１－ｘＣａｘ）ＴｉＯ３（０＜ｘ＜１）、Ｂａ（Ｔｉ１－ｙＣａｙ）Ｏ３ （０＜ｙ＜１）、（Ｂａ１－ｘＣａｘ）（Ｔｉ１－ｙＺｒｙ）Ｏ３（０＜ｘ＜１、０＜ｙ＜１）又はＢａ（Ｔｉ１－ｙＺｒｙ）Ｏ３（０＜ｙ＜１）等が挙げられる。
また、上記誘電体層１１１を形成する原料は、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーに本発明の目的に応じて様々なセラミック添加剤、有機溶剤、結合剤、分散剤などを添加することができる。
一方、誘電体層１１１の厚さは特に限定する必要はない。ただし、小型化及び高容量化のために誘電体層１１１の厚さが薄いほど有利であるため、０．６μｍ以下であってもよい。
本体１１０は本体１１０の内部に配置され、第１内部電極層１２０ａ及び第２内部電極層１２０ｂが交互に配置されて容量が形成される容量形成部Ａｃと上記容量形成部Ａｃの第１方向の上部及び下部に形成されるカバー部１１２、１１３とを含むことができる。
カバー部１１２、１１３は上記容量形成部Ａｃの第１方向の上部に配置される上部カバー部１１２及び上記容量形成部Ａｃの第１方向の下部に配置される下部カバー部１１３を含むことができる。
上記上部カバー部１１２及び下部カバー部１１３は、単一の誘電体層又は２つ以上の誘電体層を容量形成部Ａｃの上下面にそれぞれ厚さ方向に積層して形成することができ、基本的に物理的又は化学的ストレスによる内部電極の損傷を防止する役割を果たすことができる。
上記上部カバー部１１２及び下部カバー部１１３は内部電極を含まず、誘電体層１１１と同じ材料を含むことができる。すなわち、上記上部カバー部１１２及び下部カバー部１１３は、セラミック材料を含むことができ、例えば、チタン酸バリウム（ＢａＴｉＯ３）系セラミック材料を含むことができる。
一方、カバー部１１２、１１３の厚さは特に限定する必要はない。ただし、積層型電子部品の小型化及び高容量化をより容易に達成するために、カバー部１１２、１１３の厚さは１５μｍ以下であってもよい。カバー部１１２、１１３の厚さは、第１方向サイズを意味することができ、容量形成部Ａｃの上部又は下部において任意の５個の地点で測定したカバー部１１２、１１３の第１方向サイズを平均した値であることができる。
スマートフォンのＡＰ（Ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓ）は毎年高性能化しており、ＡＰの動作周波数と電流消耗量が増加するにつれて電圧変動周波数が増加し、高周波成分が増加するという問題が発生する可能性がある。高性能化しているＡＰの電圧変動の頻度と高周波ノイズを減らすためには、電源インピーダンスを下げなければならない。特に、電源インピーダンスはデカップリングキャパシタの性能によって大きな影響を受ける。したがって、電源インピーダンスを下げるために、低いインダクタンスを有するＬｏｗ ＥＳＬ ＭＬＣＣを使用する必要がある。また、スマートフォンのカメラとバッテリの面積が大きくなるにつれて、受動部品を実装するメインボードの空間が次第に減少している。したがって、受動部品の小型化によりメインボード内で受動部品が占める実装空間を最小化する必要が次第に増加している。
ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ）を下げるためには、外部電極の個数を増やし、外部電極間の間隔を狭くして電流ループ（Ｃｕｒｒｅｎｔ ｌｏｏｐ）を減少させなければならない。
従来のＬｏｗ ＥＳＬ ＭＬＣＣには、３端子製品、８端子製品などがある。しかし、３端子製品では、電流ループ（Ｃｕｒｒｅｎｔ Ｌｏｏｐ）を低減することに限界があり、８端子製品の場合、端子間の間隔を一定以上に維持することによって端子間の短絡を防止することができるため、チップサイズを減少させることには限界が存在した。これに対し、本発明の一実施形態による積層型電子部品は、５端子の形態でＥＳＬを下げながらもチップサイズの小型化が可能である。
容量形成部Ａｃは、キャパシタの容量形成に寄与する部分であって、第１内部電極層１２０ａ及び第２内部電極層１２０ｂを交互に反復的に積層して形成することができる。このとき、第１及び第２内部電極層１２０ａ、１２０ｂは第１方向に交互に配置されることができる。
容量形成部Ａｃは、第１内部電極１２１と第５内部電極１２５とが重なって容量を形成する第１容量形成部、第２内部電極１２２と第５内部電極１２５とが重なって容量を形成する第２容量形成部、第３内部電極１２３と第５内部電極１２５とが重なって容量を形成する第３容量形成部、第４内部電極１２４と第５内部電極１２５が重なって容量を形成する第４容量形成部を含むことができる。これにより、４つの２端子キャパシタが連結された効果を一つの積層型電子部品１００として実現することができ、実装時の工程を単純化することができ、実装面積を減らすことができる効果がある。また、後述するように、第１容量形成部による容量と第２容量形成部による容量とを異なるように設計することができ、より多様な容量を実現できるという利点がある。
図５を参照すると、第１～第４容量形成部によって形成される容量は、第１～第４内部電極１２１、１２２、１２３、１２４が第５内部電極１２５と重なる面積Ｓ１、Ｓ２、Ｓ３、Ｓ４によってそれぞれ決定されることができる。
図３を参照すると、第１内部電極層１２０ａは、第１誘電体層１１１ａ及び上記第１誘電体層１１１ａ上に互いに離隔して配置される第１～第４内部電極１２１、１２２、１２３、１２４を含むことができる。第１～第４内部電極１２１、１２２、１２３、１２４は、互いに離隔して配置されることにより互いに電気的に絶縁されることができる。第１～第４内部電極１２１、１２２、１２３、１２４は、それぞれ第１～第４外部電極１３１、１３２、１３３、１３４と連結されることができる。
一実施形態において、第１内部電極１２１は、上記第３及び第５面と連結される第１リード部１２１ａを介して上記第１外部電極１３１と連結され、第２内部電極１２２は、上記第４及び第５面と連結される第２リード部１２２ａを介して上記第２外部電極１３２と連結され、第３内部電極１２３は、上記第３及び第６面と連結される第３リード部１２３ａを介して上記第３外部電極１３３と連結され、第４内部電極１２４は、上記第４及び第６面と連結される第４リード部１２４ａを介して上記第４外部電極１３４と連結されることができる。
リード部１２１ａ、１２２ａ、１２３ａ、１２４ａは、第２及び第３方向の断面において角に配置されることができる。また、本体１００の外表面に露出するリード部１２１ａ、１２２ａ、１２３ａ、１２４ａの幅及び／又は長さを制御することにより、外部電極１３１、１３２、１３３、１３４の大きさを制御することができ、外部電極１３１、１３２、１３３、１３４間の短絡をより効果的に防止することができる。したがって、積層型電子部品のサイズをより小型化できるという利点がある。
一方、第１内部電極１２１と第２内部電極１２２間の間隔Ｇ２は特に限定する必要はないが、第１内部電極１２１と第２内部電極１２２との間には連結電極１２６が配置されるため、短絡防止のためにＧ２は２００μｍ以上であってもよい。また、第１内部電極１２２と第３内部電極１２３間の間隔Ｇ３も特に限定する必要はないが、短絡防止のためにＧ３は５０μｍ以上であってもよい。
また、第３面に露出した第１リード部の幅ＡＷ１及び第５面に露出した第１リード部の長さＡＬ１も特に限定してはいないが、外部電極間の短絡を防止するためにそれぞれ１５０μｍ以下であってもよい。
第２内部電極層１２０ｂは、第２誘電体層１１１ｂ及び上記第２誘電体層１１１ｂ上に配置される第５内部電極１２５を含むことができる。第５内部電極１２５は、本体１１０の第３～第５面と離隔して配置され、第１～第４外部電極１３１、１３２、１３３、１３４と電気的に絶縁されることができる。また、第５内部電極１２５は、第２内部電極層を貫通する連結電極１２６を介して第５外部電極１３５と電気的に連結されることができる。
一方、第５内部電極１２５と第３面が離隔した距離Ｇ４及び第５内部電極１２５と第５面が離隔した距離Ｇ５は特に限定する必要はないが、第５内部電極１２５と第１～第４外部電極１３１、１３２、１３３、１３４が短絡することを防止するために、Ｇ４及びＧ５は３０μｍ以上であってもよい。
連結電極１２６は、第１及び第２内部電極層を貫通し、上記第１～第４内部電極１２１、１２２、１２３、１２４と離隔して配置され、上記第５内部電極１２５と連結されることができる。連結電極１２６は、電流ループ（Ｃｕｒｒｅｎｔ Ｌｏｏｐ）を減少させ、ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ）を下げる役割を果たすことができる。連結電極１２６は、第１及び第２内部電極層１２０ａ、１２０ｂを第１方向に貫通することができる。
連結電極１２６の形態は特に限定する必要はない。例えば、図２～図５に示すように、連結電極１２６は、第２及び第３方向の断面において四角形状を有することができる。連結電極１２６が四角形状を有する場合、電流ループを最小化しやすく、ＥＳＬ低減に有利である可能性がある。このとき、四角形状の大きさは特に限定されないが、具体的な例を挙げると、上記四角形状は、第２方向サイズＣＬが１００μｍ、第３方向サイズＣＷが４００μｍであってもよい。
一方、本発明の一変形例による第１内部電極層１２０ａ－１及び第２内部電極層１２０ｂ－１を示す図７及び図８を参照すると、連結電極１２６ａ、１２６ｂ、１２６ｃを複数個配置して電気的連結性をより向上させることができ、図示のように３つの連結電極１２６ａ、１２６ｂ、１２６ｃを第３方向に並べて配置することができる。
また、連結電極１２６ａ、１２６ｂ、１２６ｃは、第２及び第３方向の断面において円形であってもよい。連結電極１２６ａ、１２６ｂ、１２６ｃは、本体１１０にビアを形成した後、ビアに導電性物質を充填して形成することができるが、連結電極１２６ａ、１２６ｂ、１２６ｃが円形である場合、ビア形成に有利である可能性がある。
本体１１０は、第１～第４内部電極１２１、１２２、１２３、１２４が印刷されたセラミックグリーンシートと第５内部電極１２５が印刷されたセラミックグリーンシートとを交互に積層した後、焼成して形成することができる。
内部電極１２１、１２２、１２３、１２４、１２５を形成する材料は特に限定されず、電気伝導性に優れた材料を使用することができる。例えば、内部電極１２１、１２２、１２３、１２４、１２５は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、錫（Ｓｎ）、タングステン（Ｗ）、チタン（Ｔｉ）及びこれらの合金のうち一つ以上を含むことができる。
また、内部電極１２１、１２２、１２３、１２４、１２５は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、錫（Ｓｎ）、タングステン（Ｗ）、チタン（Ｔｉ）及びこれらの合金のうち一つ以上を含む内部電極用導電性ペーストをセラミックグリーンシートに印刷して形成することができる。上記内部電極用導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などを使用することができ、本発明はこれに限定されるものではない。
一方、内部電極１２１、１２２、１２３、１２４、１２５の厚さは特に限定する必要はない。ただし、小型化及び高容量化のために内部電極１２１、１２２、１２３、１２４、１２５の厚さが薄いほど有利であるため、０．６μｍ以下であってもよい。
第１～第４外部電極１３１、１３２、１３３、１３４は、第１～第４内部電極１２１、１２２、１２３、１２４とそれぞれ連結されるように本体１００上に配置されることができ、第５外部電極１２５は、連結電極１２６と連結されるように本体１００上に配置されることができる。第１～第５外部電極１３１、１３２、１３３、１３４、１３５は互いに離隔して配置されることができる。
一実施形態において、第１外部電極１３１は第３及び第５面に配置され、第２外部電極１３２は第４及び第５面に配置され、第３外部電極１３３は第３及び第６面に配置され、第４外部電極１３４は第４及び第６面に配置され、第５外部電極１３５は第１及び第２面のうちいずれか一つ以上に配置されることができる。これにより、第１～第５外部電極間の間隔を維持しやすく、従来の８端子形態よりも端子間の短絡防止に有利であるため、チップサイズの小型化においてより有利であるという利点がある。
このとき、第５外部電極１３５は、第１及び第２面に配置され、連結電極１２６は、本体１１０を第１方向に貫通して第１及び第２面に配置された第５外部電極１３５と連結されることができる。また、第５外部電極は、上記第１、第２、第５及び第６面を囲むように配置されて連結された形態で配置されてもよい。
図６を参照すると、第１外部電極１３１と第３外部電極１３３間の間隔Ｇ５は特に限定する必要はないが、短絡防止のためにＧ５は１００μｍ以上であってもよい。また、第１外部電極の第３方向サイズＷ１及び第２方向サイズＬ１も特に限定する必要はないが、隣接した外部電極との短絡防止のためにそれぞれ２５０μｍ以下であってもよい。また、第５外部電極１３５の第２方向サイズＬ５は３５０μｍ以下であってもよい。
一方、外部電極１３１、１３２、１３３、１３４、１３５は、金属などのように電気伝導性を有するものであれば、如何なる物質を使用して形成されてもよく、電気的特性、構造的安定性などを考慮して具体的な物質が決定されてもよく、さらに、多層構造を有してもよい。
外部電極１３１、１３２、１３３、１３４、１３５は、導電性金属及びガラスを含む焼成（ｆｉｒｉｎｇ）電極であってもよく、導電性金属及び樹脂を含む樹脂系電極であってもよい。
また、外部電極１３１、１３２、１３３、１３４、１３５は、本体上に焼成電極及び樹脂系電極が順次に形成された形態であってもよい。また、外部電極１３１、１３２、１３３、１３４、１３５は、本体上に導電性金属を含むシートを転写する方式で形成されるか、又は焼成電極上に導電性金属を含むシートを転写する方式で形成されたものであってもよい。
外部電極１３１、１３２、１３３、１３４、１３５に含まれる導電性金属として、電気伝導性に優れた材料を使用することができ、特に限定されない。例えば、導電性金属は、Ｃｕ、Ｎｉ、Ｐｄ、Ａｇ、Ｓｎ、Ｃｒ及びそれらの合金のうち一つ以上であってもよい。
また、外部電極１３１、１３２、１３３、１３４、１３５は、実装特性を向上させるためにめっき層を含むことができる。めっき層の種類は特に限定されず、Ｎｉ、Ｓｎ、Ｐｄ及びこれらの合金のうち一つ以上を含むめっき層であってもよく、複数の層で形成されてもよい。めっき層に対するより具体的な例を挙げると、めっき層はＮｉめっき層又はＳｎめっき層であってもよく、Ｎｉめっき層及びＳｎめっき層が順次に形成された形態であってもよい。
一実施形態において、第１内部電極１２１と第５内部電極１２５とが重なる面積Ｓ１は、第２～第４内部電極のうちいずれか一つと上記第５内部電極とが重なる面積とは異なってもよい。
また、第１～第４内部電極１２１、１２２、１２３、１２４と第５内部電極１２５とが重なる面積をそれぞれＳ１～Ｓ４とするとき、Ｓ１～Ｓ４は互いに異なる値を有することができる。これにより、異なる容量を有する４つの２端子キャパシタが連結された効果を確保することができる。
Ｓ１～Ｓ４が互いに異なる値を有するようにする方法は特に限定しない。例えば、図９に示すように、第１内部電極層１２０ａ－２に含まれた第１～第４内部電極１２１－１、１２１－２、１２１－３、１２１－４の面積を異なるようにし、第１内部電極層１２０ａ－２を図４の第２内部電極層１２０ｂと交互に配置することにより、Ｓ１～Ｓ４を制御することができる。
さらに他の例として、図１０に示すように、第１～第４内部電極と重なる面積が異なるように第２内部電極層１２０ｂ－３に含まれた第５内部電極１２５－３の形状を制御して、第２内部電極層１２０ｂ－３を図３の第１内部電極層１２０ａと交互に配置することによりＳ１～Ｓ４を制御することができる。また、図９に示す第１内部電極層１２０ａ－２と図１０に示す第２内部電極層１２０ｂ－３とを交互に配置することにより、Ｓ１～Ｓ４を制御することもできる。
一方、Ｓ１～Ｓ４が異なる値を有する場合、積層型電子部品１００の外部において容易に区分できるように第１～第４外部電極１３１、１３２、１３３、１３４の第２方向サイズ又は第３方向サイズが互いに異なることができる。また、第１～第４外部電極１３１、１３２、１３３、１３４の第２方向サイズ又は第３方向サイズを互いに異なるようにするために、第１～第４リード部１２１ａ、１２２ａ、１２３ａ、１２４ａの本体外部に露出する幅又は長さを制御することができる。
積層型電子部品１００のサイズは特に限定する必要はない。しかし、本発明の一実施形態によると、第１～第５外部電極間の間隔を維持することが容易であり、従来の８端子形態より端子間の短絡防止に有利であるため、チップサイズの小型化においてより有利である。８端子型のＬｏｗＥＳＬ ＭＬＣＣを１６０８（長さ×幅、１．６ｍｍ×０．８ｍｍ）以下のサイズで作製する場合には、端子間の短絡が発生するおそれがある。したがって、１００５（長さ×幅、１．０ｍｍ×０．５ｍｍ）以下のサイズを有する積層型電子部品１００において、本発明によるＥＳＬ低減及び実装空間を最小化する効果をより顕著になる可能性がある。
製造誤差、外部電極サイズ等を考慮すると、セラミック電子部品１００の長さが１．１ｍｍ以下、幅が０．５５ｍｍ以下である場合、本発明によるＥＳＬ低減及び実装空間を最小化する効果がより顕著になる可能性がある。ここで、積層型電子部品１００の長さは、積層型電子部品１００の第２方向の最大サイズを意味し、積層型電子部品１０００の幅は、積層型電子部品１０００の第３方向の最大サイズを意味することができる。
（実施例）
発明例として、１００５サイズ及び４．７μＦの公称容量を有する５端子ＭＬＣＣを準備した。比較例１として、１００５サイズ及び４．７μＦの公称容量を有する３端子ＭＬＣＣを準備した。
発明例として、１００５サイズ及び４．７μＦの公称容量を有する５端子ＭＬＣＣを準備した。比較例１として、１００５サイズ及び４．７μＦの公称容量を有する３端子ＭＬＣＣを準備した。
図１１～図１３は、インピーダンス分析器で周波数の変化による発明例及び 比較例１のＥＳＬ、ＥＳＲ及びインピーダンスを測定したものである。また、発明例及び比較例１の有効容量、ＥＳＲ、ＥＳＬ（平均値、ｐＨ）及びＥＳＬ（１ＧＨｚ、ｐＨ）を測定して下記表１に記載した。表１、図１１～図１３を参照すると、発明例が比較例１に比べて有効容量、ＥＳＬ、ＥＳＲ及びインピーダンスが全て優れることが確認できる。
比較例２は、１００５サイズ及び１．０μＦの公称容量を有する２端子ＭＬＣＣ４個を並列に連結したものである。インピーダンス分析器で周波数の変化による発明例及び比較例２のＥＳＬを測定して図１４に示した。また、発明例及び比較例２の有効容量、ＥＳＬ（平均値、ｐＨ）及びＥＳＬ（１ＧＨｚ、ｐＨ）を測定して下記表２に記載した。
表２及び図１４を参照すると、発明例が比較例２に比べて有効容量及びＥＳＬが共に優れることが確認できる。さらに、発明例が２端子ＭＬＣＣ４個を代替可能であることが確認でき、これにより実装空間を最小化できる効果があることが確認できる。
以上のように、本発明の実施形態について詳細に説明したが、本発明は上述した実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定されるものとする。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当技術分野における通常の知識を有する者により様々な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属すると言える。
１００：積層型電子部品
１１０：本体
１１１、１１１ａ、１１１ｂ：誘電体層
１１２、１１３：カバー部
１２０ａ、１２０ｂ：内部電極層
１２１：第１内部電極
１２２：第２内部電極
１２３：第３内部電極
１２４：第４内部電極
１２５：第５内部電極
１２６：連結電極
１３１：第１外部電極
１３２：第２外部電極
１３３：第３外部電極
１３４：第４外部電極
１３５：第５外部電極
１１０：本体
１１１、１１１ａ、１１１ｂ：誘電体層
１１２、１１３：カバー部
１２０ａ、１２０ｂ：内部電極層
１２１：第１内部電極
１２２：第２内部電極
１２３：第３内部電極
１２４：第４内部電極
１２５：第５内部電極
１２６：連結電極
１３１：第１外部電極
１３２：第２外部電極
１３３：第３外部電極
１３４：第４外部電極
１３５：第５外部電極
Claims (13)
- 第１誘電体層及び前記第１誘電体層上に互いに離隔して配置される第１～第４内部電極を含む第１内部電極層と、
第２誘電体層及び前記第２誘電体層上に配置される第５内部電極を含む第２内部電極層と、
前記第１内部電極層及び第２内部電極層が交互に配置される容量形成部を含む本体と、
前記第１及び第２内部電極層を貫通し、前記第１～第４内部電極と離隔して配置され、前記第５内部電極と連結される連結電極と、
前記本体に前記第１～第４内部電極とそれぞれ連結されるように配置される第１～第４外部電極と、
前記本体に前記連結電極と連結されるように配置される第５外部電極と、を含む、積層型電子部品。 - 前記第１及び第２内部電極層は第１方向に交互に配置され、
前記本体は、前記第１方向に対向する第１及び第２面、前記第１及び第２面と連結され、第２方向に対向する第３及び第４面、前記第１～第４面と連結され、第３方向に対向する第５及び第６面を含み、
前記連結電極は、前記第１及び第２内部電極層を前記第１方向に貫通し、前記第１～第４内部電極と離隔して配置され、前記第５内部電極と連結される、請求項１に記載の積層型電子部品。 - 前記第１外部電極は第３及び第５面に配置され、前記第２外部電極は第４及び第５面に配置され、前記第３外部電極は前記第３及び第６面に配置され、前記第４外部電極は第４及び第６面に配置され、
前記第５外部電極は、第１及び第２面のうちいずれか一つ以上に配置される、請求項２に記載の積層型電子部品。 - 前記第１内部電極は、前記第３及び第５面と連結される第１リード部を介して前記第１外部電極と連結され、
前記第２内部電極は、前記第４及び第５面と連結される第２リード部を介して前記第２外部電極と連結され、
前記第３内部電極は、前記第３及び第６面と連結される第３リード部を介して前記第３外部電極と連結され、
前記第４内部電極は、前記第４及び第６面と連結される第４リード部を介して前記４外部電極と連結される、請求項３に記載の積層型電子部品。 - 前記第１内部電極と前記第５内部電極とが重なる面積は、前記第２～第４内部電極のうちいずれか一つと前記第５内部電極とが重なる面積とは異なる、請求項１から４のいずれか一項に記載の積層型電子部品。
- 前記第１～第４内部電極と前記第５内部電極とが重なる面積をそれぞれＳ１～Ｓ４とするとき、Ｓ１～Ｓ４は互いに異なる値を有する、請求項１に記載の積層型電子部品。
- 前記第１～第４内部電極と前記第５内部電極とが重なる面積をそれぞれＳ１～Ｓ４とするとき、Ｓ１～Ｓ４は互いに異なる値を有し、
前記第１～第４外部電極の第２方向サイズ又は第３方向サイズが互いに異なる、請求項３に記載の積層型電子部品。 - 前記連結電極は複数個配置される、請求項１に記載の積層型電子部品。
- 前記連結電極は、前記第２及び第３方向の断面において円形である、請求項２に記載の積層型電子部品。
- 前記連結電極は、前記第２及び第３方向の断面において四角形である、請求項２に記載の積層型電子部品。
- 前記第５外部電極は前記第１及び第２面に配置され、
前記連結電極は、前記本体を第１方向に貫通して前記第１及び第２面に配置された第５外部電極と連結される、請求項２に記載の積層型電子部品。 - 前記第５外部電極は、前記第１、第２、第５及び第６面を囲むように配置され、前記第１～第４外部電極と離隔して配置される、請求項１１に記載の積層型電子部品。
- 前記積層型電子部品は、前記第２方向の最大サイズは１．１ｍｍ以下であり、前記第３方向の最大サイズは０．５５ｍｍ以下である、請求項２に記載の積層型電子部品。
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