KR20140058188A - 커패시터 - Google Patents

Abstract

본 명세서는 기판(인쇄 회로 기판)의 실장 면적을 감소시킬 수 있는 적층형 커패시터에 관한 것으로서, 본 명세서에 개시된 실시예에 따른 적층형 커패시터는, 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면을 각각 갖는 제1 및 제2 외부 전극과; 상기 제1 및 제2 외부 전극 사이에 배치되고, 상기 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 연장된 리드부를 갖는 복수의 내부 전극과; 상기 복수의 내부 전극 사이에 배치된 유전체 층을 포함하며, 상기 복수의 내부 전극의 각 리드부는 상기 제1 외부 전극의 실장면과 상기 제2 외부 전극의 실장면에 교번적으로 연결되고, 상기 제1 및 제2 외부 전극의 높이는 상기 제1 및 제2 외부 전극의 폭 또는 두께보다 더 높게 형성될 수 있다.

Description

커패시터{CAPACITOR}

본 명세서는 커패시터에 관한 것이다.

일반적으로, 적층형 세라믹 커패시터(Multi-layer Ceramic Capacitor; MLCC)와 같은 커패시터는 세라믹 재질의 복수개의 유전체층과 이 복수개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층형 세라믹 커패시터는 크기가 소형이면서도 높은 정전 용량을 구현할 수 있고 기판상에 용이하게 실장될 수 있어, 다양한 전자장치의 용량성 부품으로 널리 사용되고 있다. 상기 적층형 세라믹 커패시터는 한국특허출원번호 10-2005-0010701에도 개시되어 있다.

본 명세서는 기판(인쇄 회로 기판)의 실장 면적을 감소시킬 수 있는 커패시터를 제공하는 데 그 목적이 있다.

본 명세서에 개시된 실시예에 따른 커패시터는, 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면을 각각 갖는 제1 및 제2 외부 전극과; 상기 제1 및 제2 외부 전극 사이에 배치되고, 상기 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 연장된 리드부를 갖는 복수의 내부 전극과; 상기 복수의 내부 전극 사이에 배치된 유전체 층을 포함하며, 상기 복수의 내부 전극의 각 리드부는 상기 제1 외부 전극의 실장면과 상기 제2 외부 전극의 실장면에 교번적으로 연결되고, 상기 제1 및 제2 외부 전극의 높이는 상기 제1 및 제2 외부 전극의 폭 또는 두께보다 더 높게 형성될 수 있다.

본 명세서와 관련된 일 예로서, 상기 복수의 내부 전극의 높이는 상기 복수의 내부 전극의 폭 또는 두께보다 높은 것을 특징으로 하는 커패시터.

본 명세서와 관련된 일 예로서, 상기 커패시터의 두께는 상기 복수의 내부 전극의 개수에 의해 결정될 수 있다.

본 명세서와 관련된 일 예로서, 상기 제1 및 제2 외부 전극 및 상기 복수의 내부 전극의 높이는, 상기 기판에 실장된 다수의 부품 중에서 최대 높이를 갖는 부품의 높이와 동일하거나 유사할 수 있다.

본 명세서에 개시된 실시예에 따른 커패시터는, 인쇄 회로 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면을 갖는 제1 외부 전극과; 상기 인쇄 회로 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면을 갖고, 상기 제1 외부 전극과 대향하는 방향으로 이격되도록 배치된 제2 외부 전극과; 상기 인쇄 회로 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 연장된 제1 연장부를 갖는 제1 내부 전극과; 상기 인쇄 회로 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 연장된 제2 연장부를 갖는 제2 내부 전극과; 상기 제1 및 제2 내부 전극 사이에 배치된 유전체 층을 포함하고; 상기 제1 및 제2 외부 전극의 높이는 상기 제1 및 제2 외부 전극의 폭 또는 두께보다 더 높게 형성될 수 있다.

본 발명의 실시예에 따른 커패시터의 높이(길이)는 상기 커패시터의 폭(W)보다 높게 형성됨으로써 종래 기술에 따라 수평으로 적층된 적층형 커패시터 보다 실장 면적을 탁월하게 감소시킬 수 있고, 본 발명의 실시예에 따른 적층형 커패시터의 높이(길이)를 추가적으로 높임으로써 상기 감소된 실장 면적을 그대로 유지하면서 적층형 커패시터의 용량을 탁월하게 증가시킬 수 있다.

본 발명의 실시예들에 따른 커패시터는 내부 전극의 측면 및 하부면(바닥면)을 외부 전극에 접촉시킴으로써 외부 전극과 내부 전극의 접촉 면적(접지 면적)을 증가시킬 수도 있다.

도 1 및 도 2는 본 발명의 실시예들에 따른 적층형 커패시터의 실장 면적을 나타낸 예시도 이다.
도 3은 본 발명의 제1 실시예에 따른 적층형 커패시터의 구성을 나타낸 도이다.
도 4는 본 발명의 제1 실시예에 따른 적층형 커패시터의 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 적층형 커패시터의 구성을 나타낸 도이다.
도 6은 본 발명의 제2 실시예에 따른 적층형 커패시터의 단면도이다.

본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.

또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.

또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.

도 1 및 도 2는 본 발명의 실시예들에 따른 적층형 커패시터의 실장 면적을 나타낸 예시도 이다.

도 1 및 도 2에 도시한 바와 같이, 적층형 커패시터(10)의 높이(H)를 그 적층형 커패시터의 폭(W)보다 높게 형성함으로써, 기판(예를 들면, 인쇄 회로 기판)(20)에 설치될 커패시터의 실장 면적(1a)을 도 1의 1b에 표시한 실장 면적만큼 감소시킴과 동시에 상기 적층형 커패시터(10)의 높이(H)를 늘림으로써 상기 적층형 커패시터 내부의 유전체의 용량을 용이하게 증가시킬 수 있는 적층형 커패시터의 구성을 도 1 내지 도 6을 참조하여 상세히 설명한다. 본 발명의 실시예들에 따른 적층형 커패시터는, 적층형 세라믹 커패시터(Multi-layer Ceramic Capacitor; MLCC)일 수 있으며, 이는 세라믹 재질의 복수개의 유전체층과 이 복수개의 유전체층 사이에 삽입된 내부 전극과 상기 내부 전극과 연결된 외부 전극을 포함한다.

본 발명의 실시예에 따른 적층형 커패시터(10)의 높이는 상기 기판(20)에 실장된 다수의 부품들 중에서 최대 높이를 갖는 부품(30)의 높이와 동일하거나 유사할 수 있다.

상기 적층형 세라믹 커패시터(10)를, 기판(예를 들면, 인쇄 회로 기판) 내에 내장되는 내장용 커패시터(embedded capacitor) 형태로 설계함으로써, 기판 표면 상에는 보다 많은 양의 다른 부품을 실장시킬 수 있게 된다. 이러한 내장용 적층형 세라믹 커패시터는, 기판 내의 실장공간을 줄이기 위해, 얇은 두께를 갖도록 박형화될 수 있다.

도 3은 본 발명의 제1 실시예에 따른 적층형 커패시터의 구성을 나타낸 도이다.

도 3에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 적층형 커패시터(10)는, 기판(예를 들면, 인쇄 회로 기판)의 실장면에 대해 수직 방향으로 배치되고, 길이가 상하 방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면을 갖는 제1 및 제2 외부 전극과; 상기 제1 및 제2 외부 전극 사이에 배치되고, 상기 기판(예를 들면, 인쇄 회로 기판)의 실장면에 대해 수직 방향으로 배치되고, 길이가 상하 방향으로 배치되고, 하부 끝단으로부터 연장된 리드부를 갖는 복수의 내부 전극과; 상기 복수의 내부 전극 사이에 배치된 유전체 층(도시되지 않음)을 포함한다.

예를 들면, 본 발명의 실시예들에 따른 적층형 커패시터는, 기판(예를 들면, 인쇄 회로 기판)의 실장면(X-Y 평면)에 대해 수직 방향(Z 방향)으로 배치되고, 길이가 상하 방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면(또는 연장부)(11a)을 갖는 제1 외부 전극(11)과;

상기 기판(예를 들면, 인쇄 회로 기판)의 실장면(X-Y 평면)에 대해 수직 방향(Z 방향)으로 배치되고, 길이가 상하 방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면(12a)을 갖고, 상기 제1 외부 전극(11)과 대향하는 방향으로 이격되도록 배치된 제2 외부 전극(12)과;

상기 기판(예를 들면, 인쇄 회로 기판)의 실장면(X-Y 평면)에 대해 수직 방향(Z 방향)으로 배치되고, 길이가 상하 방향으로 배치되고, 하부 끝단으로부터 연장된 제1 연장부(또는 리드부)(13a)를 갖는 제1 내부 전극(13)과;

상기 기판(예를 들면, 인쇄 회로 기판)의 실장면(X-Y 평면)에 대해 수직 방향(Z 방향)으로 배치되고, 길이가 상하 방향으로 배치되고, 하부 끝단으로부터 연장된 제1 연장부(또는 리드부)(14a)를 갖는 제2 내부 전극(14)과;

상기 제1 및 제2 내부 전극(13, 14) 사이에 배치된 유전체 층(도시되지 않음)을 포함한다.

상기 제1 외부 전극(11)은 그 제1 외부 전극(11)의 측면 끝단으로부터 수평 방향으로 연장된 제1 연장부(11b) 및 상부 끝단으로부터 수평 방향으로부터 연장된 제2 연장부(11c)를 더 포함하며, 상기 실장면(11a), 상기 제1 외부 전극(11)의 제1 연장부(11b), 상기 제1 외부 전극(11)의 제2 연장부(11c)의 길이는 서로 유사하거나 동일할 수 있다.

상기 제2 외부 전극(12)은 그 제2 외부 전극(12)의 측면 끝단으로부터 수평 방향으로 연장된 제1 연장부(12b) 및 상부 끝단으로부터 수평 방향으로부터 연장된 제2 연장부(12c)를 더 포함하며, 상기 실장면(12a), 상기 제2 외부 전극(12)의 제1 연장부(12b), 상기 제2 외부 전극(12)의 제2 연장부(12c)의 길이는 서로 유사하거나 동일할 수 있다. 상기 제1 및 제2 외부 전극(11, 12)에는 다수개의 내부 전극들이 설치될 수 있다.

상기 제1 외부 전극(11)의 실장면(11a), 제1 연장부(11b), 제2 연장부(11c)은 상기 제2 외부 전극(12)의 상기 실장면(12a), 제1 연장부(12b), 제2 연장부(12c)과 서로 마주보는 방향(대향 방향)으로 배치된다.

상기 제1 내부 전극(13)의 제1 연장부(13a)는 상기 제1 외부 전극의 실장면(11a)에 전기적으로 연결되고, 상기 제2 내부 전극(14)의 제1 연장부(14a)는 상기 제2 외부 전극(12)의 실장면(12a)에 전기적으로 연결된다. 예를 들면, 상기 제1 내부 전극(13)의 제1 연장부(13a)와 상기 제2 내부 전극(14)의 제1 연장부(14a)는 서로 교번적으로 상기 제1 외부 전극(11)의 실장면(11a) 및 상기 제2 외부 전극(12)의 실장면(12a)에 배치된다. 상기 제1 외부 전극(11)은 +극성을 갖고, 상기 제2 외부 전극(12)은 -극성을 갖거나, 상기 제1 외부 전극(11)은 -극성을 갖고, 상기 제2 외부 전극(12)은 +극성을 가질 수 있다. 상기 제1 및 제2 내부 전극(13, 14)은 상기 제1 외부 전극(11)의 실장면(11a)(X방향)과 상기 제2 외부 전극(11)의 실장면(12a)(X방향)을 따라 배열된다.

도 4는 본 발명의 제1 실시예에 따른 적층형 커패시터의 단면도로서, 도 3의 A-A'의 단면을 나타낸 예시도 이다.

도 4에 도시한 바와 같이, 본 발명의 실시예에 따른 적층형 커패시터의 외부 전극들(11, 12) 및 내부 전극들(13, 14)의 높이(H)는 상기 적층형 커패시터의 외부 전극들(11, 12) 및 내부 전극들(13, 14)의 폭(W) 또는 두께(T)보다 길이가 더 길게 형성된다. 상기 적층형 커패시터의 두께는 상기 내부 전극들(13, 14)의 개수에 따라 변경될 수 있다. 예를 들면, 상기 내부 전극들이 2개인 경우보다 상기 내부 전극들 2개를 초과할 때 상기 적층형 커패시터의 두께는 더 두꺼워 지게 된다. 상기 내부 전극들(13, 14)은 외부 전극들에 대해 90도 각을 이루도록 배치될 수 있다. 상기 내부 전극들(13, 14)은 상기 외부 전극들(11, 12)과 서로 이격되도록 배치될 수 있다.

본 발명의 실시예에 따른 적층형 커패시터의 높이는 상기 기판에 실장된 다수의 부품들 중에서 최대 높이를 갖는 부품의 높이와 동일하거나 유사할 수 있다.

따라서, 본 발명의 제1 실시예에 따른 적층형 커패시터의 높이(길이)는 상기 커패시터의 폭(W) 또는 두께(T)보다 높게(길이가 더 길게) 형성됨으로써 종래 기술에 따라 수평으로 적층된 적층형 커패시터 보다 실장 면적을 탁월하게 감소시킬 수 있고, 본 발명의 실시예에 따른 적층형 커패시터의 높이(길이)를 추가적으로 높임으로써 상기 감소된 실장 면적을 그대로 유지하면서 적층형 커패시터의 용량을 탁월하게 증가시킬 수 있다.

도 5는 본 발명의 제2 실시예에 따른 적층형 커패시터의 구성을 나타낸 도이다.

도 5에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 적층형 커패시터(10)는, 기판(예를 들면, 인쇄 회로 기판)의 실장면(X-Y 평면)에 대해 수직 방향(Z 방향)으로 배치되고, 길이가 상하 방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면(또는 연장부)(11a)을 갖는 제1 외부 전극(11)과;

상기 기판(예를 들면, 인쇄 회로 기판)의 실장면(X-Y 평면)에 대해 수직 방향(Z 방향)으로 배치되고, 길이가 상하 방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면(12a)을 갖고, 상기 제1 외부 전극(11)과 대향하는 방향으로 이격되도록 배치된 제2 외부 전극(12)과;

상기 기판(예를 들면, 인쇄 회로 기판)의 실장면(X-Y 평면)에 대해 수직 방향(Z 방향)으로 배치되고, 길이가 상하 방향으로 배치되고, 하부 끝단으로부터 연장된 제1 연장부(또는 리드부)(13a)를 갖는 제1 내부 전극(13)과;

상기 기판(예를 들면, 인쇄 회로 기판)의 실장면(X-Y 평면)에 대해 수직 방향(Z 방향)으로 배치되고, 길이가 상하 방향으로 배치되고, 하부 끝단으로부터 연장된 제1 연장부(또는 리드부)(14a)를 갖는 제2 내부 전극(14)과;

상기 제1 및 제2 내부 전극(13, 14) 사이에 배치된 유전체 층(도시되지 않음)을 포함한다. 여기서, 상기 제1 내부 전극(13)의 일측면은 상기 제1 외부 전극(11)의 내면에 접촉되고, 상기 제1 내부 전극(13)의 타측면은 상기 제2 외부 전극(12)과 이격되도록 배치되며, 상기 제2 내부 전극(14)의 일측면은 상기 제2 외부 전극(12)의 내면에 접촉되고, 상기 제2 내부 전극(14)의 타측면은 상기 제1 외부 전극(11)과 이격되도록 배치된다. 즉, 상기 제1 내부 전극(13)의 제1 연장부(13a)를 상기 제1 외부 전극의 실장면(11a)에 전기적으로 연결시키고, 상기 제2 내부 전극(14)의 제1 연장부(14a)를 상기 제2 외부 전극(12)의 실장면(12a)에 전기적으로 연결시킬 뿐만 아니라, 상기 제1 내부 전극(13)의 측면을 상기 제1 외부 전극(11)의 내면에 접촉시키고, 상기 제2 내부 전극(14)의 측면을 상기 제2 외부 전극(12)의 내면에 접촉됨으로써, 제1 외부 전극(11)과 제1 내부 전극(13)의 접촉 면적(접지 면적)을 증가시킬 수 있고, 제2 외부 전극(12)과 제2 내부 전극(14)의 접촉 면적(접지 면적)을 증가시킬 수 있다.

상기 제1 외부 전극(11)은 그 제1 외부 전극(11)의 측면 끝단으로부터 수평 방향으로 연장된 제1 연장부(11b) 및 상부 끝단으로부터 수평 방향으로부터 연장된 제2 연장부(11c)를 더 포함하며, 상기 실장면(11a), 상기 제1 외부 전극(11)의 제1 연장부(11b), 상기 제1 외부 전극(11)의 제2 연장부(11c)의 길이는 서로 유사하거나 동일할 수 있다.

상기 제2 외부 전극(12)은 그 제2 외부 전극(12)의 측면 끝단으로부터 수평 방향으로 연장된 제1 연장부(12b) 및 상부 끝단으로부터 수평 방향으로부터 연장된 제2 연장부(12c)를 더 포함하며, 상기 실장면(12a), 상기 제2 외부 전극(12)의 제1 연장부(12b), 상기 제2 외부 전극(12)의 제2 연장부(12c)의 길이는 서로 유사하거나 동일할 수 있다. 상기 제1 및 제2 외부 전극(11, 12)에는 다수개의 내부 전극들이 설치될 수 있다.

상기 제1 외부 전극(11)의 실장면(11a), 제1 연장부(11b), 제2 연장부(11c)은 상기 제2 외부 전극(12)의 상기 실장면(12a), 제1 연장부(12b), 제2 연장부(12c)과 서로 마주보는 방향(대향 방향)으로 배치된다.

상기 제1 내부 전극(13)의 제1 연장부(13a)는 상기 제1 외부 전극의 실장면(11a)에 전기적으로 연결되고, 상기 제2 내부 전극(14)의 제1 연장부(14a)는 상기 제2 외부 전극(12)의 실장면(12a)에 전기적으로 연결된다. 예를 들면, 상기 제1 내부 전극(13)의 제1 연장부(13a)와 상기 제2 내부 전극(14)의 제1 연장부(14a)는 서로 교번적으로 상기 제1 외부 전극(11)의 실장면(11a) 및 상기 제2 외부 전극(12)의 실장면(12a)에 배치된다. 상기 제1 외부 전극(11)은 +극성을 갖고, 상기 제2 외부 전극(12)은 -극성을 갖거나, 상기 제1 외부 전극(11)은 -극성을 갖고, 상기 제2 외부 전극(12)은 +극성을 가질 수 있다. 상기 제1 및 제2 내부 전극(13, 14)은 상기 제1 외부 전극(11)의 실장면(11a)(X방향)과 상기 제2 외부 전극(11)의 실장면(12a)(X방향)을 따라 배열된다.

도 6은 본 발명의 제2 실시예에 따른 적층형 커패시터의 단면도로서, 도 5의 B-B'의 단면을 나타낸 예시도 이다.

도 6에 도시한 바와 같이, 상기 제1 내부 전극(13)의 일측면은 상기 제1 외부 전극(11)의 내면에 접촉되고, 상기 제1 내부 전극(13)의 타측면은 상기 제2 외부 전극(12)과 이격되도록 배치되며, 상기 제2 내부 전극(14)의 일측면은 상기 제2 외부 전극(12)의 내면에 접촉되고, 상기 제2 내부 전극(14)의 타측면은 상기 제1 외부 전극(11)과 이격되도록 배치된다.

본 발명의 제2 실시예에 따른 적층형 커패시터의 외부 전극들(11, 12) 및 내부 전극들(13, 14)의 높이(H)는 상기 적층형 커패시터의 외부 전극들(11, 12) 및 내부 전극들(13, 14)의 폭(W)보다 높게 형성된다. 상기 적층형 커패시터의 두께는 상기 내부 전극들(13, 14)의 개수에 따라 변경될 수 있다. 예를 들면, 상기 내부 전극들이 2개인 경우보다 상기 내부 전극들 2개를 초과할 때 상기 적층형 커패시터의 두께는 더 두꺼워 지게 된다. 상기 내부 전극들(13, 14)은 외부 전극들에 대해 90도 각을 이루도록 배치될 수 있다.

본 발명의 실시예에 따른 적층형 커패시터의 높이는 상기 기판에 실장된 다수의 부품들 중에서 최대 높이를 갖는 부품의 높이와 동일하거나 유사할 수 있다.

따라서, 본 발명의 제2 실시예에 따른 적층형 커패시터의 높이(길이)는 상기 커패시터의 폭(W) 또는 두께(T)보다 높게(길게) 형성됨으로써 종래 기술에 따라 수평으로 적층된 적층형 커패시터 보다 실장 면적을 탁월하게 감소시킬 수 있고, 본 발명의 실시예에 따른 적층형 커패시터의 높이(길이)를 추가적으로 높임으로써 상기 감소된 실장 면적을 그대로 유지하면서 적층형 커패시터의 용량을 탁월하게 증가시킬 수 있다.

본 발명의 제2 실시예에 따른 적층형 커패시터는 상기 제1 내부 전극(13)의 측면을 상기 제1 외부 전극(11)의 내면에 접촉시키고, 상기 제2 내부 전극(14)의 측면을 상기 제2 외부 전극(12)의 내면에 접촉시킴으로써, 제1 외부 전극(11)과 제1 내부 전극(13)의 접촉 면적(접지 면적)을 증가시킬 수 있고, 제2 외부 전극(12)과 제2 내부 전극(14)의 접촉 면적(접지 면적)을 증가시킬 수 있다.

이상에서 설명한 바와 같이, 본 발명의 실시예에 따른 적층형 커패시터의 높이(길이)는 상기 커패시터의 폭(W) 또는 두께(T)보다 높게(길게) 형성됨으로써 종래 기술에 따라 수평으로 적층된 적층형 커패시터 보다 실장 면적을 탁월하게 감소시킬 수 있고, 본 발명의 실시예에 따른 적층형 커패시터의 높이(길이)를 추가적으로 높임으로써 상기 감소된 실장 면적을 그대로 유지하면서 적층형 커패시터의 용량을 탁월하게 증가시킬 수 있다.

본 발명의 실시예들에 따른 적층형 커패시터는 상기 제1 내부 전극(13)의 측면을 상기 제1 외부 전극(11)의 내면에 접촉시키고, 상기 제2 내부 전극(14)의 측면을 상기 제2 외부 전극(12)의 내면에 접촉시킴으로써, 제1 외부 전극(11)과 제1 내부 전극(13)의 접촉 면적(접지 면적)을 증가시킬 수 있고, 제2 외부 전극(12)과 제2 내부 전극(14)의 접촉 면적(접지 면적)을 증가시킬 수 있다.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

11: 제1 외부 전극 12: 제2 외부 전극
13: 제1 내부 전극 14: 제2 내부 전극

Claims (13)

1. 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면을 각각 갖는 제1 및 제2 외부 전극과;
   상기 제1 및 제2 외부 전극 사이에 배치되고, 상기 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 연장된 리드부를 갖는 복수의 내부 전극과;
   상기 복수의 내부 전극 사이에 배치된 유전체 층을 포함하며, 상기 복수의 내부 전극의 각 리드부는 상기 제1 외부 전극의 실장면과 상기 제2 외부 전극의 실장면에 교번적으로 연결되고,
   상기 제1 및 제2 외부 전극의 높이는 상기 제1 및 제2 외부 전극의 폭 또는 두께보다 더 높게 형성되는 것을 특징으로 하는 커패시터.
2. 제1항에 있어서, 상기 복수의 내부 전극의 높이는 상기 복수의 내부 전극의 폭 또는 두께보다 높은 것을 특징으로 하는 커패시터.
3. 제1항에 있어서, 상기 커패시터의 두께는 상기 복수의 내부 전극의 개수에 의해 결정되는 것을 특징으로 하는 커패시터.
4. 제1항에 있어서, 상기 제1 및 제2 외부 전극 및 상기 복수의 내부 전극의 높이는,
   상기 기판에 실장된 다수의 부품 중에서 최대 높이를 갖는 부품의 높이와 동일하거나 유사한 것을 특징으로 하는 커패시터.
5. 인쇄 회로 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면을 갖는 제1 외부 전극과;
   상기 인쇄 회로 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 수평 방향으로 연장된 실장면을 갖고, 상기 제1 외부 전극과 대향하는 방향으로 이격되도록 배치된 제2 외부 전극과;
   상기 인쇄 회로 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 연장된 제1 연장부를 갖는 제1 내부 전극과;
   상기 인쇄 회로 기판의 실장면에 대해 일방향으로 배치되고, 하부 끝단으로부터 연장된 제2 연장부를 갖는 제2 내부 전극과;
   상기 제1 및 제2 내부 전극 사이에 배치된 유전체 층을 포함하고;
   상기 제1 및 제2 외부 전극의 높이는 상기 제1 및 제2 외부 전극의 폭 또는 두께보다 더 높게 형성되는 것을 특징으로 하는 커패시터.
6. 제5항에 있어서, 상기 제1 외부 전극의 측면 끝단으로부터 수평 방향으로 연장된 제1 연장부;
   상기 제1 외부 전극의 상부 끝단으로부터 수평 방향으로부터 연장된 제2 연장부;
   상기 제2 외부 전극의 측면 끝단으로부터 수평 방향으로 연장된 제3 연장부;
   상기 제2 외부 전극의 상부 끝단으로부터 수평 방향으로부터 연장된 제4 연장부를 더 포함하며, 상기 제1 외부 전극의 실장면, 제1 연장부, 제2 연장부는 상기 제2 외부 전극의 실장면, 제3 연장부, 제4 연장부와 대향하는 방향으로 배치되는 것을 특징으로 하는 커패시터.
7. 제5항에 있어서, 상기 제1 내부 전극의 제1 연장부는 상기 제1 외부 전극의 실장면에 전기적으로 연결되고, 상기 제2 내부 전극의 제2 연장부는 상기 제2 외부 전극의 실장면에 전기적으로 연결되는 것을 특징으로 하는 커패시터.
8. 제5항에 있어서, 상기 제1 및 제2 내부 전극은 상기 제1 외부 전극의 실장면과 상기 제2 외부 전극의 실장면을 따라 배열되며, 상기 제1 외부 전극의 실장면의 길이 방향과 상기 제2 외부 전극의 실장면의 길이 방향은 서로 동일한 방향인 것을 특징으로 하는 커패시터.
9. 제5항에 있어서, 상기 제1 및 제2 외부 전극들 및 내부 전극들의 높이는 상기 제1 및 제2 외부 전극들 및 내부 전극들의 폭 또는 두께보다 높은 것을 특징으로 하는 커패시터.
10. 제5항에 있어서, 상기 제1 및 제2 외부 전극 및 상기 제1 및 제2 내부 전극의 높이는,
    상기 기판에 실장된 다수의 부품 중에서 최대 높이를 갖는 부품의 높이와 동일하거나 유사한 것을 특징으로 하는 커패시터.
11. 제5항에 있어서, 상기 제1 및 제2 내부 전극은 상기 제1 및 제2 외부 전극과 이격되도록 배치되는 것을 특징으로 하는 커패시터.
12. 제5항에 있어서, 상기 제1 내부 전극의 일측면은 상기 제1 외부 전극의 내면에 접촉되고, 상기 제1 내부 전극의 타측면은 상기 제2 외부 전극과 이격되도록 배치되고;
    상기 제2 내부 전극의 일측면은 상기 제2 외부 전극의 내면에 접촉되고, 상기 제2 내부 전극의 타측면은 상기 제1 외부 전극과 이격되도록 배치되는 것을 특징으로 하는 커패시터.
13. 제 5항에 있어서, 상기 1 및 제2 내부 전극의 높이는 상기 1 및 제2 내부 전극의 폭 또는 두께보다 높은 것을 특징으로 하는 커패시터.

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