JP2018061058A - 積層チップ電子部品、その実装基板及び包装体 - Google Patents

積層チップ電子部品、その実装基板及び包装体 Download PDF

Info

Publication number
JP2018061058A
JP2018061058A JP2017237547A JP2017237547A JP2018061058A JP 2018061058 A JP2018061058 A JP 2018061058A JP 2017237547 A JP2017237547 A JP 2017237547A JP 2017237547 A JP2017237547 A JP 2017237547A JP 2018061058 A JP2018061058 A JP 2018061058A
Authority
JP
Japan
Prior art keywords
cover layer
multilayer ceramic
ceramic capacitor
thickness
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017237547A
Other languages
English (en)
Other versions
JP6593424B2 (ja
Inventor
イ・スン・チョル
Sun Cheol Lee
キム・ウ・スプ
Woo Sup Kim
キム・ドン・グン
Dong-Gun Kim
キム・キョン・ジュン
Kyeong Jun Kim
イ・キュ・ホ
Kyu Ho Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2018061058A publication Critical patent/JP2018061058A/ja
Application granted granted Critical
Publication of JP6593424B2 publication Critical patent/JP6593424B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/24—Distinguishing marks, e.g. colour coding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/008—Thermistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/50—Piezoelectric or electrostrictive devices having a stacked or multilayer structure
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

【課題】積層チップ電子部品、その実装基板及び包装体に関する。
【解決手段】本発明の電子部品は、内部電極及び誘電体層を含むセラミック本体と、前記セラミック本体の長さ方向の両端部を覆うように形成される外部電極と、前記誘電体層を挟んで前記内部電極が対向して配置され、容量が形成される活性層と、前記活性層の厚さ方向の上部または下部に形成され、厚さ方向の下部が厚さ方向の上部より大きい厚さを有する上部及び下部カバー層と、を含み、前記下部カバー層は前記上部カバー層と区別される色を有する識別層を含み、前記識別層の厚さは３０μｍ以上前記下部カバー層の厚さ以下であり、前記下部カバー層は印刷回路基板の上面と隣接する。
【選択図】図６

Description

本発明は、電圧が印加される際に積層チップ電子部品によって発生するアコースティックノイズを低減することができる積層チップ電子部品、その実装基板及び包装体に関する。
積層チップ電子部品の一つである積層キャパシタは、多数の誘電体層の間に内部電極が形成される。
誘電体層を挟んで重なる内部電極が形成された積層キャパシタに直流電圧及び交流電圧を印加する場合、内部電極の間で圧電現象が起こり、振動が発生する。
上記振動は、誘電体層の誘電率が高いほど、同一の静電容量を基準としてチップの形状が相対的に大きい場合に顕著になる傾向がある。上記振動は、上記積層キャパシタの外部電極から上記積層キャパシタが実装された印刷回路基板に伝達される。この際、上記印刷回路基板が振動して騒音が発生する。
即ち、上記印刷回路基板の振動により発生する騒音が可聴周波数（２０〜２００００Ｈｚ）領域に含まれると、その振動音が人に不快感を与える。このような音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と言う。
本特許の発明者は、上記アコースティックノイズを低減するために、積層キャパシタ内の内部電極を印刷回路基板に実装する方向に関する研究を行ったことがある。その結果、内部電極が上記印刷回路基板に対して水平な方向性を有するように上記積層キャパシタを印刷回路基板に実装すると、内部電極が上記印刷回路基板に対して垂直な方向性を有するように実装する場合より、アコースティックノイズが低減することを確認できた。
しかし、内部電極が印刷回路基板に対して水平な方向性を有するように上記積層キャパシタを印刷回路基板に実装してアコースティックノイズを測定しても、騷音レベルが一定レベル以上になるため、アコースティックノイズをさらに低減することができる研究が必要であった。
また、積層キャパシタの外部色は濃い褐色を帯びるが、外部で区分することが困難であり、上記内部電極が印刷回路基板に対して水平な方向性を有するように実装するための研究も必要である。
下記先行技術文献の特許文献１には、内部電極が印刷回路基板に対して水平な方向性を有するように実装されているが、高周波ノイズを減らすために信号線路間のピッチを狭くした技術的特徴が開示されている。また、特許文献２及び特許文献３には、積層キャパシタの上部カバー層と下部カバー層の厚さが異なることが記載されているが、アコースティックノイズの改善または低減という課題を解決するための方案は提案されていない。さらに、アコースティックノイズを低減するために、本特許の請求項及び本発明の実施例が提案する活性層の中心部が積層チップキャパシタの中心部から外れる程度の範囲や上部カバー層と下部カバー層との間の比率、セラミック本体の厚さに対する下部カバー層が占める比率、活性層の厚さに対して下部カバー層が占める比率等を開示または予想していない。
また、特許文献４及び５は、積層チップキャパシタの上部と下部を区分するために、積層チップキャパシタの上部面にマークを形成する技術が開示されているが、本特許の請求項及び本発明の実施例が提案する半透明の識別層がセラミック本体内のカバー層に形成される内容などを開示又は予想していない。
日本特許公開公報第１９９４‐２６８４６４号 日本特許公開公報第１９９４‐２１５９７８号 日本特許公開公報第１９９６‐１３０１６０号 日本特許公開公報第２００６−２０３１６５号 日本特許公開公報第１９９６−３３０１７４号
本発明の目的は、積層チップキャパシタの上部カバー層より下部カバー層の厚さを大きくし、活性層の中心部がセラミック本体の中心部を外れる範囲を設定した積層チップキャパシタを提供することにある。
また、本発明の目的は、厚さがより大きい下部カバー層に半透明の識別層が形成され、上部カバー層と下部カバー層を識別することができる積層キャパシタを提供することにある。
また、本発明の他の目的は、内部電極が印刷回路基板に水平となるように、また上記下部カバー層が印刷回路基板と隣接するように、積層チップキャパシタを印刷回路基板に実装して、アコースティックノイズが低減された積層チップ電子部品の実装基板を提供することにある。
また、本発明のさらに他の目的は、包装シートの収納部の底面を基準として内部電極が水平に配置されて整列される積層チップ電子部品の包装体を提供することにある。
本発明の第１実施例による積層チップ電子部品は、内部電極及び誘電体層を含むセラミック本体と、上記セラミック本体の長さ方向の両端部を覆うように形成される外部電極と、上記誘電体層を挟んで上記内部電極が対向して配置され、容量が形成される活性層と、上記活性層の厚さ方向の上部または下部に形成され、厚さ方向の下部が厚さ方向の上部より大きい厚さを有する上部及び下部カバー層と、を含み、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したときに、上記上部カバー層の厚さＤはＤ≧４μｍの範囲を満たし、上記活性層の中心部が上記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たし、上記下部カバー層は上記上部カバー層と区別される色を有する識別層を含み、上記識別層の厚さは３０μｍ以上上記下部カバー層の厚さ以下であることができる。
上記上部カバー層の厚さＤと下部カバー層の厚さＢとの比率Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
上記セラミック本体の厚さの１／２であるＡに対する上記下部カバー層の厚さＢの比率Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
上記下部カバー層の厚さＢに対する上記活性層の厚さの１／２であるＣの比率Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
上記識別層は白色であることができる。
上記識別層の色は上記上部カバー層の色より明るいことができる。
上記識別層は主成分としてＡＢＯ３で表される化合物を含み、ＡはＢａまたはＢａとＣａ、Ｚｒ及びＳｒのうち少なくとも一つを含み、ＢはＴｉまたはＴｉとＺｒ及びＨｆのうち少なくとも一つを含み、上記主成分１００モルに対し、０．１〜３０モルのＳｉ及びＡｌを副成分として含むことができる。
上記主成分１００モルに対し、１．０〜１．５モルのＳｉ及び０．２〜０．８モルのＡｌを副成分として含むことができる。
上記主成分１００モルに対し、０〜２モルのＭｇ及び０〜０．０９モルのＭｎを含むことができる。
上記主成分１００モルに対し、Ｍｇ及びＭｎの含量はそれぞれ０．００１モル未満であることができる。
上記識別層は上記主成分１００モルに対し、１モル以下のＣａ及びＺｒから選択された一つの添加剤を含むことができる。
他の側面において、積層チップ電子部品の実装基板は、上記第１実施例の積層チップ電子部品と、上記外部電極と半田によって連結される電極パッドと、上記電極パッドが形成されており、上記内部電極が水平となるように、また上記下部カバー層が上記上部カバー層より厚さ方向下側に配置されるように、上記積層電子部品が上記電極パッドに実装される印刷回路基板と、を含むことができる。
電圧が印加されて上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の長さ方向の両端部に形成される変曲点が上記半田の高さ以下に形成されることができる。
さらに他の側面において、積層チップ電子部品の包装体は、上記第１実施例の積層チップ電子部品と、上記積層チップ電子部品が収納される収納部が形成された包装シートと、を含み、上記収納部内に収納される上記積層チップ電子部品の上記内部電極の全ては、上記収納部の底面と水平に配置され、上記収納部内に収納される上記積層チップ電子部品の上記下部カバー層の全ては、収納部の底面に向かうことができる。
上記積層チップ電子部品が収納された包装シートはリール状に巻線されて形成されることができる。
本発明の第２実施例による積層チップ電子部品は、六面体形状のセラミック本体の長さ方向の両端部に形成される外部電極と、上記セラミック本体内に形成され、容量を形成するように誘電体層を挟んで対向して配置される多数の内部電極からなる活性層と、上記活性層の最上側の内部電極の上部に形成される上部カバー層と、上記活性層の最下側の内部電極の下部に形成され、上記上部カバー層の厚さより大きい厚さを有する下部カバー層と、を含み、上記下部カバー層は上記上部カバー層と区別される色を有する識別層を含み、上記識別層の厚さは３０μｍ以上上記下部カバー層の厚さ以下であることができる。
電圧が印加されて上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の厚さ方向の中心部より下側の上記セラミック本体の長さ方向の両端部に変曲点が形成され、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣと規定したときに、上記活性層の中心部が上記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。
上記上部カバー層の厚さをＤと規定したときに、上記上部カバー層の厚さＤと下部カバー層の厚さＢとの比率Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
上記セラミック本体の厚さの１／２であるＡに対する上記下部カバー層の厚さＢの比率Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
上記下部カバー層の厚さＢに対する上記活性層の１／２であるＣの比率Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
上記識別層は白色であることができる。
上記識別層の色は上記上部カバー層の色より明るいことができる。
上記識別層は主成分としてＡＢＯ３で表される化合物を含み、ＡはＢａまたはＢａとＣａ、Ｚｒ及びＳｒのうち少なくとも一つを含み、ＢはＴｉまたはＴｉとＺｒ及びＨｆのうち少なくとも一つを含み、上記主成分１００モルに対し、０．１〜３０モルのＳｉ及びＡｌを副成分として含むことができる。
上記主成分１００モルに対し、１．０〜１．５モルのＳｉ及び０．２〜０．８モルのＡｌを副成分として含むことができる。
上記主成分１００モルに対し、０〜２モルのＭｇ及び０〜０．０９モルのＭｎを含むことができる。
上記主成分１００モルに対し、Ｍｇ及びＭｎの含量はそれぞれ０．００１モル未満であることができる。
上記識別層は上記主成分１００モルに対し、１モル以下のＣａ及びＺｒから選択された少なくとも一つ及び０．２モル以下のＫ、Ｂ及びＬｉから選択された少なくとも一つの添加剤を含むことができる。
他の側面において、積層チップ電子部品の実装基板は、上記第２実施例の積層チップ電子部品と、上記外部電極と半田によって連結される電極パッドと、上記電極パッドが形成されており、上記内部電極が水平となるように、また上記下部カバー層が上記上部カバー層より厚さ方向下側に配置されるように、上記積層電子部品が上記電極パッドに実装される印刷回路基板と、を含むことができる。
電圧が印加されて上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の長さ方向の両端部に形成される変曲点が上記半田の高さ以下に形成されることができる。
さらに他の側面において、積層チップ電子部品の包装体は、上記第２実施例の積層チップ電子部品と、上記積層チップ電子部品が収納される収納部が形成された包装シートと、を含み、上記収納部内に収納される上記積層チップ電子部品の上記内部電極の全ては、上記収納部の底面と水平に配置され、上記収納部内に収納される上記積層チップ電子部品の上記下部カバー層の全ては、収納部の底面に向かうことができる。
上記積層チップ電子部品が収納された包装シートはリール状に巻線されて形成されることができる。
本発明の一実施例による積層チップキャパシタ及びその実装基板によると、アコースティックノイズを著しく低減させることができる。
本発明の一実施例による積層チップキャパシタを一部切開して図示した概略切開斜視図である。 図１の積層チップキャパシタを長さ方向及び厚さ方向に切断して図示した断面図である。 図１の積層チップキャパシタの寸法関係を説明するための長さ方向及び厚さ方向の概略断面図である。 図１の積層チップキャパシタが印刷回路基板に実装された状態を概略的に図示した概略斜視図である。 図４の積層チップキャパシタが印刷回路基板に実装された状態を図示した概略平面図である。 図４の積層チップキャパシタが印刷回路基板に実装された状態を長さ方向及び厚さ方向に切断して図示した断面図である。 図４の積層チップキャパシタが印刷回路基板に実装された状態で、電圧が印加されて積層チップキャパシタが変形される様子を概略的に図示した断面図である。 従来の積層チップキャパシタの内部電極が印刷回路基板に垂直に実装された場合と水平に実装された場合において、電極パッドのサイズに応じたアコースティックノイズの変化を示したグラフである。 本発明の実施例による内部電極が印刷回路基板に水平である状態で、下部カバー層が印刷回路基板と隣接するように積層チップキャパシタを印刷回路基板に実装した場合において、電極パッドのサイズに応じたアコースティックノイズの変化を従来技術と対比して示したグラフである。 本発明の一実施例による積層チップキャパシタが包装体に実装される様子を図示した概略斜視図である。 図９の包装体をリール状に巻取したことを図示した概略断面図である。
以下、図面を参照して本発明の具体的な実施例を詳細に説明する。但し、本発明の思想は提示される実施例に制限されず、本発明の思想を理解する当業者は同一の思想の範囲内で他の構成要素の追加、変更、削除等によって、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施例を容易に提案することができ、これも本発明の思想の範囲内に含まれる。
本発明の一実施例による積層チップ電子部品は、誘電体層を用いて、上記誘電体層を挟んで内部電極が互いに対向する構造を有する積層セラミックキャパシタ、積層バリスタ、サーミスタ、圧電素子、多層基板などにも適切に用いられることができる。
また、各実施例の図面に示す同一の思想の範囲内における機能が同一の構成要素は、同一の参照符号を用いて説明する。
積層チップキャパシタ
図１は本発明の一実施例による積層チップキャパシタを一部切開して図示した概略切開斜視図であり、図２は図１の積層チップキャパシタを長さ方向及び厚さ方向に切断して図示した断面図であり、図３は図１の積層チップキャパシタの寸法関係を説明するための長さ方向及び厚さ方向の概略断面図である。
図１から図３を参照すると、積層チップキャパシタ１０は、セラミック本体１２と、外部電極４０と、活性層６０と、上部及び下部カバー層５３、５５と、を含むことができる。
上記セラミック本体１２は、セラミックグリーンシート上に内部電極２０を形成するために導電性ペーストを塗布し、上記内部電極２０が形成されたセラミックグリーンシートを積層した後、焼成することにより製造することができる。上記セラミック本体１２は、多数の誘電体層５２、５４と内部電極２２、２４とを繰り返して積層して形成することができる。
上記セラミック本体１２は六面体形状からなることができる。チップ焼成時のセラミック粉末の焼成収縮により、セラミック本体１２は完全な直線を有する六面体形状ではないが、実質的に六面体形状を有することができる。
本発明の実施例を明確に説明するために六面体の方向を定義すると、図１に表示されたＬ、Ｗ及びＴはそれぞれ、長さ方向、幅方向、厚さ方向を示す。ここで、厚さ方向は誘電体層が積層された積層方向と同一の概念で用いられることができる。
図１の実施例は、長さ方向が幅方向または厚さ方向より大きい直方体状を有する積層チップキャパシタ１０である。
上記誘電体層５０をなす材料としては、高容量化のために高誘電率を有するセラミック粉末を用いることができる。上記セラミック粉末としては、例えば、チタン酸バリウム（ＢａＴｉＯ３）系粉末またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末などを用いることができ、これに制限されるものではない。
上記第１及び第２外部電極４２、４４は、金属粉末を含む導電性ペーストで形成されることができる。上記導電性ペーストに含まれる金属粉末としては、Ｃｕ、Ｎｉ、またはこれらの合金を用いることができ、特にこれらに制限されるものではない。
上記内部電極２０は第１内部電極２２及び第２内部電極２４を含むことができ、上記第１及び第２内部電極２２、２４はそれぞれ、第１及び第２外部電極４２、４４を介して電気的に連結されることができる。
ここで、上記第１内部電極２２及び第２内部電極２４は、誘電体層５４（図１参照）を挟んで対向して重なる第１及び第２電極パターン部２２２、２４２と、それぞれの第１及び第２外部電極４２、４４に引き出される第１及び第２リード部２２４、２４４と、を含むことができる。
上記第１及び第２電極パターン部２２２、２４２は、厚さ方向に連続して積層され、セラミック本体１２内で静電容量を形成する活性層６０を構成することができる。
積層チップキャパシタの長さ方向及び厚さ方向の断面において、上記活性層６０を除いた部分をマージン部と定義することができる。上記マージン部のうち厚さ方向に上記活性層６０の上部マージン部及び下部マージン部を特に、上部カバー層５３及び下部カバー層５５と定義することができる。
上記上部カバー層５３及び下部カバー層５５は、上記第１内部電極２２と第２内部電極２４との間に形成される誘電体層５２、５４と同様に、セラミックグリーンシートを焼結して形成することができる。
上記上部カバー層５３及び下部カバー層５５を含む複数の誘電体層５０は焼結された状態であり、隣接する誘電体層５０の間の境界は走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認することが困難であるほど一体化されることができる。
本実施例において、上記下部カバー層５５は上記上部カバー層５３より大きい厚さを有することができる。即ち、上記下部カバー層５５は、上記上部カバー層５３よりセラミックグリーンシートの積層数を増やすことにより、上記上部カバー層５３より大きい厚さを有することができる。
上記下部カバー層５５は、上記セラミック本体１２内において、上記上部カバー層と区別される色を有する識別層３０を含むことができる。
上記識別層３０は焼成後の厚さが３０μｍ以上、上記下部カバー層の厚さ以下であることができる。上記識別層３０は、例えば、４μｍ以下のセラミックグリーンシートが少なくとも８枚以上積層されて形成されることができる。
上記識別層３０は主成分としてＡＢＯ３で表される化合物を含むことができる。ここで、ＡはＢａまたはＢａとＣａ、Ｚｒ及びＳｒのうち少なくとも一つを含むことができる。付け加えると、ＡはＢａであるか、ＢａにＣａ、Ｚｒ及びＳｒのうち少なくとも一つを含むことができる。また、ＢはＴｉまたはＴｉとＺｒ及びＨｆのうち少なくとも一つを含むことができる。即ち、ＢはＴｉであるか、ＴｉとＺｒ、ＴｉとＨｆ、Ｔｉ、Ｚｒ及びＨｒであることができる。
ここで、上記主成分１００モルに対し、０．１〜３０モルのＳｉ及びＡｌを副成分として含むことができる。
より詳細には、Ｂａ、Ｓｉ及びＡｌを含む副成分のうちＳｉの含量は上記主成分１００モルに対し、１．０〜１．５モル、Ａｌの含量は上記主成分１００モルに対し、０．２〜０．８モルであることができる。また、本発明の他の一実施例によるアコースティックノイズ低減効果のある低誘電率製品の場合は、上記Ｂａ、Ｓｉ及びＡｌを含む副成分のうちＳｉ及びＡｌの含量が主成分１００モルに対し、３０モルまで含むこともできる。
また、本発明の一実施例によると、上記識別層３０は上記主成分１００モルに対し、０〜２モルのＭｇ及び０〜０．０９モルのＭｎを含むことができる。
ここで、ＭｇとＭｎのような添加剤は、収縮率が他の誘電体層５０と類似するようにして、他の誘電体層５０との成分の差異によるクラックやデラミネーションの発生を減らすことができる。
ＢａＴｉＯ３の母材粉末にＳｉ及びＡｌを含む副成分を含み、添加剤としてＭｇまたはＭｎを微量添加して製造したセラミックグリーンシートを１１５０℃で焼成する場合、焼成されたセラミックグリーンシートは白色系の色を有することができる。
特に、白色系の色がより目立つようにＭｇとＭｎの量を減らすことができ、上記識別層３０は上記主成分１００モルに対し、Ｍｇ及びＭｎの含量はそれぞれ０．００１モル未満含まれることができる。
本発明の実施例のような副成分と添加剤の組成を有さない一般的なセラミックグリーンシートは、焼成後濃い褐色系の色を有する。上記白色系の識別層３０は、焼成後濃い褐色系の色の活性層６０や上部カバー層５３と色の差異により区分されることができる。即ち、上記識別層３０の色は上記活性層６０や上部カバー層５３の色より明るいことができる。
このような色の差異は、下部カバー層５５が印刷回路基板の上面と隣接するように実装されるようにし、アコースティックノイズを減らす重要な役割をする。
また、上記識別層３０は上記主成分１００モルに対し、１モル以下のＣａ及びＺｒから少なくとも一つと、０．２モル以下のＫ、Ｂ及びＬｉから選択された少なくとも一つの添加剤を含むことができる。ここで、該添加剤は無色の添加剤で、ガラスの形成に寄与することができる。
下記表１には下部カバー層に識別層を形成し、上記識別層の厚さを調節しながら、下部カバー層５５を印刷回路基板の上面と隣接するように実装する実験例を示した。
Figure 2018061058
識別層３０の厚さに従って、印刷回路基板に下部カバー層５５が隣接するように実装されない場合を不良と判定した。表１を参照すると、識別層３０の厚さは少なくとも３０μｍ以上でなければ、外部で確実に認識できない。
図３を参照すると、本実施例の積層チップキャパシタをより明確に規定することができる。
まず、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定することができる。
上記セラミック本体１２の全体厚さは、外部電極４０が上記セラミック本体の上面ＳＴと下面ＳＢに塗布されて形成される部分だけの厚さを含まない。本実施例では、セラミック本体１２の上面ＳＴと下面ＳＢの１／２をＡと規定する。
上記下部カバー層５５の厚さＢは、活性層６０の厚さ方向の最下側に形成される内部電極の下面からセラミック本体１２の下面ＳＢまでの距離を規定するものである。また、上記上部カバー層５３の厚さＤは、活性層６０の厚さ方向の最上側に形成される内部電極の上面からセラミック本体１２の上面ＳＴまでの距離を規定するものである。
ここで、上記活性層６０の全体厚さは、活性層６０の最上側に形成される内部電極の上面から活性層６０の最下側に形成される内部電極の下面までの距離を意味する。Ｃは、上記活性層６０の１／２を規定するものである。
本実施例によると、上記上部カバー層５３の厚さＤは、Ｄ≧４μｍの範囲を満たすことができる。Ｄが４μｍより小さい場合には、内部電極がセラミック本体１２の上面ＳＴに露出される不良が発生する恐れがある。
また、本実施例によると、上記活性層６０の中心部が上記セラミック本体１２の中心部から外れる比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。
ここで、上記活性層６０の中心部は、上記活性層６０の最上側に形成される内部電極の上面から活性層６０の最下側に形成される内部電極の下面までの距離の中間地点である活性層センターラインＣＬＡから上部及び下部に１μｍの範囲内であると規定することができる。
また、上記セラミック本体１２の中心部は、セラミック本体１２の上面ＳＴと下面ＳＢとの間の中間地点であるセラミック本体のセンターラインＣＬｃから上部及び下部に１μｍの範囲内であると規定することができる。
積層チップキャパシタ１０の両端部に形成される第１及び第２外部電極４２、４４に異なる極性の電圧が印加されると、誘電体層５０の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１２は厚さ方向に膨脹及び収縮するようになり、第１及び第２外部電極４２、４４の長さ方向の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１２の厚さ方向の膨脹及び収縮とは反対に収縮及び膨脹するようになる。
ここで、上記活性層６０の中心部は、第１及び第２外部電極４２、４４の長さ方向の両端部で最大に膨脹及び収縮される部分であり、アコースティックノイズが発生する原因となる。
本実施例では、アコースティックノイズを低減するために、上記活性層６０の中心部がセラミック本体１２の中心部から外れる比率を規定した。
一方、本実施例では、電圧が印加されて上記活性層６０の中心部で発生する変形率と上記下部カバー層５５で発生する変形率との差により、上記セラミック本体１２の厚さ方向の中心部より下側の上記セラミック本体１２の長さ方向の両端部に変曲点が形成されることができる。
アコースティックノイズを低減するために、本実施例によると、上記上部カバー層５３の厚さＤと下部カバー層５５の厚さＢの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
また、上記セラミック本体１２の厚さの１／２であるＡに対する上記下部カバー層５５の厚さＢの比率Ｂ／Ａは、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
また、上記下部カバー層５５の厚さＢに対する上記活性層６０の厚さの１／２であるＣの比率Ｃ／Ｂは、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
一方、本発明によると、上部カバー層５３より大きい厚さの下部カバー層５５を印刷回路基板の上面と隣接するように実装するために、上記下部カバー層５５の白色の識別層３０が印刷回路基板の上面に向かうようにすることができる。
積層チップキャパシタの実装基板
図４は図１の積層チップキャパシタが印刷回路基板に実装された状態を概略的に図示した概略斜視図であり、図５は図４の積層チップキャパシタが印刷回路基板に実装された状態を図示した概略平面図であり、図６は図４の積層チップキャパシタが印刷回路基板に実装された状態を長さ方向及び厚さ方向に切断して図示した断面図である。
本実施例による積層チップキャパシタの実装基板１００は、積層チップ電子部品１０と、電極パッド１２２、１２４と、印刷回路基板１２０と、を含むことができる。
上記積層チップ電子部品１０は、上記で既に説明した積層チップキャパシタであることができ、内部電極２２、２４が上記印刷回路基板１２０に水平となるように積層チップキャパシタ１０が印刷回路基板１２０に実装されることができる。
また、上記積層チップキャパシタ１０のセラミック本体１２内の上部カバー層５３より大きい厚さの下部カバー層５５が上記上部カバー層５３より厚さ方向下側に配置されるように、上記積層チップキャパシタ１０が上記印刷回路基板１２０上に実装されることができる。
上記積層チップキャパシタ１０が印刷回路基板１２０に実装され、電圧が印加されると、アコースティックノイズが発生する。この際、電極パッド１２２、１２４のサイズにより、上記積層チップキャパシタ１０の第１及び第２外部電極４２、４４と上記電極パッド１２２、１２４とを連結する半田の量が決まり、アコースティックノイズを低減することもできる。
図７は図４の積層チップキャパシタが印刷回路基板に実装された状態で、電圧が印加されて積層チップキャパシタが変形される様子を概略的に図示した断面図である。
図７を参照すると、上記積層チップキャパシタ１０が印刷回路基板１２０に実装され、積層チップキャパシタ１０の両端部に形成される第１及び第２外部電極４２、４４に異なる極性の電圧が印加されると、誘電体層５０の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１２は厚さ方向に膨脹及び収縮するようになり、第１及び第２外部電極４２、４４の長さ方向の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１２の厚さ方向の膨脹及び収縮とは反対に収縮及び膨脹するようになる。
一方、本実施例では、電圧が印加されて上記活性層６０の中心部で発生する変形率と上記下部カバー層５５で発生する変形率との差により、上記セラミック本体１２の厚さ方向の中心部より下側の上記セラミック本体１２の長さ方向の両端部に変曲点（ＰＩ、ｐｏｉｎｔ ｏｆ ｉｎｆｌｅｃｔｉｏｎ）が形成されることができる。
また、上記変曲点ＰＩは、セラミック本体１２の外部面の位相が変化される地点であり、電極パッド１２２、１２４で上記積層チップキャパシタ１０の外部電極４２、４４に形成される半田１４２、１４４の高さ以下に形成されることができる。
ここで、上記活性層６０の中心部は、電圧の印加によって、第１及び第２外部電極４２、４４の長さ方向の両端部で最大に膨脹及び収縮される部分になる。
図７は積層チップキャパシタ１０の長さ方向の両端部が最大に膨脹された部分を示しており、積層チップキャパシタ１０の長さ方向の両端部が最大に膨脹されると、半田１４２、１４４の上部には膨脹によって外部に押し出される力（(1)）が生じ、半田１４２、１４４の下部には膨脹によって外部に押し出される力によって外部電極の方に押す、収縮される力（(2)）が生じる。
これにより、変曲点ＰＩが半田の高さ以下に形成されることができる。
図５を参照すると、第１電極パッド１２２と第２電極パッド１２４の長さ方向の両端部の間の距離をＬ１、積層チップキャパシタ１０の第１外部電極４２と第２外部電極４４の長さ方向の外部面の間の距離をＬ２と規定している。また、第１電極パッド１２２と第２電極パッド１２４の幅方向の両端部の間の距離をＷ１、積層チップキャパシタ１０の第１外部電極４２と第２外部電極４４の幅方向の外部面の間の距離をＷ２と規定している。
図８ａは、従来の積層チップキャパシタの内部電極が印刷回路基板に垂直に実装された場合と水平に実装された場合において、電極パッドのサイズに応じたアコースティックノイズの変化を図示したグラフである。
図８ａを参照すると、電極パッドのサイズ、即ち、Ｌ１／Ｌ２が１．３４及び１．１７以下に小さくなる時、積層チップキャパシタの内部電極が印刷回路基板に水平に実装された場合にアコースティックノイズが低減されることが分かる。
しかし、積層チップキャパシタの内部電極が印刷回路基板に垂直に実装された場合には、アコースティックノイズの低減が大きくないことが分かる。
即ち、電極パッドのサイズは、積層チップキャパシタの内部電極が印刷回路基板に水平に実装されるかまたは垂直に実装されるかによって、アコースティックノイズの低減において異なる傾向性を示す。
図８ｂは、本発明の実施例による内部電極が印刷回路基板に水平である状態で、下部カバー層が印刷回路基板と隣接するように積層チップキャパシタを印刷回路基板に実装した場合において、電極パッドのサイズに応じたアコースティックノイズの変化を、従来技術と対比して図示したグラフである。
図８ｂを参照すると、積層チップキャパシタの内部電極が印刷回路基板に水平に実装される場合にも、下部カバーまたは上部カバーの厚さによってアコースティックノイズのサイズが異なることが分かる。従って、アコースティックノイズをさらに減少するためには、さらに他のパラメータを要することが分かる。
本発明の実施例によると、活性層の中心部が積層チップキャパシタの中心部から外れる程度の範囲や上部カバー層と下部カバー層との間の比率、セラミック本体の厚さに対する下部カバー層が占める比率、活性層の厚さに対して下部カバー層が占める比率を調節してアコースティックノイズをさらに低減させることができる。
本発明の一実施例によると、活性層６０の中心部が上記セラミック本体１２の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすと、電極パッドが小さいため、半田の量が少ない場合にもアコースティックノイズが十分に低減され、電極パッドが大きい場合には、却ってアコースティックノイズがさらに低減することが分かる。
即ち、活性層６０の中心部が上記セラミック本体１２の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．０６≦（Ｂ＋Ｃ）／Ａ≦１．８の範囲を満たすと、電極パッドのサイズに関らず、アコースティックノイズが著しく低減される。ここで、Ａは上記セラミック本体の全体厚さの１／２、Ｂは上記下部カバー層の厚さ、Ｃは上記活性層の全体厚さの１／２、Ｄは上記上部カバー層の厚さをそれぞれ示す。
活性層６０の中心部が上記セラミック本体１２の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすと、積層チップキャパシタの最大変位は活性層６０の中心で、セラミック本体１２の中心部の上部となるため、半田によって印刷回路基板１２０に伝達される変位量が減ることにより、アコースティックノイズが低減すると解釈することができる。
積層チップキャパシタの包装体
図９は本発明の一実施例による積層チップキャパシタが包装体に実装される様子を図示した概略斜視図であり、図１０は図９の包装体をリール状に巻取したことを図示した概略断面図である。
図９を参照すると、本実施例による積層チップキャパシタの包装体２００は、積層チップキャパシタ１０が収納される収納部２２４が形成された包装シート２２０を含むことができる。
上記包装シート２２０の収納部２２４は電子部品１０と対応する形状を有しており、上記収納部２２４の底面２２５を基準として内部電極が水平に配置されることができる。
上記積層チップキャパシタ１０は、電子部品整列装置１５０により内部電極が水平に整列された状態を維持し、移送装置１７０により包装シート２２０に移動される。従って、包装シート２２０の収納部２２４の底面２２５を基準として内部電極が水平に配置されることができる。このような方法により、包装シート２２０内の多数の積層チップキャパシタ１０が上記包装シート２２０内で同一の方向性を有するように配置されることができる。
上記収納部２２４内に収納される上記積層チップキャパシタ１０それぞれは、上記下部カバー層５５が上記収納部２２４の底面に向かうように配置されることができる。ここで、上記下部カバー層５５内の識別層３０があると、上記セラミック本体１２の上部及び下部を容易に区分することができる。このとき、上記収納部２２４内に収納される上記積層チップ電子部品の全ての上記下部カバー層５５を上記収納部２２４の底面に向かうようにすることができる。このように、収納部２２４に収納されると、後に上記下部カバー層５５が印刷回路基板に向かうように実装するのに有利である。
上記積層チップキャパシタの包装体２００は、上記収納部２２４の底面を基準として上記内部電極が水平に配置された電子部品１０が収納された上記包装シート２２０を覆う包装膜２４０をさらに含むことができる。
図１０はリール状に巻取された形状の積層チップキャパシタの包装体２００であり、連続的に巻取されて形成されることができる。
実験例
本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。
チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して、１．８μｍの厚さに製造された複数個のセラミックグリーンシートを準備する。
次に、上記セラミックグリーンシート上に、スクリーンを利用してニッケル内部電極用の導電性ペーストを塗布することにより、内部電極を形成する。
上記セラミックグリーンシートを約３７０層に積層する。この際、内部電極が形成されていないセラミックグリーンシートを、内部電極が形成されたセラミックグリーンシートの下部に、上部より多く積層する。この積層体を８５℃で１０００ｋｇｆ／ｃｍ２圧力条件で等方圧縮（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）成形した。圧着が完了したセラミック積層体を個別チップの形態に切断し、切断されたチップは大気雰囲気で２３０℃、６０時間維持して脱バインダを行った。
その後、１２００℃で内部電極が酸化されないように、Ｎｉ／ＮｉＯ平衡酸素分圧より低い１０‐１１ａｔｍ〜１０‐１０ａｔｍの酸素分圧下の還元雰囲気で焼成した。焼成後の積層チップキャパシタのチップサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。ここで、製作公差を長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ内の範囲に定め、これを満たすものに対してアコースティックノイズの測定を行った。
次に、外部電極、メッキなどの工程を経て、積層セラミックキャパシタに製作した。
Figure 2018061058
Figure 2018061058
表２のデータは、図３に示すように、積層チップキャパシタ１０のセラミック本体１２の幅方向（Ｗ）の中心部で長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮った写真を基準として、それぞれの寸法を測定したものである。
ここで、Ａ、Ｂ、Ｃ及びＤは、上記で説明したように、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定した。
アコースティックノイズを測定するために、アコースティックノイズ測定用基板当り１個の試料（積層チップキャパシタ）を上下方向に区分して印刷回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。そして、ＤＣパワーサプライ（Ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を用いて、測定治具に装着された試料の両端子にＤＣ電圧及び電圧変動を印加した。上記印刷回路基板の真上に設けられたマイクを用いて、アコースティックノイズを測定した。
表２において、試料１〜３は、下部カバー層の厚さＢ及び上部カバー層の厚さＤがほとんど類似したカバー対称構造を有する比較例であり、試料４〜１３は、上部カバー層の厚さＤが下部カバー層の厚さＢより厚い構造を有する比較例である。また、試料１４〜１５及び３５〜３７は、下部カバー層の厚さＢが上部カバー層の厚さＤより厚い構造を有する比較例である。試料１６〜３４は、本発明による実施例である。
本発明の実施例は、上記上部カバー層５３の厚さＤがＤ≧４μｍの範囲を満たすことができる。Ｄが４μｍより短いと、内部電極がセラミック本体１２の上面ＳＴに露出するという不良が発生する可能性がある。
（Ｂ＋Ｃ）／Ａの値がほとんど１に近いと、上記活性層の中心部が上記セラミック本体の中心部から大きく外れないことを意味する。下部カバー層の厚さＢ及び上部カバー層の厚さＤがほとんど類似したカバー対称構造を有する試料１〜３の（Ｂ＋Ｃ）／Ａの値はほとんど１である。
（Ｂ＋Ｃ）／Ａの値が１より大きいと、上記活性層の中心部が上記セラミック本体の中心部から上部方向に外れていることを意味し、（Ｂ＋Ｃ）／Ａの値が１より小さいと、上記活性層の中心部が上記セラミック本体の中心部から下部方向に外れていることを意味する。
まず、上記活性層の中心部が上記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす実施例である試料１６〜３４は、アコースティックノイズが２０ｄＢ未満に著しく低減されることが分かる。
上記活性層の中心部が上記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．０６３未満である試料１〜１５は、上記活性層の中心部が上記セラミック本体の中心部からほとんど外れていないか、上記活性層の中心部が上記セラミック本体の中心部から下部方向に外れている構造を有する。また、（Ｂ＋Ｃ）／Ａが１．０６３未満である試料１〜１５は、アコースティックノイズが２５ｄＢ〜３２．５ｄＢであることから、アコースティックノイズの低減効果がないことが分かる。
上記活性層の中心部が上記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．７４５を超過する試料３５〜３７の場合には、目標容量に対する静電容量が低くて容量不良が発生した。表２において、容量具現率（即ち、目標容量に対する静電容量の比率）が「ＮＧ」である場合とは、目標容量値を１００％とするとき、目標容量に対する静電容量の値が８０％未満であることを意味する。
また、上記上部カバー層の厚さＤと下部カバー層の厚さＢとの比率Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす実施例は、アコースティックノイズが著しく低減されることが分かる。
上記上部カバー層の厚さＤと下部カバー層の厚さＢとの比率Ｄ／Ｂが０．４２２以上である比較例は、アコースティックノイズの低減効果がないことを確認できる。上記上部カバー層の厚さＤと下部カバー層の厚さＢとの比率Ｄ／Ｂが０．０２１未満である場合には、上記上部カバー層の厚さＤに比べて下部カバー層の厚さＢが大きすぎてクラックまたはデラミネーションが発生する可能性があり、目標容量に対する静電容量が低くて容量不良が発生する恐れもある。
実施例において、上記セラミック本体の厚さＡに対する上記下部カバー層の厚Ｂの比率Ｂ／Ａと上記下部カバー層の厚さＢに対する活性層の厚さＣの比率Ｃ／Ｂそれぞれが０．３２９≦Ｂ／Ａ≦１．５２２及び０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす実施例である試料１９〜３４は、アコースティックノイズが１８ｄＢ未満とさらに著しく低減されることが分かる。
上記セラミック本体の厚さＡに対する上記下部カバー層の厚さＢの比率Ｂ／Ａが１．５２２を超過するか、上記下部カバー層の厚さＢに対する活性層の厚さＣの比率Ｃ／Ｂが０．１４６未満である試料３５〜３７の場合は、目標容量に対する静電容量が低くて容量不良が発生する。
１０ 積層チップキャパシタ
４２、４４ 第１及び第２外部電極
２０ 内部電極
５０ 誘電体層
５３ 上部カバー層
５５ 下部カバー層

Claims (31)

  1. 内部電極及び誘電体層を含むセラミック本体と、
    前記セラミック本体の長さ方向の両端部を覆うように形成される外部電極と、
    前記誘電体層を挟んで前記内部電極が対向して配置され、容量が形成される活性層と、
    前記活性層の厚さ方向の上部または下部に形成され、厚さ方向の下部が厚さ方向の上部より大きい厚さを有する上部及び下部カバー層と、を含み、
    前記下部カバー層は前記上部カバー層と区別される色を有する識別層を含み、前記識別層の厚さは３０μｍ以上前記下部カバー層の厚さ以下であり、前記下部カバー層は印刷回路基板の上面と隣接する、積層セラミックキャパシタ。
  2. 前記上部カバー層の厚さＤと下部カバー層の厚さＢとの比率Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
  3. 前記セラミック本体の厚さの１／２であるＡに対する前記下部カバー層の厚さＢの比率Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
  4. 前記下部カバー層の厚さＢに対する前記活性層の厚さの１／２であるＣの比率Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
  5. 前記識別層は白色である、請求項１に記載の積層セラミックキャパシタ。
  6. 前記識別層の色は前記上部カバー層の色より明るい、請求項１に記載の積層セラミックキャパシタ。
  7. 前記識別層は主成分としてＡＢＯ３で表される化合物を含み、ＡはＢａまたはＢａとＣａ、Ｚｒ及びＳｒのうち少なくとも一つを含み、ＢはＴｉまたはＴｉとＺｒ及びＨｆのうち少なくとも一つを含み、
    前記主成分１００モルに対し、０．１〜３０モルのＳｉ及びＡｌを副成分として含む、請求項１に記載の積層セラミックキャパシタ。
  8. 前記主成分１００モルに対し、１．０〜１．５モルのＳｉ及び０．２〜０．８モルのＡｌを副成分として含む、請求項７に記載の積層セラミックキャパシタ。
  9. 前記主成分１００モルに対し、０〜２モルのＭｇ及び０〜０．０９モルのＭｎを含む、請求項７に記載の積層セラミックキャパシタ。
  10. 前記主成分１００モルに対し、Ｍｇ及びＭｎの含量はそれぞれ０．００１モル未満である、請求項７に記載の積層セラミックキャパシタ。
  11. 前記識別層は前記主成分１００モルに対し、１モル以下のＣａ及びＺｒから選択された一つの添加剤を含む、請求項７に記載の積層セラミックキャパシタ。
  12. 請求項１に記載の積層セラミックキャパシタと、
    前記外部電極と半田によって連結される電極パッドと、
    前記電極パッドが形成されており、前記内部電極が水平となるように、また前記下部カバー層が前記上部カバー層より厚さ方向下側に配置されるように、前記積層セラミックキャパシタが前記電極パッドに実装される印刷回路基板と、を含む、積層セラミックキャパシタの実装基板。
  13. 電圧が印加されて前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の長さ方向の両端部に形成される変曲点が前記半田の高さ以下に形成される、請求項１２に記載の積層セラミックキャパシタ品の実装基板。
  14. 請求項１に記載の積層セラミックキャパシタと、
    前記積層セラミックキャパシタが収納される収納部が形成された包装シートと、を含み、
    前記収納部内に収納される前記積層セラミックキャパシタの前記内部電極の全ては、前記収納部の底面と水平に配置され、
    前記収納部内に収納される前記積層セラミックキャパシタの前記下部カバー層の全ては、収納部の底面に向かう、積層セラミックキャパシタの包装体。
  15. 前記積層セラミックキャパシタが収納された包装シートはリール状に巻線されて形成される、請求項１４に記載の積層セラミックキャパシタの包装体。
  16. 六面体形状のセラミック本体の長さ方向の両端部に形成される外部電極と、
    前記セラミック本体内に形成され、容量を形成するように誘電体層を挟んで対向して配置される多数の内部電極からなる活性層と、
    前記活性層の最上側の内部電極の上部に形成される上部カバー層と、
    前記活性層の最下側の内部電極の下部に形成され、前記上部カバー層の厚さより大きい厚さを有する下部カバー層と、を含み、
    前記下部カバー層は前記上部カバー層と区別される色を有する識別層を含み、前記識別層の厚さは３０μｍ以上前記下部カバー層の厚さ以下であり、前記下部カバー層は印刷回路基板の上面と隣接する、積層セラミックキャパシタ。
  17. 電圧が印加されて前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の厚さ方向の中心部より下側の前記セラミック本体の長さ方向の両端部に変曲点が形成される、請求項１６に記載の積層セラミックキャパシタ。
  18. 前記上部カバー層の厚さをＤと規定したときに、前記上部カバー層の厚さＤと下部カバー層の厚さＢとの比率Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす、請求項１６に記載の積層セラミックキャパシタ。
  19. 前記セラミック本体の厚さの１／２であるＡに対する前記下部カバー層の厚さＢの比率Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、請求項１６に記載の積層セラミックキャパシタ。
  20. 前記下部カバー層の厚さＢに対する前記活性層の１／２であるＣの比率Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす、請求項１６に記載の積層セラミックキャパシタ。
  21. 前記識別層は白色である、請求項１６に記載の積層セラミックキャパシタ。
  22. 前記識別層の色は前記上部カバー層の色より明るい、請求項１６に記載の積層セラミックキャパシタ。
  23. 前記識別層は主成分としてＡＢＯ３で表される化合物を含み、ＡはＢａまたはＢａとＣａ、Ｚｒ及びＳｒのうち少なくとも一つを含み、ＢはＴｉまたはＴｉとＺｒ及びＨｆのうち少なくとも一つを含み、
    前記主成分１００モルに対し、０．１〜３０モルのＳｉ及びＡｌを副成分として含む請求項１６に記載の積層セラミックキャパシタ。
  24. 前記主成分１００モルに対し、１．０〜１．５モルのＳｉ及び０．２〜０．８モルのＡｌを副成分として含む、請求項２３に記載の積層セラミックキャパシタ。
  25. 前記主成分１００モルに対し、０〜２モルのＭｇ及び０〜０．０９モルのＭｎを含む、請求項２３に記載の積層セラミックキャパシタ。
  26. 前記主成分１００モルに対し、Ｍｇ及びＭｎの含量はそれぞれ０．００１モル未満である、請求項２３に記載の積層セラミックキャパシタ。
  27. 前記識別層は前記主成分１００モルに対し、１モル以下のＣａ及びＺｒから選択された少なくとも一つ及び０．２モル以下のＫ、Ｂ及びＬｉから選択された少なくとも一つの添加剤を含む、請求項２３に記載の積層セラミックキャパシタ。
  28. 請求項１６に記載の積層セラミックキャパシタと、
    前記外部電極と半田によって連結される電極パッドと、
    前記電極パッドが形成されており、前記内部電極が水平となるように、また前記下部カバー層が前記上部カバー層より厚さ方向下側に配置されるように、前記積層電子部品が前記電極パッドに実装される印刷回路基板と、を含む、積層セラミックキャパシタの実装基板。
  29. 電圧が印加されて前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の長さ方向の両端部に形成される変曲点が前記半田の高さ以下に形成される、請求項２８に記載の積層セラミックキャパシタの実装基板。
  30. 請求項１６に記載の積層セラミックキャパシタと、
    前記積層セラミックキャパシタが収納される収納部が形成された包装シートと、を含み、
    前記収納部内に収納される前記積層セラミックキャパシタの前記内部電極の全ては、前記収納部の底面と水平に配置され、
    前記収納部内に収納される前記積層セラミックキャパシタの前記下部カバー層の全ては、収納部の底面に向かう、積層セラミックキャパシタの包装体。
  31. 前記積層セラミックキャパシタが収納された包装シートはリール状に巻線されて形成される請求項３０に記載の積層セラミックキャパシタの包装体。
JP2017237547A 2012-09-27 2017-12-12 積層チップ電子部品、その実装基板及び包装体 Active JP6593424B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0108328 2012-09-27
KR1020120108328A KR101474065B1 (ko) 2012-09-27 2012-09-27 적층 칩 전자부품, 그 실장 기판 및 포장체

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012274325A Division JP6261856B2 (ja) 2012-09-27 2012-12-17 積層チップ電子部品、その実装基板及び包装体

Publications (2)

Publication Number Publication Date
JP2018061058A true JP2018061058A (ja) 2018-04-12
JP6593424B2 JP6593424B2 (ja) 2019-10-23

Family

ID=47665843

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012274325A Active JP6261856B2 (ja) 2012-09-27 2012-12-17 積層チップ電子部品、その実装基板及び包装体
JP2017237547A Active JP6593424B2 (ja) 2012-09-27 2017-12-12 積層チップ電子部品、その実装基板及び包装体

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012274325A Active JP6261856B2 (ja) 2012-09-27 2012-12-17 積層チップ電子部品、その実装基板及び包装体

Country Status (6)

Country Link
US (1) US9155197B2 (ja)
EP (2) EP2713378B1 (ja)
JP (2) JP6261856B2 (ja)
KR (1) KR101474065B1 (ja)
CN (1) CN103700499B (ja)
TW (1) TW201413765A (ja)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5543537B2 (ja) * 2012-07-24 2014-07-09 太陽誘電株式会社 圧電素子
WO2014147898A1 (ja) * 2013-03-19 2014-09-25 株式会社村田製作所 積層セラミック電子部品
JP6232728B2 (ja) * 2013-04-05 2017-11-22 株式会社村田製作所 積層コンデンサ、テーピング積層コンデンサ連及び積層コンデンサの実装構造体
JP5897661B2 (ja) * 2013-08-30 2016-03-30 太陽誘電株式会社 積層セラミックコンデンサ
JP5958479B2 (ja) * 2014-01-31 2016-08-02 株式会社村田製作所 電子部品の実装構造体
JP6011573B2 (ja) * 2014-03-24 2016-10-19 株式会社村田製作所 電子部品
KR20150135909A (ko) 2014-05-26 2015-12-04 삼성전기주식회사 복합 전자부품, 제조방법, 그 실장 기판 및 포장체
KR101630055B1 (ko) * 2014-08-11 2016-06-13 삼성전기주식회사 복합 전자부품, 그 실장 기판 및 포장체
JP2016040819A (ja) 2014-08-13 2016-03-24 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2015008312A (ja) 2014-08-13 2015-01-15 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014212352A (ja) 2014-08-13 2014-11-13 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2015026844A (ja) 2014-08-13 2015-02-05 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014212349A (ja) 2014-08-13 2014-11-13 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014212350A (ja) 2014-08-13 2014-11-13 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014212351A (ja) 2014-08-13 2014-11-13 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2016040817A (ja) 2014-08-13 2016-03-24 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2016040816A (ja) * 2014-08-13 2016-03-24 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014220529A (ja) 2014-08-13 2014-11-20 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014232898A (ja) 2014-09-18 2014-12-11 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2015053495A (ja) * 2014-10-07 2015-03-19 株式会社村田製作所 セラミック電子部品およびその製造方法
KR101740825B1 (ko) * 2015-12-04 2017-05-26 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
KR102450593B1 (ko) * 2016-04-27 2022-10-07 삼성전기주식회사 커패시터 부품
KR102538899B1 (ko) * 2016-06-20 2023-06-01 삼성전기주식회사 커패시터 부품
KR101823246B1 (ko) * 2016-06-21 2018-01-29 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
TWI667667B (zh) * 2016-09-26 2019-08-01 立昌先進科技股份有限公司 一種提高多層貼片式變阻器通流面積的製法及其製得的變阻器元件
KR102029529B1 (ko) 2016-12-19 2019-10-07 삼성전기주식회사 적층 세라믹 커패시터
JP6937981B2 (ja) * 2017-02-02 2021-09-22 太陽誘電株式会社 積層セラミック電子部品包装体、及び積層セラミック電子部品の収容方法
KR20180124456A (ko) * 2017-05-12 2018-11-21 삼성전기주식회사 적층 커패시터 및 그 실장 기판
KR102538906B1 (ko) 2017-09-27 2023-06-01 삼성전기주식회사 복합 전자부품 및 그 실장 기판
KR102127810B1 (ko) * 2017-09-28 2020-06-29 삼성전기주식회사 복합 전자부품, 제조방법, 그 실장 기판 및 포장체
KR20190059008A (ko) 2017-11-22 2019-05-30 삼성전기주식회사 적층 세라믹 커패시터
KR102127809B1 (ko) * 2017-12-13 2020-07-09 삼성전기주식회사 복합 전자부품, 제조방법, 그 실장 기판 및 포장체
JP7197985B2 (ja) * 2018-02-21 2022-12-28 太陽誘電株式会社 セラミックコンデンサおよびその製造方法
JP7324973B2 (ja) * 2018-03-26 2023-08-14 パナソニックＩｐマネジメント株式会社 バリスタおよびその製造方法
KR102141217B1 (ko) 2018-07-26 2020-08-04 삼성전기주식회사 적층 세라믹 커패시터
KR102497972B1 (ko) * 2018-08-09 2023-02-09 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
JP7374594B2 (ja) * 2019-02-25 2023-11-07 太陽誘電株式会社 セラミック電子部品、実装基板、セラミック電子部品の包装体、およびセラミック電子部品の製造方法
JP7131485B2 (ja) 2019-06-03 2022-09-06 株式会社村田製作所 インダクタ部品
CN117275940A (zh) * 2019-07-04 2023-12-22 三星电机株式会社 多层陶瓷电容器
KR20190116124A (ko) 2019-07-05 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
KR20190116126A (ko) * 2019-07-05 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
JP2021136323A (ja) * 2020-02-27 2021-09-13 株式会社村田製作所 積層セラミック電子部品
JP2021174829A (ja) * 2020-04-22 2021-11-01 株式会社村田製作所 積層セラミックコンデンサ
JP2021174837A (ja) * 2020-04-23 2021-11-01 株式会社村田製作所 積層セラミックコンデンサ
KR20220084603A (ko) * 2020-12-14 2022-06-21 삼성전기주식회사 적층형 커패시터 및 그 실장 기판

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5857723A (ja) * 1981-09-30 1983-04-06 松下電器産業株式会社 積層コンデンサ
JPS62124835U (ja) * 1986-01-29 1987-08-08
JPH06215978A (ja) * 1993-01-21 1994-08-05 Murata Mfg Co Ltd 積層型コンデンサ
JP2000068148A (ja) * 1998-08-19 2000-03-03 Matsushita Electric Ind Co Ltd 積層セラミック部品とその積層セラミック部品連
JP2002299193A (ja) * 2001-03-29 2002-10-11 Murata Mfg Co Ltd チップ型積層電子部品
JP2009071106A (ja) * 2007-09-14 2009-04-02 Murata Mfg Co Ltd 積層セラミックコンデンサ
JP2009200168A (ja) * 2008-02-20 2009-09-03 Tdk Corp セラミック電子部品、セラミック電子部品の製造方法、及びセラミック電子部品の梱包方法
JP2011108827A (ja) * 2009-11-17 2011-06-02 Tdk Corp 積層セラミックコンデンサの実装構造及び積層セラミックコンデンサ
JP2012248581A (ja) * 2011-05-25 2012-12-13 Tdk Corp 積層コンデンサ及び積層コンデンサの製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4241378A (en) * 1978-06-12 1980-12-23 Erie Technological Products, Inc. Base metal electrode capacitor and method of making the same
JPH06268464A (ja) 1993-03-17 1994-09-22 Mitsubishi Materials Corp ノイズフィルタブロック
JPH07329915A (ja) 1994-06-10 1995-12-19 Rohm Co Ltd 電子部品の連続式テーピング装置
JPH08130160A (ja) 1994-10-31 1996-05-21 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法
JP3341534B2 (ja) 1995-05-31 2002-11-05 松下電器産業株式会社 チップ型電子部品およびその製造方法
JP3882954B2 (ja) * 1997-03-19 2007-02-21 Ｔｄｋ株式会社 チップ型積層セラミックコンデンサ
WO1999026731A1 (en) * 1997-11-24 1999-06-03 Avx Corporation Improved miniature surface mount capacitor and method of making same
JPH11340106A (ja) * 1998-05-29 1999-12-10 Matsushita Electric Ind Co Ltd 積層セラミック電子部品とその選別方法
JP2000243647A (ja) * 1999-02-19 2000-09-08 Matsushita Electric Ind Co Ltd 積層セラミックコンデンサ
JP2002299194A (ja) * 2001-04-03 2002-10-11 Matsushita Electric Ind Co Ltd セラミック電子部品の製造方法
US7092236B2 (en) 2005-01-20 2006-08-15 Samsung Electro-Mechanics Co., Ltd. Multilayer chip capacitor
KR100674841B1 (ko) * 2005-01-20 2007-01-26 삼성전기주식회사 적층형 칩 커패시터
CN101142642B (zh) * 2005-03-14 2010-05-19 株式会社村田制作所 叠层陶瓷电容器
DE112007000130B4 (de) * 2006-01-13 2016-06-09 Murata Mfg. Co., Ltd. Mehrschichtkondensator
JP5297011B2 (ja) * 2007-07-26 2013-09-25 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
US20100103586A1 (en) * 2008-10-28 2010-04-29 Holy Stone Enterprise Co., Ltd. Multilayer ceramic capacitor
JPWO2012023406A1 (ja) * 2010-08-18 2013-10-28 株式会社村田製作所 積層セラミック電子部品
JP4941585B2 (ja) * 2010-10-19 2012-05-30 Ｔｄｋ株式会社 セラミック電子部品、セラミック電子部品の製造方法、及びセラミック電子部品の梱包方法
KR101058697B1 (ko) * 2010-12-21 2011-08-22 삼성전기주식회사 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법
JP5899699B2 (ja) * 2011-08-10 2016-04-06 Tdk株式会社 積層型コンデンサ
KR101309326B1 (ko) * 2012-05-30 2013-09-16 삼성전기주식회사 적층 칩 전자부품, 그 실장 기판 및 포장체
KR101309479B1 (ko) * 2012-05-30 2013-09-23 삼성전기주식회사 적층 칩 전자부품, 그 실장 기판 및 포장체
US8934215B2 (en) * 2012-07-20 2015-01-13 Samsung Electro-Mechanics Co., Ltd Laminated chip electronic component, board for mounting the same, and packing unit thereof
JP5998724B2 (ja) * 2012-08-03 2016-09-28 Tdk株式会社 積層セラミックコンデンサ
KR101452048B1 (ko) * 2012-11-09 2014-10-22 삼성전기주식회사 적층 세라믹 커패시터, 적층 세라믹 커패시터의 회로 기판 실장 구조 및 적층 세라믹 커패시터의 포장체
KR101462746B1 (ko) * 2013-01-02 2014-11-17 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5857723A (ja) * 1981-09-30 1983-04-06 松下電器産業株式会社 積層コンデンサ
JPS62124835U (ja) * 1986-01-29 1987-08-08
JPH06215978A (ja) * 1993-01-21 1994-08-05 Murata Mfg Co Ltd 積層型コンデンサ
JP2000068148A (ja) * 1998-08-19 2000-03-03 Matsushita Electric Ind Co Ltd 積層セラミック部品とその積層セラミック部品連
JP2002299193A (ja) * 2001-03-29 2002-10-11 Murata Mfg Co Ltd チップ型積層電子部品
JP2009071106A (ja) * 2007-09-14 2009-04-02 Murata Mfg Co Ltd 積層セラミックコンデンサ
JP2009200168A (ja) * 2008-02-20 2009-09-03 Tdk Corp セラミック電子部品、セラミック電子部品の製造方法、及びセラミック電子部品の梱包方法
JP2011108827A (ja) * 2009-11-17 2011-06-02 Tdk Corp 積層セラミックコンデンサの実装構造及び積層セラミックコンデンサ
JP2012248581A (ja) * 2011-05-25 2012-12-13 Tdk Corp 積層コンデンサ及び積層コンデンサの製造方法

Also Published As

Publication number Publication date
EP2713378B1 (en) 2017-08-30
JP2014072515A (ja) 2014-04-21
KR20140041235A (ko) 2014-04-04
US9155197B2 (en) 2015-10-06
CN103700499B (zh) 2019-05-28
KR101474065B1 (ko) 2014-12-17
US20140083755A1 (en) 2014-03-27
EP2849190A1 (en) 2015-03-18
EP2849190B1 (en) 2018-07-25
CN103700499A (zh) 2014-04-02
JP6261856B2 (ja) 2018-01-17
JP6593424B2 (ja) 2019-10-23
TW201413765A (zh) 2014-04-01
EP2713378A1 (en) 2014-04-02

Similar Documents

Publication Publication Date Title
JP6593424B2 (ja) 積層チップ電子部品、その実装基板及び包装体
JP6275377B2 (ja) 積層チップ電子部品、その実装基板及び包装体
JP5319007B1 (ja) 積層チップ電子部品、その実装基板及び包装体
JP5485351B2 (ja) 積層チップ電子部品、その実装基板及び包装体
JP6673573B2 (ja) 積層セラミックキャパシタ、積層セラミックキャパシタの回路基板実装構造及び積層セラミックキャパシタの包装体
JP5536244B2 (ja) 積層セラミックキャパシタ、積層セラミックキャパシタの回路基板実装構造及び積層セラミックキャパシタの包装体
JP6000682B2 (ja) チップ型積層キャパシタ
JP6696703B2 (ja) 積層チップ電子部品、その実装基板及び包装体
JP5587455B2 (ja) 積層セラミックキャパシタ及びその実装基板
KR101539894B1 (ko) 적층 칩 전자부품, 그 실장 기판 및 포장체

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171212

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20180713

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20180820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190117

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190709

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20190717

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190909

R150 Certificate of patent or registration of utility model

Ref document number: 6593424

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250