KR100944098B1 - 적층 세라믹 커패시터 - Google Patents

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마키토 나카노
노리유키 이노우에
켄이치 카와사키
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

본 발명은 적층 세라믹 커패시터의, 기판상으로의 실장상태에서의 전계인가시에 있어서의 '울음'을 억제한다. 커패시터 본체(4)에 있어서의 내부전극의 대향에 의한 정전용량 형성에 기여하는 활성부(15)에 있어서, 외부전극(11, 12)의 끝 가장자리(19, 20)의 근방에 저활성도 영역(30, 31)을 위치시킨다. 저활성도 영역(30, 31)에 있어서의 내부전극의 대향면적을 다른 통상의 영역에 있어서의 저활성도 영역(30, 31)과 동일 체적분에 대한 내부전극의 대향면적의 1/5 이하로 한다. 이에 따라, 기판(13)에 접합되는 외부전극(11, 12) 근방에서 전계유기변형을 발생시키기 어렵게 하여 기판(13)을 휘게 하는 힘을 저감한다.
적층 세라믹 커패시터, 적층구조, 내부전극, 외부전극, 정전용량, 활성부, 저활성도 영역

Description

적층 세라믹 커패시터 {MULTILAYER CERAMIC CAPACITOR}
이 발명은, 적층 세라믹 커패시터에 관한 것으로, 특히, 적층 세라믹 커패시터의, 기판상으로의 실장상태에서의 전계 인가시에 있어서의 '울음(squeal)'을 억제하기 위한 개량에 관한 것이다.
도 14에는 실장상태에 있는 적층 세라믹 커패시터(1)가 단면도로 나타나 있다.
적층 세라믹 커패시터(1)는, 복수의 유전체 세라믹층(2)과 유전체 세라믹층(2)간의 복수의 계면을 따라서 각각 형성된 복수의 내부전극(3a 및 3b)으로 이루어지는 적층구조를 가지는 커패시터 본체(4)를 구비하고 있다. 커패시터 본체(4)는, 유전체 세라믹층(2)이 연장되는 방향으로 연장되는 제1 및 제2의 주면(5 및 6)과, 주면(5 및 6)에 직교하는 방향으로 각각 연장되는 제1 및 제2의 단면(端面: 7 및 8)과, 제1 및 제2의 측면(도 14의 지면에 평행한 면이지만, 도 14에는 도시되어 있지 않다.)에 의해 규정되는 직방체형상을 이루고 있다.
또한, 일반적으로, 커패시터 본체는 각 능선이 모따기(chamfering) 되어 있는데, 도 14에 나타낸 커패시터 본체(4) 및 그 밖의 도면에 나타난 커패시터 본체에 대해서는 모따기가 도시 생략되어 있다.
적층 세라믹 커패시터(1)는, 또, 유전체 세라믹층(2)을 통한 내부전극(3a 및 3b)의 대향에 의해 형성되는 정전용량을 취출하도록 내부전극(3a 및 3b)에 각각 접속되는 제1 및 제2의 외부전극(11 및 12)을 구비하고 있다. 제1 및 제2의 외부전극(11 및 12)은, 커패시터 본체(4)의 제1 및 제2의 단면(7 및 8) 상으로부터 단면(7 및 8)의 각각에 인접하는 주면(5 및 6), 및 측면의 각 일부 상으로까지 연장되도록 각각 형성되어 있다.
이러한 적층 세라믹 커패시터(1)는, 커패시터 본체(4)의 제1 주면(5)이 기판(13)에 대향한 상태로, 외부전극(11 및 12)이 솔더(solder) 또는 도전성 접착제와 같은 도전성 접합재(14)에 의해 접합됨으로써 기판(13) 상에 실장된다.
커패시터 본체(4)에 있어서의 내부전극(3a 및 3b)의 대향에 의한 정전용량 형성에 기여하는 부분을 '활성부'라 부르기로 한다. 도 14에 나타낸 적층 세라믹 커패시터(1)에 있어서는, 활성부(15)는 파선으로 둘러싸인 영역으로서 도시되어 있다. 활성부(15)는 직방체형상이다.
도 15에는 적층 세라믹 커패시터(1)가 도 14에 나타낸 것과 동일한 자세로 도시되어 있는데, 커패시터 본체(4)의 내부에 있어서, 내부전극(3a 및 3b)이 도시 생략되어 있고, 대신에 활성부(15)만이 도시되어 있다.
적층 세라믹 커패시터(1)의 외부전극(11 및 12) 사이에 전압을 인가했을 때, 내부전극(3a 및 3b)의 서로 이웃하는 것이 서로 대향하고 있는 부분에 유전분극이 발생하여, 상술한 바와 같이 정전용량을 취득할 수 있다. 이 때, 유전체 세라믹층(2)에 의해 부여되는 활성부(15)에 있는 유전체는, 인가되는 전압에 따라서 도 15에 있어서 화살표(16)로 나타내는 바와 같이 전계유기변형을 일으켜, 적층 세라믹 커패시터(1)는 도 15에 있어서 파선으로 나타내는 바와 같이 변형한다.
그래서, 적층 세라믹 커패시터(1)에 교류 전압이 인가된 경우, 전계유기변형에 의한 적층 세라믹 커패시터(1)의 변형이 기판(13)을 진동시켜, ‘울음’이라 불리는 소리가 발생한다. 이와 같이, 기판(13)을 진동시키는 힘은 커패시터 본체(4)의 제1 주면(5) 상에 위치하는 외부전극(11 및 12)의 각 부분으로부터 이르게 된다. 그리고, 이 ‘울음’이 커지면, 소음 문제를 일으킨다.
‘울음’을 억제하기 위해서, 일본특허공개2000-281435호 공보(특허문헌 1)에서는, BaTiO3, SrZrO3 및 CaZrO3를 포함하는 유전체 조성물을 유전체 세라믹층의 재료로서 사용하는 것이 제안되어 있다. 이 유전체 조성물은 소성시의 내환원성이 우수하며, 고유전률 및 저변형률을 나타냄과 함께, 용량온도 특성이 우수하다고 여겨지고 있다.
그러나, 특허문헌 1에 기재한 바와 같이, 재료조성의 개량에 의해, 변형을 억제하는 방법은 유전률 등의 다른 특성과의 양립이 어렵고 설계의 자유도가 낮아진다는 문제를 가지고 있다.
한편, 일본특허공개 2004-39937호 공보(특허문헌 2)에서는, 유전체 재료로서 티탄산바륨을 사용한 적층 세라믹 커패시터에 있어서, 세라믹 기체가 절연 갭을 제외하고, 양단의 단자전극을 포함하는 금속막으로 덮힌 구성이 제안되어 있다. 세라믹 기체의 금속막으로 덮혀 있는 표면적의 비율은 0.8 이상이 되도록, 세라믹 기체 의 표면 대부분이 금속막에 의해 덮힘으로써, 세라믹 기체의 강성이 높아져, 전왜(전계유기변형)에 의한 기계적 진동이 억제될 수 있다.
그러나, 특허문헌 2에 기재된 ‘울음’ 억제방법을 채용할 때, 절연 갭을 적정하게 유지하면서 금속막을 형성하는 공정이 번잡하다고 하는 문제를 만나게 된다.
(특허문헌 1) 일본특허공개 2000-281435호 공보
(특허문헌 2) 일본특허공개 2004-39937호 공보
그래서, 이 발명의 목적은, 유전체 조성물의 재료조성에 영향을 주는 일이 없이, 또, 새로운 구성을 부가하지 않고, 전계유기변형에 의한 ‘울음’을 억제할 수 있는, 적층 세라믹 커패시터의 구조를 제공하고자 하는 것이다.
이 발명은, 간단히 말하면, 내부전극의 형상을 개량함으로써 상술한 기술적 과제를 해결하고자 하고 있다.
이 발명에 따른 적층 세라믹 커패시터는 커패시터 본체와 제1 및 제2의 외부전극을 구비하고 있다.
커패시터 본체는, 복수의 유전체 세라믹층과 유전체 세라믹층간의 복수의 계면을 따라서 각각 형성된 복수의 내부전극으로 이루어지는 적층구조를 가지며, 유전체 세라믹층이 연장되는 방향으로 연장되는 제1 및 제2의 주면과, 주면에 직교하는 방향으로 각각 연장되는 제1 및 제2의 단면과, 제1 및 제2의 측면에 의해 규정되는 실질적으로 직방체형상을 하고 있다.
제1 및 제2의 외부전극은, 유전체 세라믹층을 통한 내부전극의 대향에 의해 형성되는 정전용량을 취출하도록 내부전극의 특정한 것에 접속되면서, 커패시터 본체의 제1 및 제2의 단면 상으로부터 각 단면에 인접하는 주면 및 측면의 각 일부 상으로까지 연장되도록 각각 형성되어 있다.
또, 커패시터 본체에 있어서의 내부전극의 대향에 의한 정전용량 형성에 기여하는 부분을 활성부로 했을 때, 이 활성부는 실질적으로 직방체형상이다.
또, 이 적층 세라믹 커패시터는, 커패시터 본체의 제1 주면이 기판에 대향한 상태로, 외부전극이 도전성 접합재에 의해 접합됨으로써 기판상에 실장된다.
이러한 구성의 적층 세라믹 커패시터에 있어서, 상술한 기술적 과제를 해결하기 위해서, 다음과 같은 구성을 구비하는 것을 특징으로 하고 있다.
즉, 커패시터 본체의 제1 및 제2의 단면간 치수인 길이방향 치수를 L로 했을 때, 상술한 활성부에 있어서의, 커패시터 본체의 제1 주면상에서의 제1 및 제2의 외부전극의 각 끝 가장자리의 위치를 각각 통과하는 단면에 평행한 각 면이 활성부의 제1 주면측의 면과 교차하는 각 선을 중심축으로 하여 반경이 0.025L인 원기둥형상의 각 영역에 저활성도 영역이 위치되고, 이 저활성도 영역에 있어서의 정전용량 형성을 위한 내부전극의 대향 면적은, 다른 통상의 영역에 있어서의 저활성도 영역과 동일 체적분에 대한 내부전극의 대향 면적의 1/5 이하로 되어 있는 것을 특징으로 하고 있다.
이 발명에 있어서, 활성부는, 제1 및 제2의 주면에 대해 평행하며 제1 및 제2의 주면간의 중심을 통과하는 면에 대해 대칭형상을 가지고 있는 것이 바람직하다.
또한, 이 발명의 범위는, 상술한 바와 같이, 커패시터 본체의 제1 주면이 기판에 대향한 상태로, 외부전극이 도전성 접합재에 의해 접합됨으로써 기판 상에 실장된다는 실장상의 한정을 포함하지 않는 적층 세라믹 커패시터에도 미치는 것을 지적해 둔다.
<발명의 효과>
이 발명에 의하면, 활성부에 있어서의, 커패시터 본체의 제1 주면상에서의 외부전극의 각 끝 가장자리의 위치를 각각 통과하는 단면에 평행한 각 면이 활성부의 제1 주면측의 면과 교차하는 각 선을 중심축으로 하여 반경이 0.025L인 원주기둥형상의 각 영역, 간단히 말하면, 활성부에 있어서의, 외부전극의 끝 가장자리의 근방의 영역에 저활성도 영역을 위치시키고, 이 저활성도 영역에 있어서의 정전용량 형성을 위한 내부전극의 대향 면적을, 다른 통상의 영역에 있어서의, 저활성도 영역과 동일 체적분에 대한 내부전극의 대향 면적의 1/5 이하로 하고 있으므로, 이 저활성도 영역에 있어서는 전계를 가했을 때의 변형을 작게 할 수 있다. 그 결과, 적층 세라믹 커패시터를 실장하는 기판에 대하여, 이것을 휘게 하는 힘이 그다지 가해지지 않도록 할 수 있어 ‘울음’을 억제할 수 있다
또, 이 발명에 있어서, ‘울음’의 억제를 위해, 내부전극의 대향 면적이 비교적 작게 이루어진 저활성도 영역은, 활성부에 있어서의, 외부전극의 끝 가장자리의 근방이라고 한정된 영역이 되므로, 취득할 수 있는 정전용량을 그다지 희생시키지 않고, ‘울음’을 억제할 수 있다.
이 발명에 있어서, 활성부가 제1 및 제2의 주면에 대해 평행하며 제1 및 제2의 주면간의 중심위치를 통과하는 면에 대해 대칭형상을 가지고 있으면, 적층 세라믹 커패시터의 실장시에 있어서, 제1 주면측과 제2의 주면측 사이에 구별을 둘 필요가 없기 때문에, 실장공정을 능률적으로 진행시킬 수 있음과 함께, 실장 오류를 저감할 수 있다.
도 1은 이 발명의 제1 실시형태를 설명하기 위한 것으로, 내부전극의 도시를 생략하고, 대신에 활성부(15)를 도시한 것으로, (a)는 적층 세라믹 커패시터(1a)의 전체를 나타내고, (b)는 적층 세라믹 커패시터(1a)의 일부를 확대해서 나타낸다.
도 2는 도 1에 나타낸 적층 세라믹 커패시터(1a)의 내부전극 패턴을 나타내는 평면도이다.
도 3은 이 발명의 제2 실시형태를 설명하기 위한 도 2에 대응하는 도면으로서, 내부전극 패턴의 변형예를 나타내고 있다.
도 4는 이 발명의 제3 실시형태를 설명하기 위한 도 2에 대응하는 도면으로서, 내부전극 패턴의 다른 변형예를 나타내고 있다.
도 5는 이 발명의 제4 실시형태를 설명하기 위한 도 1 (a)에 대응하는 도면으로서, 활성부(15)의 변형예를 나타내고 있다.
도 6은 이 발명의 제5 실시형태를 설명하기 위한 도 1 (a)에 대응하는 도면으로서, 활성부(15)의 다른 변형예를 나타내고 있다.
도 7은 이 발명의 제6 실시형태를 설명하기 위한 도 1 (a)에 대응하는 도면 으로서, 활성부(15)의 또 다른 변형예를 나타내고 있다.
도 8은 이 발명의 제7 실시형태를 설명하기 위한 도 1 (a)에 대응하는 도면으로서, 활성부(15)의 또 다른 변형예를 나타내고 있다.
도 9는 이 발명의 제8 실시형태를 설명하기 위한 도 1 (a)에 대응하는 도면으로서, 활성부(15)의 또 다른 변형예를 나타내고 있다.
도 10은 이 발명의 제9 실시형태를 설명하기 위한 것으로, 적층 세라믹 커패시터(1i)를 나타내는 단면도이다.
도 11은 도 10에 나타낸 적층 세라믹 커패시터(1i)의 내부전극 패턴을 나타내는 평면도이다.
도 12는 이 발명에 따라서 실시한 실험예에 있어서 제작한 시료를 설명하기 위한 적층 세라믹 커패시터(1a)의 도 1 (a)에 상당하는 도면이다.
도 13은 실험예에 있어서 평가한 기판 변위의 측정 방법을 설명하기 위한 도면이다.
도 14는 이 발명에 있어서 흥미 있는 종래의 적층 세라믹 커패시터(1)가 기판(13) 상에 실장된 상태를 나타내는 단면도이다.
도 15는 도 14에 나타낸 적층 세라믹 커패시터(1)에 있어서 생기는 전계유기변형을 설명하기 위한 단면도이다.
(부호의 설명)
1, 1a~1i: 적층 세라믹 커패시터
2: 유전체 세라믹층
3a~3e: 내부전극
4: 커패시터 본체
5: 제1 주면
6: 제2 주면
7: 제1 단면
8: 제2 단면
9: 제1 측면
10: 제2 측면
11: 제1 외부전극
12: 제2 외부전극
13: 기판
14: 도전성 접합재
15: 활성부
19, 20: 외부전극의 끝 가장자리
21, 22: 단면에 평행한 면
23: 활성부의 제1 주면측의 면
24, 25: 중심축이 되는 선
26, 27: 반경
28, 29: 원기둥형상의 영역
30, 31: 저활성도 영역
32~37, 39, 40, 42~45: 노치
도 1 및 도 2는 이 발명의 제1 실시형태를 설명하기 위한 것이다. 여기에서, 도 1(a)는 도 15의 경우와 마찬가지로 내부전극의 도시를 생략하고, 그 대신에 활성부(15)를 도시하고 있다. 또, 도시한 적층 세라믹 커패시터(1a)는 그 하측을 기판측으로 해서 실장된다. 도 1(b)는 도 1의 일부를 확대해서 나타내는 도면이다. 도 2의 (a) 및 (b)는 도 1에 나타낸 적층 세라믹 커패시터(1a)에 있어서의 내부전극 패턴을 나타내는 평면도이다. 도 1 및 도 2에 있어서, 상술한 도 14 또는 도 15에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 붙이고, 중복되는 설명은 생략한다. 또한, 도 14에는 도시되어 있지 않지만, 도 2에 있어서 제1 및 제2의 측면(9 및 10)이 도시되어 있다.
제1 실시형태에 의한 적층 세라믹 커패시터(1a)의 특징적 구성에 대해서 설명한다.
커패시터 본체(4)의 제1 및 제2의 단면(7 및 8)간의 치수인 길이방향 치수를 L로 한다. 활성부(15)에 있어서의, 커패시터 본체(4)의 제1 주면(5) 상에서의 제1 및 제2의 외부전극(11 및 12)의 각각의 끝 가장자리(19 및 20)의 위치를 각각 통과하는 단면(7 및 8)에 평행한 면(21 및 22)이 활성부(15)의 제1 주면(5)측의 면(23)과 각각 교차하는 선(24 및 25)을 중심축으로 하여 반경(26 및 27)이 0.025L인 원주기둥형상의 영역(28 및 29)에, 저활성도 영역(30 및 31)을 각각 위치시키고 있다. 이 저활성도 영역(30 및 31)에 있어서의 정전용량 형성을 위한 내부전극의 대 향 면적은, 다른 통상의 영역에 있어서의 저활성도 영역(30 및 31)과 동일 체적분에 대한 내부전극의 대향 면적의 1/5 이하로 되어 있다.
상술한 바와 같은 저활성도 영역(30 및 31)을 형성하기 위해서, 그 실시형태에서는, 도 2에 나타내는 바와 같은 내부전극 패턴이 채용된다. 도 2에 있어서, 정전용량 형성을 위해서 서로 대향하는 내부전극(3a 및 3b)이 각각 (a) 및 (b)에 나타나 있다.
내부전극(3a)에는 저활성도 영역(30)을 부여하기 위한 노치(32) 및 저활성도 영역(31)을 부여하기 위한 노치(33)가 형성되어 있다. 한편, 내부전극(3b)에는 저활성도 영역(30)을 부여하기 위한 노치(34) 및 저활성도 영역(31)을 부여하기 위한 노치(35)가 형성되어 있다.
상술한 노치(32~35)는 저활성도 영역(30 및 31)에 있어서 내부전극(3a 및 3b)의 대향 면적을 다른 통상의 영역에 비해 1/5 이하로 하도록 기능한다. 따라서, 저활성도 영역(30 및 31)에서는 전계유기변형을 작게 할 수 있어, 외부전극(11 및 12)이 도전성 접합재에 의해 접합됨으로써 기판상에 실장되었을 때, 기판을 휘게 하고 또한 진동시키는 힘을 줄일 수 있어, 그 결과, ‘울음’을 억제할 수 있다.
도 15를 다시 참조해서, 적층 세라믹 커패시터(1)에 전압을 인가했을 때에 생기는 변형에 대해서, 외부전극(11 및 12)의 끝 가장자리에서의 적층방향에서의 변위를 x1로 하고, 커패시터 본체(4)의 단면(7 및 8)과 주면(5)이 교차하는 모서리 부분에서의 적층방향의 변위를 x2로 하고, 커패시터 본체(4)의 단면(7 및 8)간의 중앙부에서의 적층방향의 변위를 x3으로 했을 때, (x1-x2)/x3에 대해서 말하면, 종 래의 일반적인 적층 세라믹 커패시터(1)에서는 (x1-x2)/x3>0.65이다.
이에 반해, 이 실시형태에 따른 적층 세라믹 커패시터(1a)에서는 활성부(15)에 저활성도 영역(30 및 31)을 구비하고 있기 때문에, 전압 인가시에 있어서 외부전극(11 및 12)의 부분에서의 기울기 즉 (x1-x2)를 작게 할 수 있어, (x1-x2)/x3≤0.6으로 할 수 있다. 그 때문에, 상술한 바와 같이, 기판을 휘게 하고 또한 진동시키는 힘을 약하게 할 수 있어, 그 결과, ‘울음’을 억제할 수 있다.
또한, 이 제1 실시형태에서는, 도 1 (a)에 나타나는 바와 같이, 활성부(15)의 제2의 주면(6)측에도 저활성도 영역(30 및 31)이 형성되어, 활성부(15)는 제1 및 제2의 주면(5 및 6)에 대해 평행하며 제1 및 제2의 주면(5 및 6)간의 중심위치를 통과하는 면에 대해 대칭형상을 가지고 있다. 따라서, 적층 세라믹 커패시터(1a)의 실장시에 있어서, 제1 주면(5)측과 제2의 주면(6)측 사이에 구별을 둘 필요가 없기 때문에, 실장공정을 능률적으로 진행할 수 있음과 함께, 실장 오류를 저감할 수 있다.
도 3은 이 발명의 제2 실시형태에 의한 적층 세라믹 커패시터(1b)를 설명하기 위한 도 2에 대응하는 도면으로서, 내부전극 패턴의 변형예를 나타내고 있다. 도 3에 있어서, 도 2에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 붙이고, 중복되는 설명은 생략한다.
도 3 (a)에 나타내는 바와 같이, 내부전극(3a)에 형성되는 노치(32 및 33)는, 내부전극(3a)의 서로 다른 측에 개구를 위치시키고 있다. 또, 도 3(b)에 나타내는 바와 같이, 다른쪽의 내부전극(3b)에 형성되는 노치(34 및 35)에 대해서도, 내부전극(3b)의 서로 다른 측에 개구를 위치시키고 있다.
도 2 및 도 3의 어느 것에 나타낸 내부전극 패턴이라도, 저활성도 영역(30 및 31)에서는 내부전극(3a 및 3b)이 서로 대향하지 않도록, 즉, 대향 면적이 0이 되도록 되어 있다. 그러나, 이 대향 면적은 0인 경우에 한하지 않고, 통상의 영역에 비해 1/5 이하이기만 하면 된다. 대향 면적이 통상의 영역에 비해 1/5 이하이면, 거기에서의 전계유기변형이 실질적으로 0이라고 간주할 수 있기 때문이다.
따라서, 도 2에 나타낸 내부전극 패턴에 대해서 말하면, 예를 들면, 내부전극(3a)에는 노치(32 및 33)가 형성되는데, 이들 노치(32 및 33)의 형성 결과 남겨진 내부전극(3a)의 세폭부의 폭이 다른 부분의 폭의 1/5 이하이면, 내부전극(3b)에는 노치가 형성되어 있지 않아도 된다. 또, 도 3에 나타낸 내부전극 패턴에 대해서 말하면, 예를 들면, 내부전극(3a)에는 노치(32 및 33)가 형성되는데, 이들 노치(32 및 33)의 형성 결과 남겨진 내부전극(3a)의 세폭부의 폭이 다른 부분의 폭의 1/5 이하이면, 내부전극(3b)에는 노치가 형성되어 있지 않아도 된다.
도 4는 이 발명의 제3 실시형태에 의한 적층 세라믹 커패시터(1c)를 설명하기 위한 도 2에 대응하는 도면으로서, 내부전극 패턴의 다른 변형예를 나타내고 있다. 도 4에 있어서, 도 2에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 붙이고, 중복되는 설명은 생략한다.
도 4 (a)에 나타내는 바와 같이, 내부전극(3a)에는 저활성도 영역(31)을 부여하기 위한 노치(36 및 37)가 서로 역방향으로 개구를 향한 상태로 형성되어 있다. 노치(36 및 37)의 사이에는 세폭부(38)가 남겨진다. 한편, 도 4(b)에 나타내는 바와 같이, 내부전극(3b)에는, 저활성도 영역(30)을 부여하기 위한 노치(39 및 40)가 서로 역방향으로 개구를 향한 상태로 형성되며, 노치(39 및 40)의 사이에는 세폭부(41)가 남겨진다. 이들 세폭부(41 및 38)의 각 폭은 내부전극(3a 및 3b)의 다른 부분의 폭의 1/5 이하로 되어 있다.
도 4에 나타낸 제3 실시형태에서는, 저활성도 영역(30 및 31)에 있어서 세폭부(41 및 38)에 의한 내부전극(3a 및 3b)의 대향이 얻어진다. 그러나, 세폭부(41 및 38)의 각 폭은, 상술한 바와 같이, 다른 부분의 폭의 1/5 이하로 되어 있으므로, 대향 면적도 1/5 이하이다.
도 5 내지 도 9는 각각 이 발명의 제4 내지 제8 실시형태를 설명하기 위한 도 1 (a)에 대응하는 도면으로서, 활성부(15)에 대한 변형예를 나타내고 있다. 도 5 내지 도 9에 있어서, 도 1 (a)에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 붙이고, 중복되는 설명은 생략한다.
도 5에 나타낸 적층 세라믹 커패시터(1d)에서는 저활성도 영역(30 및 31)이 활성부(15)의 각 단부에까지 도달하고 있다. 또한, 이러한 구성의 경우, 도 15에 나타낸 변위(x2)가 작아져 버리므로 (x1-x2)/x3을 충분히 작게 할 수 없고, 그 때문에, 이 적층 세라믹 커패시터(1d)를 실장하는 기판의 변형을 충분히 작게 억제할 수 없는 일이 있다.
도 6에 나타낸 적층 세라믹 커패시터(1e)에서는 저활성도 영역(30 및 31)이 활성부(15)를 두께 방향으로 관통하도록 형성되어 있다.
도 7에 나타낸 적층 세라믹 커패시터(1f)에서는 저활성도 영역(30 및 31)이 활성부(15)의 표면보다 약간 내측의 위치에 형성되어 있다.
도 8에 나타낸 적층 세라믹 커패시터(1g)에서는 저활성도 영역(30)이 직사각형의 단면이 아니고, 반원형 내지는 대략 반원형의 단면을 부여하도록 형성되어 있다. 이것은, 예를 들면 도 2를 참조하여 설명한 내부전극 패턴에 있어서, 노치(32~35)의 각 폭을 서서히 변화시킴으로써 실현할 수 있다.
도 9에 나타낸 적층 세라믹 커패시터(1h)에서는 활성부(15)의 한쪽측에만 저활성도 영역(30 및 31)이 형성되어 있다. 이 실시형태에서는, 적층 세라믹 커패시터(1h)를 기판상에 실장할 때, 저활성도 영역(30 및 31)이 형성된 측에 있는 커패시터 본체(4)의 제1 주면(5)을 기판측으로 향하게 할 필요가 있다.
또한, 도 9에 나타낸 실시형태와 같이, 활성부(15)의 한쪽측에만 저활성도 영역(30 및 31)을 형성하는 구성은 도 5, 도 7 및 도 8을 각각 참조하여 설명한 실시형태의 경우에도 적용할 수 있다.
도 10 및 도 11은 이 발명의 제9 실시형태를 설명하기 위한 도면이다. 여기에서, 도 10은 적층 세라믹 커패시터(1i)의 단면도이며, 도 11은 적층 세라믹 커패시터(1i)의 내부전극 패턴을 나타내는 도면이다. 도 10 및 도 11에 있어서, 도 1, 도 2 또는 도 14에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 붙이고, 중복되는 설명은 생략한다.
적층 세라믹 커패시터(1i)는, 간단히 말하면, 직렬용량형 적층 커패시터를 구성하고 있는 것을 특징으로 하고 있다. 그 때문에, 내부전극으로서, 제1 외부전극(11)에 접속되는 내부전극(3c)과, 제2 외부전극(12)에 접속되는 내부전극(3d)과, 내부전극(3c 및 3d)의 쌍방에 대향하는 내부전극(3e)이 형성되어 있다.
이러한 적층 세라믹 커패시터(1i)에서는, 도 10에 있어서 파선으로 둘러싸인 영역에 직방체형상의 활성부(15)가 형성되어 있다. 그리고, 이 활성부(15)에 있어서, 1점 쇄선으로 둘러싸인 영역이 저활성도 영역(30 및 31)이 된다.
도 11 (a)에 나타내는 바와 같이, 내부전극(3c)에는 저활성도 영역(30)을 부여하기 위한 노치(42)가 형성되며, 내부전극(3d)에는 저활성도 영역(31)을 부여하기 위한 노치(43)가 형성되어 있다. 한편, 도 11(b)에 나타내는 바와 같이, 내부전극(3e)에는 저활성도 영역(30 및 31)을 각각 부여하기 위한 노치(44 및 45)가 형성되어 있다.
또한, 도 10에 나타내는 바와 같이, 적층 세라믹 커패시터(1i)에서는 저활성도 영역(30 및 31)이 활성부(15)의 두께방향으로 관통하도록 형성되었지만, 두께방향의 일부에 있어서 형성되어도 된다.
이상, 이 발명을 도시한 실시형태에 관련해서 설명했지만, 이 발명의 범위내에 있어서 기타 여러 가지 변형예가 가능하다.
예를 들면, 도시한 실시형태에서는, 저활성도 영역을 부여하기 위해서 내부전극의 특정 부분에 노치를 형성하도록 했지만, 내부전극의 특정 부분을 망형상으로 형성하여, 그것에 의해 대향 면적을 줄이도록 해도 된다.
다음으로, 이 발명을 규정하는 수치한정을 구하기 위해서 또 이 발명에 의한 효과를 확인하기 위해서 실시한 실험예에 대해서 설명한다.
도 12는 도 1 (a)에 상당하는 도면으로서, 이 실험예에 있어서 제작한 시료 를 설명하기 위한 것이다. 도 12에 있어서, 도 1 (a)에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 붙이고 있다.
도 12에 있어서, 적층 세라믹 커패시터(1a)의 다양한 부분에서의 치수가 표시되어 있다. 이 치수들 중, L, T, E, TG 및 LG에 대해서는, 각각, L=2.0mm, T=1.25mm, E=0.425mm, TG=0.1mm 및 LG=0.1mm라고 고정하였다. 그리고, 뒤의 표 1 및 표 2에 나타내는 바와 같이, dL 및 dT의 각각을 여러 가지로 변경한 시료를 제작하였다.
또한, 도 12에는 나타나 있지 않지만, 커패시터 본체(4)의 폭방향 치수(도 12 지면에 직교하는 방향에서의 치수)는 1.25mm로 하고, 내부전극의 두께를 1.2㎛로 하고, 유전체 세라믹층의 두께를 3㎛로 했다. 또, 내부전극의 적층수를 250로 하였다. 또, 유전체 세라믹층을 BaTiO3계 재료로 구성하고, 내부전극의 도전성분을 Ni로 구성하고, 외부전극(11 및 12)의 도전재료를 Cu로 구성했다.
이와 같은 각 시료에 대해서 기판변위를 평가하였다. 도 13에는 기판변위의 평가방법이 나타나 있으며, (a)는 평면도이며, (b)는 정면도이다.
도 13에 나타내는 바와 같이, 길이 100mm×폭 40mm×두께 0.8mm의 유리 에폭시수지로 이루어지는 기판(51)을 준비하고, 기판(51)의 중앙에 각 시료가 되는 적층 세라믹 커패시터(1a)를 실장하였다. 여기서, 실장을 위한 도전성 접합재로서 Sn-Pb 공정 솔더(eutectic solder)를 사용하여, 적층 세라믹 커패시터(1a)의 길이방향이 기판(51)의 길이방향과 일치하도록 하였다. 그리고, 적층 세라믹 커패시 터(1a)에 10V의 전압을 인가하고, 도 13(b)에 나타나는 바와 같이, 기판(51)의 중앙을 원점으로 했을 때의 기판(51)의 길이방향 단부에서의 변위(52)를 측정하고, 이 변위(52)를 기판변위로 하였다.
또한, 기판변위에 대해서는, 표 1에서는, dL=0인 경우의 기판변위를 기준으로 한 백분률로 나타내고, 표 2에서는, dT=0인 경우의 기판변위를 기준으로 한 백분률로 나타내고 있다. 또, 도 15에 나타낸 변위 x1, x2 및 x3을 각각 구하여, 이들 변위 x1, x2 및 x3으로부터 (x1-x)/x3을 산출하고, 그 결과를 표 1 및 표 2에 나타냈다.
dT를 0.05mm로 고정한 후, dL을 변화시킨 시료를 비교한 것이 표 1에 나타나 있다.
시료번호 dL[mm] dL/L 기판 변위[%] (x1-x2)/x3
1 0 0 100 0.65
2 0.04 0.02 92 0.61
3 0.05 0.025 90 0.60
4 0.1 0.05 83 0.58
5 0.2 0.1 75 0.57
6 0.325 0.1625 85 0.59
표 1에 있어서, dL이 0.05mm 이상인 시료 3~6에 의하면, dL/L이 0.025 이상이 되고, 기판변위가 90% 이하가 되고, (x1-x2)/x3이 0.06 이하로 억제되어 있다.
또한, 시료 6은, 예를 들면 시료 5와 비교하여, dL/L이 보다 큼에도 불구하고, 기판변위 및 (x1-x2)/x3이 함께 높은 값을 나타내고 있다. 이것은, 시료 6이 dL=0.325mm로, 도 5에 나타낸 실시형태에 상당하기 때문이다.
다음에, dL을 0.05mm로 고정한 후, dT를 변화시킨 시료를 비교한 것이 표 2에 나타나 있다.
시료 번호 dT [mm] dT/L 기판 변위 [%] (x1-x2)/x3
11 0 0 100 0.65
12 0.04 0.02 92 0.61
13 0.05 0.025 90 0.60
14 0.1 0.05 85 0.58
15 0.2 0.1 76 0.52
16 0.3 0.15 73 0.50
17 0.4 0.2 69 0.47
18 0.525 0.2625 67 0.45
표 2에 나타낸 시료 11 및 13은 각각 표 1에 나타낸 시료 1 및 3과 동등한 것이다.
표 2에 나타내는 바와 같이, dT가 0.05mm 이상인 시료 13 내지 18에 의하면, dT/L이 0.025 이상이 되고, 기판변위가 90% 이하가 되고, (x1-x2)/x3이 0.06 이하로 억제된다.
또한, 시료 18은, 그 dT의 값에서 알 수 있는 바와 같이, 도 6에 나타낸 실시형태에 상당하고 있다.

Claims (3)

  1. 복수의 유전체 세라믹층과 상기 유전체 세라믹층간의 복수의 계면을 따라서 각각 형성된 복수의 내부전극으로 이루어지는 적층구조를 가지며, 상기 유전체 세라믹층이 연장되는 방향으로 연장되는 제1 및 제2의 주면과, 상기 주면에 직교하는 방향으로 각각 연장되는 제1 및 제2의 단면과, 제1 및 제2의 측면에 의해 규정되는 실질적으로 직방체형상을 이루는 커패시터 본체와,
    상기 유전체 세라믹층을 통한 상기 내부전극의 대향에 의해 형성되는 정전용량을 취출하도록 상기 내부전극의 특정한 것에 접속되면서, 상기 커패시터 본체의 상기 제1 및 제2의 단면 상으로부터 각 상기 단면에 인접하는 상기 주면 및 상기 측면의 각 일부 상으로까지 연장되도록 각각 형성되는 제1 및 제2의 외부전극을 구비하고,
    상기 커패시터 본체에 있어서의 상기 내부전극의 대향에 의한 정전용량 형성에 기여하는 부분을 활성부로 했을 때, 상기 활성부는 실질적으로 직방체형상이며,
    상기 커패시터 본체의 상기 제1 주면이 기판에 대향한 상태로, 상기 외부전극이 도전성 접합재에 의해 접합됨으로써 기판상에 실장되는 적층 세라믹 커패시터로서,
    상기 커패시터 본체의 상기 제1 및 제2의 단면간 치수인 길이방향 치수를 L로 했을 때, 상기 활성부에 있어서의, 상기 커패시터 본체의 상기 제1 주면상에서의 상기 제1 및 제2의 외부전극의 각 끝 가장자리의 위치를 각각 통과하는 상기 단 면에 평행한 각 면이 상기 활성부의 상기 제1 주면측의 면과 교차하는 각 선을 중심축으로 하여 반경이 0.025L인 원주기둥형상의 각 영역에 저활성도 영역이 위치되고, 상기 저활성도 영역에 있어서의 정전용량 형성을 위한 상기 내부전극의 대향 면적은, 다른 통상의 영역에 있어서의 상기 저활성도 영역과 동일 체적분에 대한 상기 내부전극의 대향 면적의 1/5 이하로 되어 있는 것을 특징으로 하는 적층 세라믹 커패시터.
  2. 제1항에 있어서, 상기 활성부는, 상기 제1 및 제2의 주면에 대해 평행하며 상기 제1 및 제2의 주면간의 중심위치를 통과하는 면에 대해 대칭형상을 가지고 있는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 복수의 유전체 세라믹층과 상기 유전체 세라믹층간의 복수의 계면을 따라서 각각 형성된 복수의 내부전극으로 이루어지는 적층구조를 가지며, 상기 유전체 세라믹층이 연장되는 방향으로 연장되는 제1 및 제2의 주면과, 상기 주면에 직교하는 방향으로 각각 연장되는 제1 및 제2의 단면과, 제1 및 제2의 측면에 의해 규정되는 실질적으로 직방체형상을 이루는 커패시터 본체와,
    상기 유전체 세라믹층을 통한 상기 내부전극의 대향에 의해 형성되는 정전용량을 취출하도록 상기 내부전극의 특정한 것에 접속되면서, 상기 커패시터 본체의 상기 제1 및 제2의 단면 상으로부터 각 상기 단면에 인접하는 상기 주면 및 상기 측면의 각 일부 상으로까지 연장되도록 각각 형성되는 제1 및 제2의 외부전극을 구 비하고,
    상기 커패시터 본체에 있어서의 상기 내부전극의 대향에 의한 정전용량 형성에 기여하는 부분을 활성부로 했을 때, 상기 활성부는 실질적으로 직방체형상인 적층 세라믹 커패시터로서,
    상기 커패시터 본체의 상기 제1 및 제2의 단면간 치수인 길이방향 치수를 L로 했을 때, 상기 활성부에 있어서의, 상기 커패시터 본체의 상기 제1 주면상에서의 상기 제1 및 제2의 외부전극의 각 끝 가장자리의 위치를 각각 통과하는 상기 단면에 평행한 각 면이 상기 활성부의 상기 제1 주면측의 면과 교차하는 각 선을 중심축으로 하여 반경이 0.025L인 원주기둥형상의 각 영역에 저활성도 영역이 위치되고, 상기 저활성도 영역에 있어서의 정전용량 형성을 위한 상기 내부전극의 대향 면적은, 다른 통상의 영역에 있어서의 상기 저활성도 영역과 동일 체적분에 대한 상기 내부전극의 대향 면적의 1/5 이하로 되어 있는 것을 특징으로 하는 적층 세라믹 커패시터.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8238075B2 (en) * 2006-02-22 2012-08-07 Vishay Sprague, Inc. High voltage capacitors
US8885319B2 (en) * 2009-07-01 2014-11-11 Kemet Electronics Corporation High capacitance multilayer with high voltage capability
JP5267363B2 (ja) * 2009-07-08 2013-08-21 Ｔｄｋ株式会社 積層型電子部品
KR101070095B1 (ko) * 2009-12-10 2011-10-04 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
WO2012137569A1 (ja) 2011-04-07 2012-10-11 株式会社村田製作所 電子部品
KR101580349B1 (ko) * 2012-01-31 2015-12-24 삼성전기주식회사 적층 세라믹 전자 부품 및 그 제조 방법
KR101444528B1 (ko) * 2012-08-10 2014-09-24 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법.
KR102097332B1 (ko) * 2013-02-20 2020-04-06 삼성전기주식회사 적층 세라믹 전자 부품
KR102089692B1 (ko) * 2013-02-20 2020-04-14 삼성전기주식회사 적층 세라믹 전자 부품
WO2015060132A1 (ja) * 2013-10-22 2015-04-30 株式会社村田製作所 積層セラミック構造体及びその製造方法並びに圧電アクチュエータ
JP2015111654A (ja) * 2013-10-28 2015-06-18 株式会社村田製作所 積層電子部品の製造方法及び積層電子部品
JP2015099815A (ja) * 2013-11-18 2015-05-28 株式会社東芝 電子機器
KR102078012B1 (ko) * 2014-01-10 2020-02-17 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
US10204737B2 (en) 2014-06-11 2019-02-12 Avx Corporation Low noise capacitors
KR20160051309A (ko) * 2014-11-03 2016-05-11 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
KR101813361B1 (ko) 2016-02-03 2017-12-28 삼성전기주식회사 전자부품 및 전자부품 실장 회로보드
US20200066457A1 (en) * 2018-08-24 2020-02-27 Apple Inc. Self-fused capacitor
KR102392247B1 (ko) * 2018-10-11 2022-04-29 가부시키가이샤 무라타 세이사쿠쇼 전자부품
EP3683813B1 (en) * 2018-10-26 2023-01-18 KYOCERA Corporation Film capacitor, connection-type capacitor, and inverter and electric vehicle in which said capacitors are used
KR102263865B1 (ko) * 2018-11-16 2021-06-11 삼성전기주식회사 적층 세라믹 전자부품
CN111986925B (zh) * 2019-05-22 2022-05-17 江西兴海容电路板有限公司 电容器及其制造方法
KR20220072411A (ko) * 2020-11-25 2022-06-02 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
KR20230064855A (ko) * 2021-11-04 2023-05-11 삼성전기주식회사 적층형 커패시터

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129494A (ja) * 1995-10-27 1997-05-16 Taiyo Yuden Co Ltd 積層コンデンサ
JPH09129492A (ja) * 1995-10-27 1997-05-16 Taiyo Yuden Co Ltd 積層コンデンサ
JPH1097948A (ja) * 1996-09-24 1998-04-14 Taiyo Yuden Co Ltd 積層コンデンサ

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3906731A1 (de) * 1989-03-03 1990-09-06 Philips Patentverwaltung Kondensator und verfahren zu seiner herstellung
JPH06208903A (ja) * 1993-01-11 1994-07-26 Murata Mfg Co Ltd 正の抵抗温度特性を有する積層型半導体磁器
JP2853523B2 (ja) 1993-07-14 1999-02-03 トヨタ自動車株式会社 ヘッドランプ照射範囲制御装置
JPH08181033A (ja) 1994-12-22 1996-07-12 Tokin Corp 積層セラミックコンデンサ
JPH09129490A (ja) * 1995-10-27 1997-05-16 Taiyo Yuden Co Ltd 積層コンデンサ
JPH09129477A (ja) * 1995-10-27 1997-05-16 Taiyo Yuden Co Ltd 積層コンデンサ
JPH09180958A (ja) 1995-12-25 1997-07-11 Rohm Co Ltd 積層型セラミックコンデンサの構造
JP3316731B2 (ja) 1996-01-11 2002-08-19 株式会社村田製作所 積層セラミック電子部品
JPH09266130A (ja) 1996-03-27 1997-10-07 Taiyo Yuden Co Ltd 積層コンデンサ
JP3882954B2 (ja) 1997-03-19 2007-02-21 Ｔｄｋ株式会社 チップ型積層セラミックコンデンサ
JPH10275736A (ja) * 1997-03-28 1998-10-13 Tdk Corp 積層基板の切断位置の良否判定方法と積層セラミック電子部品
US6292350B1 (en) * 1997-11-10 2001-09-18 Murata Manufacturing, Co., Ltd Multilayer capacitor
JP2991175B2 (ja) * 1997-11-10 1999-12-20 株式会社村田製作所 積層コンデンサ
JP2000124057A (ja) 1998-10-12 2000-04-28 Tdk Corp 積層型セラミックコンデンサ
JP2000223350A (ja) * 1999-01-29 2000-08-11 Kyocera Corp 積層セラミックコンデンサ
JP2000281435A (ja) 1999-03-31 2000-10-10 Tdk Corp 誘電体組成物及びこれを用いたセラミックコンデンサ
JP2001167908A (ja) * 1999-12-03 2001-06-22 Tdk Corp 半導体電子部品
JP2001198249A (ja) * 2000-01-21 2001-07-24 Torimex Kk ゴルフクラブのシャフトおよびその製造方法ならびにこのシャフトを用いたゴルフクラブ
JP2002198249A (ja) * 2000-12-26 2002-07-12 Kyocera Corp 積層型電子部品
JP2004039937A (ja) 2002-07-04 2004-02-05 Tdk Corp セラミック電子部品
TWI291186B (en) * 2002-09-10 2007-12-11 Tdk Corp Multi-layer capacitor
JP2004253425A (ja) * 2003-02-18 2004-09-09 Tdk Corp 積層コンデンサ
TWI229878B (en) * 2003-03-12 2005-03-21 Tdk Corp Multilayer capacitor
JP4487613B2 (ja) 2004-03-31 2010-06-23 株式会社村田製作所 積層セラミック電子部品
US7046500B2 (en) * 2004-07-20 2006-05-16 Samsung Electro-Mechanics Co., Ltd. Laminated ceramic capacitor
KR100568310B1 (ko) * 2004-09-08 2006-04-05 삼성전기주식회사 적층형 칩 캐패시터

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129494A (ja) * 1995-10-27 1997-05-16 Taiyo Yuden Co Ltd 積層コンデンサ
JPH09129492A (ja) * 1995-10-27 1997-05-16 Taiyo Yuden Co Ltd 積層コンデンサ
JPH1097948A (ja) * 1996-09-24 1998-04-14 Taiyo Yuden Co Ltd 積層コンデンサ

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