KR20180033710A

KR20180033710A - 적층형 커패시터 및 그 실장 기판

Info

Publication number: KR20180033710A
Application number: KR1020160123001A
Authority: KR
Inventors: 이원영; 안성권; 이택정; 주진경; 이효연
Original assignee: 삼성전기주식회사
Priority date: 2016-09-26
Filing date: 2016-09-26
Publication date: 2018-04-04
Also published as: US10269496B2; KR102505446B1; US20180090275A1

Abstract

본 발명은 유전층 및 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 상기 유전층이 적층되는 제1 방향을 따라 상기 바디의 외측에 형성되고, 적어도 하나의 모서리를 포함하며, 상기 제1 및 제2 내부 전극과 각각 접촉하는 제1 및 제2 홈부; 및 상기 제1 및 제2 홈부에 각각 배치되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 연결 전극;을 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTI-LAYERED CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}

본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.

적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.

이러한 적층형 커패시터는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있으며, 최근 고용량 및 고신뢰성의 방향으로 개발이 진행되고 있다.

고용량의 적층형 커패시터를 구현하기 위해서는 바디를 구성하는 재료의 유전율을 높이거나 유전층 및 내부 전극의 두께를 박막화 하여 적층 수를 증가시키는 방법이 있다.

그러나 고유전율 재료의 조성 개발이 쉽지 않고 현 공법상으로 유전층의 두께를 낮추는 데 한계가 있기 때문에 이러한 방법으로 제품의 용량을 증가시키는데 한계가 있다.

이에, 커패시터의 초소형화 추세에 부합하면서도 제품의 용량은 높이기 위해 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시키는 방법에 대해 연구가 요구된다.

또한, 최근 기판의 실장 밀도가 높아짐에 따라 적층형 커패시터의 실장 면적 및 실장 높이를 감소시키려는 시도가 진행되고 있다.

대한민국 등록특허공보 제10-0483844호 대한민국 공개특허공보 제2006-0098771호 대한민국 공개특허공보 제2016-0000768호

본 발명의 여러 목적 중 하나는, 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시켜 제품을 소형화하면서 제품의 용량을 증가시킬 수 있는 적층형 커패시터를 제공하는 것이다.

또한, 본 발명의 여러 목적 중 다른 하나는 실장 면적을 감소시킬 수 있는 적층형 커패시터를 제공하는 것이다.

본 발명의 일 측면은 유전층 및 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 상기 유전층이 적층되는 제1 방향을 따라 상기 바디의 외측에 형성되고, 적어도 하나의 모서리를 포함하며, 상기 제1 및 제2 내부 전극과 각각 접촉하는 제1 및 제2 홈부; 및 상기 제1 및 제2 홈부에 각각 배치되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 연결 전극;을 포함하는 적층형 커패시터를 제공한다.

본 발명의 다른 측면은 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 기판 상에 실장되는 제1 내지 제10항 중 어느 한 항의 적층형 커패시터;를 포함하는 적층형 커패시터의 실장 기판에 있어서, 상기 적층형 커패시터는, 유전층 및 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 상기 유전층이 적층되는 제1 방향을 따라 상기 바디의 외측에 형성되고, 적어도 하나의 모서리를 포함하며, 상기 제1 및 제2 내부 전극과 각각 접촉하는 제1 및 제2 홈부; 및 상기 제1 및 제2 홈부에 각각 배치되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 연결 전극;을 포함한다.

본 발명의 일 실시 예에 따르면, 제1 및 제2 내부 전극은 유전층의 적층 방향을 따라 배치되는 제1 및 제2 연결 전극을 통해 각각 전기적으로 접속되므로, 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시켜 유전층 및 내부 전극의 두께를 얇게 하면서 유전층의 적층 수를 증가시키거나 또는 유전율을 증가시키지 않고도 동일한 사이즈에서 제품의 용량을 증가시킬 수 있는 효과가 있다.

또한, 바디의 실장 면에만 외부 단자가 배치되므로, 기판에 실장시 솔더의 접촉 면적이 작아 실장 면적을 감소시킬 수 있다.

도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 뒤집어서 개략적으로 나타낸 분리사시도이다.
도 2(a) 및 도 2(b)는 도 1에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 도 1의 바디의 일 측면도이다.
도 4는 비교예에 따른 적층형 커패시터의 제1 및 제2 홈부가 원형인 경우와 본 발명의 일 실시예에 따른 적층형 커패시터와 같이 삼각형인 경우에 겹침 면적을 비교한 것을 도시한 것이다.
도 5(a) 및 도 5(b)는 도 1의 적층형 커패시터에서 제1 및 제2 연결 전극의 다른 실시 형태를 각각 나타낸 평면도이다.
도 6은 도 1의 적층형 커패시터에서 홈부와 연결 전극의 다른 실시 형태를 나타낸 분리사시도이다.
도 7(a) 및 도 7(b)는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극의 다른 실시 형태를 각각 나타낸 평면도이다.
도 8은 도 7의 내부 전극이 적용되는 바디의 일 측면을 나타낸 측면도이다.
도 9(a) 및 도 9(b)는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극의 또 다른 실시 형태를 각각 나타낸 평면도이다.
도 10은 도 9의 내부 전극이 적용되는 바디의 일 측면을 나타낸 측면도이다.
도 11 및 12는 도 1의 적층형 커패시터를 제조하는 공정 중 일부를 나타낸 사시도이다.
도 13은 도 1의 적층형 커패시터가 기판에 실장된 상태를 도시한 단면도이다.
도 14는 종래의 2단자 커패시터가 기판에 실장된 상태를 도시한 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.

그러나 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.

또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

본 발명의 실시 예들을 명확하게 설명하기 위해 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.

또한, 본 실시 예에서는 설명의 편의를 위해 바디(110)의 Z방향으로 대향되는 양면을 제1 및 제2 면(S1, S2)으로 설정하고, X방향으로 대향되며 제1 및 제2 면(S1, S2)의 선단을 연결하는 양면을 제3 및 제4 면(S3, S4)으로 설정하고, Y방향으로 대향되며 제1 및 제2 면(S1, S2)과 제3 및 제4 면(S3, S4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(S5, S6)으로 설정하여 함께 설명하기로 한다. 여기서, 제1 면(S1)은 실장 면과 동일한 개념으로 사용될 수 있다.

적층형 커패시터

도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 뒤집어서 개략적으로 나타낸 분리사시도이며, 도 2(a) 및 도 2(b)는 도 1에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 3은 도 1의 바디의 일 측면도이다.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 유전층(111), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 홈부(121a, 122a)를 포함하는 바디(110) 및 제1 및 제2 연결 전극(141, 142)을 포함한다.

바디(110)는 복수의 유전층(111)을 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.

이때, 바디(110)의 형상, 치수 및 유전층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.

또한, 유전층(111)은 소결된 상태로서, 인접하는 유전층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

이러한 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과, 마진부로서 액티브 영역의 상하 측에 배치되는 상부 및 하부 커버영역(112, 113)을 포함한다.

액티브 영역은 유전층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.

이때, 유전층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.

또한, 유전층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 유전층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.

상부 및 하부 커버 영역(112, 113)은 바디(110)의 Z방향의 상부 및 하부에 각각 위치하며, 내부 전극을 포함하지 않는 것을 제외하고는 유전층(111)과 동일한 재질 및 구성을 가질 수 있다.

이러한 상부 및 하부 커버 영역(112, 113)은 단일 유전층 또는 2개 이상의 유전층(111)을 상기 액티브 영역의 Z방향의 상하 외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.

제1 및 제2 내부 전극(121, 122)은 바디(110) 내에서 유전층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 유전층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전층(111)에 의해 서로 전기적으로 절연될 수 있다.

상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

본 실시 예의 제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(S3, S4)을 통해 노출되도록 형성된다.

제1 및 제2 내부 전극(121, 122)이 Z방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.

본 실시 예에서는 제1 및 제2 내부 전극(121, 122)이 바디(110)의 제3 및 제4 면(S3, S4)으로 노출되어 둘의 오버랩 면적을 최대한 크게 할 수 있다.

특히, 본 발명의 일 실시예에 따른 적층형 커패시터(100)는 제1 및 제2 홈부(121a, 122a)가 하나 이상의 모서리를 포함하여 제1 및 제2 홈부(121a, 122a)가 원형인 경우에 비해 오버랩 면적을 더 증가시킬 수 있다.

이에, 기존의 유전층(111)과 내부 전극의 두께를 얇게 하여 내부 전극의 적층 수를 증가시키는 등의 방법을 적용하지 않고도 커패시터의 용량을 증가시킬 수 있다.

제1 홈부(121a)는 바디(110)의 제3 면(S3)에 Z방향을 따라 길게 연장되게 형성된다.

이때, 제1 홈부(121a)는 일단이 바디(110)의 제1 면(S1)을 통해 노출되도록 형성되고, 더불어 제1 내부 전극(121)의 X방향의 한쪽(도면 상으로 좌측) 가장자리 중 일부가 함께 제거되도록 형성된다.

제2 홈부(122a)는 바디(110)의 제4 면(S4)에 Z방향을 따라 길게 연장되게 형성된다.

이때, 제2 홈부(122a)는 일단이 바디(110)의 제1 면(S1)을 통해 노출되도록 형성되고, 더불어 제2 내부 전극(122)의 X방향의 한쪽(도면 상으로 우측) 가장자리 중 일부가 함께 제거되도록 형성된다.

따라서, 제1 및 제2 홈부(121a, 122a)를 통해 제1 및 제2 내부 전극(121, 122)이 각각 바디(110)의 외측으로 노출된다. 즉, 제1 및 제2 홈부(121a, 122a)는 각각 제1 및 제2 내부 전극(121, 122)와 접촉된 형태를 가진다.

도 4는 비교예에 따른 적층형 커패시터의 제1 및 제2 홈부가 원형인 경우와 본 발명의 일 실시예에 따른 적층형 커패시터와 같이 삼각형인 경우에 겹침 면적을 비교한 것을 도시한 것이다.

도 4를 참조하여 제1 및 제2 홈부(121a, 121b)의 형상에 따라 제1 및 제2 내부 전극(121, 122)의 오버랩되는 면적이 증가되는 효과에 대하여 설명하도록 한다.

종래의 경우, 비아 또는 홈부를 이용하여 같은 극성의 내부 전극을 전기적으로 연결할 때, 비아 또는 홈부의 형상이 원형이 되도록 비아 또는 홈부를 형성하였다.

예를 들어, 레이저를 이용한 가공의 경우에 비아 또는 홈부의 형상이 원형이 될 수 밖에 없었으며, 핀(pin)을 이용하는 경우에도 가공 용이성 때문에 원형 핀을 이용하여 비아 또는 홈부를 형성하기 때문에 비아 또는 홈부의 형상이 원형이 될 수 밖에 없었다.

도 4를 참조하면, 종래와 같이 비아 또는 홈부가 원형인 경우의 형상을 점선으로 표시하였으며, 본 발명의 일 실시예에 따른 제1 홈부(121a)에 비해 비아 또는 홈부가 원형인 경우에 내부 전극에 연결에 필요한 면적이 S 부분 만큼 더 필요하다.

즉, 본 발명의 일 실시예와 같이 제1 및 제2 홈부(121a, 122a)를 형성하기 위한 사각 핀의 대각선 길이와 동일한 길이의 지름을 가지는 원형 핀으로 홈부를 형성하는 경우에 내부 전극이 오버랩되는 면적이 본 발명의 일 실시예에 비해 2 × S 만큼 더 필요하다.

따라서, 본 발명의 일 실시예에 따른 적층형 커패시터(100)는 제1 및 제2 홈부(121a, 122a)가 하나 이상의 모서리를 포함하여 제1 및 제2 홈부(121a, 122a)가 원형인 경우에 비해 오버랩 면적을 더 증가시킬 수 있다.

예를 들어, 본 발명의 일 실시예에 따른 적층형 커패시터(100)의 제1 및 제2 홈부(121a, 122a)는 평면상의 형상이 삼각형일 수 있다.

이 때, 모서리의 내각(θ)는 45 내 90 도 일 수 있다.

하기의 표 1은 모서리의 내각(θ)에 따른 연결 불량 및 용량을 측정한 것이다.

샘플	모서리의 내각(θ)	연결 불량	용량
1	35°	×	○
2	40°	×	○
3	45°	○	◎
4	50°	○	◎
5	60°	○	◎
6	70°	○	◎
7	80°	○	○
8	90°	○	○
9	95°	○	×
10	100°	○	×

표 1의 연결 불량은 100개의 테스트용 적층형 커패시터 중 1개 이상 불량이 발생한 경우에는 ×, 불량이 발생하지 않은 경우에는 ○로 표시하였다.

또한, 표 1 용량은 홈부의 형상이 원형인 경우를 기준으로 용량이 2% 이상 증가한 경우에는 ◎, 용량이 동일하거나 감소한 경우에는 ×로, 그 외에는 ○로 표시하였다.

표 1을 참조하면, 모서리의 내각(θ)이 45 도 미만인 경우, 제1 및 제2 연결 전극(141, 142)과 제1 및 제2 내부 전극(121,122)의 연결성이 감소하여 연결 불량이 발생하는 문제가 있다. 이와 달리, 모서리의 내각(θ)이 90도를 초과하는 경우, 제1 및 제2 내부 전극(121, 122)이 오버랩되는 면적이 홈부가 원형인 경우와 동일 또는 감소하는 문제가 있다.

따라서, 본 발명의 일 실시예에 따른 적층형 커패시터(100)는 제1 및 제2 홈부(121a, 122a)의 내각(θ)이 45 내지 90 도이기 때문에, 내부 전극과 연결 전극의 연결성이 향상되고 동시에 적층형 커패시터의 용량이 향상되는 효과를 가질 수 있다.

도 1을 참조하면, 제1 연결 전극(141)은 제1 홈부(121a)에 도전성 물질을 채워 형성한다.

제1 연결 전극(141)은 제1 홈부(121a)와 대응되는 제1 내부 전극(121)의 가장자리에 접촉되어 Z방향으로 적층된 복수의 제1 내부 전극(121)을 전기적으로 연결한다.

이때, 제1 연결 전극(141)의 Z방향의 일단은 바디(110)의 제1 면(S1)을 통해 노출된다.

도 1을 참조하면, 제2 연결 전극(142)은 제2 홈부(122a)에 도전성 물질을 채워 형성한다.

제2 연결 전극(142)은 제2 홈부(122a)와 대응되는 제2 내부 전극(122)의 가장자리에 접촉되어 Z방향으로 적층된 복수의 제2 내부 전극(122)을 전기적으로 연결한다.

이때, 제2 연결 전극(142)의 Z방향의 일단은 바디(110)의 제1 면(S1)을 통해 노출된다.

이러한 제1 및 제2 연결 전극(141, 142)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.

또한, 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또는, 도 5(a) 및 도 5(b)와 같이, 제1 및 제2 연결 전극(141', 142')은 캐스털레이션(castellation)으로 형성될 수 있다.

즉, 제1 및 제2 홈부(121a, 122a)의 표면에 도전성 물질이 필름 형태로 배치되도록 형성될 수 있다.

제1 내부 전극(121)에서 바디(110)의 제4 면(S4)과 접촉하는 가장 자리에 제1 전극 미형성 영역(121b)이 형성된다.

제1 전극 미형성 영역(121b)은 제2 홈부(122a)와 대응하는 위치에서 제2 홈부(122a) 보다 크게 형성된다.

제2 내부 전극(122)에서 바디(110)의 제3 면(S3)과 접촉하는 가장자리에는 제2 전극 미형성 영역(122b)이 형성된다.

제2 전극 미형성 영역(122b)은 제1 홈부(121a)와 대응하는 위치에서 제1 홈부(121a) 보다 크게 형성된다.

이에, 제1 연결 전극(141)은 제1 홈부(121a)에 의해 제1 내부 전극(121)과는 접촉되지만 제2 내부 전극(122)과는 제2 전극 미형성 영역(122b)에 의해 이격된 상태가 되므로, 복수의 제1 내부 전극(121)에만 전기적으로 연결되고 제2 내부 전극(122)에는 접속되지 않는다.

제1 전극 미형성 영역(121b, 122b)는 제2 연결 전극(122)과 절연성을 확보하기 위해 30 ㎛ 이상 이격되도록 형성될 수 있다. 또한, 제2 전극 미형성 영역(122b)는 제1 연결 전극(121)과 절연성을 확보하기 위해 30 ㎛ 이상 이격되도록 형성될 수 있다.

전극 미형성 영역과 이격되어야 하는 연결 전극 사이의 거리가 30 ㎛ 미만인 경우에는 절연성이 감소하여 단락이 발생하는 문제가 있다.

따라서, 전극 미형성 영역과 이격되어야 하는 연결 전극 사이의 거리를 30 ㎛ 이상 이격되도록 형성하여 단락 발생을 방지 할 수 있다.

제2 연결 전극(142)은 제2 홈부(122a)에 의해 제2 내부 전극(122)과는 접촉되지만 제1 내부 전극(121)과는 제1 전극 미형성 영역(121b)에 의해 이격된 상태가 되므로, 복수의 제2 내부 전극(122)에만 전기적으로 연결되고 제1 내부 전극(121)에는 접속되지 않는다.

그리고, 바디(110)의 제1 면(S1)에는 X방향으로 이격되게 제1 및 제2 외부 전극(131, 132)이 배치될 수 있다.

제1 외부 전극(131)은 제1 연결 전극(141)에서 바디(110)의 제1 면(S1)으로 노출된 부분과 접촉되어 접속된다.

제2 외부 전극(132)은 제2 연결 전극(142)에서 바디(110)의 제1 면(S1)으로 노출된 부분과 접촉되어 접속된다.

본 실시 예에서, 제1 및 제2 외부 전극(131, 132)은 바디(110)의 제1 면(S1)에 대체로 평평한 형태로 형성되어 두께를 균일하게 하기 용이하므로 칩 사이즈의 산포를 감소시킬 수 있다.

이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 도금하여 형성될 수 있다.

그리고, 바디(110)의 제3 및 제4 면(S3, S4)에는 제1 및 제2 절연층(151, 152)이 형성된다.

제1 및 제2 절연층(151, 152)은 바디(110)의 제3 및 제4 면(S3, S4)을 비전도성 물질로 몰드하거나 또는 별도의 세라믹 시트 등을 필요한 개수만큼 부착하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이때, 제1 및 제2 절연층(151, 152)은 절연성 수지, 절연성 세라믹 및 절연성 수지와 필러 중 선택된 적어도 1종 이상의 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이러한 제1 및 제2 절연층(151, 152)은 제1 및 제2 내부 전극(121, 122)에서 바디(110)의 제3 및 제4 면(S3, S4)을 통해 노출된 부분과 제1 및 제2 연결 전극(141, 142)에서 바디(110)의 제3 및 제4 면(S3, S4)을 통해 노출된 부분을 커버하는 역할을 한다.

또한, 제1 및 제2 절연층(151, 152)은 바디(110)의 내구성을 높이고 소정 두께의 마진을 더 확보하여 커패시터의 신뢰성을 향상시키는 역할을 할 수 있다.

한편, 제1 및 제2 절연층(151, 152)은 바디(110)를 형성한 이후에 형성되므로, 절연성, 바디(110)의 내구성 및 커패시터의 신뢰성이 일정 수준으로 유지되는 한도 내에서 그 두께를 최소화하면 제품의 크기를 최소화할 수 있다.

위와 같이 구성된 적층형 커패시터(100)는 외부 단자의 부피와 커패시터 전체의 높이가 최소화되어 상대적으로 내부 전극의 크기를 증가시킬 수 있는 부피와 높이를 더 확보할 수 있으므로 커패시터의 용량을 그만큼 더 향상시킬 수 있다.

또한, 커패시터의 두께가 크게 낮아지므로 100㎛ 이하의 박막 적층형 커패시터를 제조할 수 있다.

도 6은 도 1의 적층형 커패시터에서 홈부와 연결 전극의 다른 실시 형태를 나타낸 분리사시도이다.

여기서, 유전층(111), 제1 및 제2 외부 전극(131, 132) 및 제1 및 제2 절연층(151, 152)의 구조는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.

도 6을 참조하면, 적층형 커패시터(100')의 바디(110')는 복수의 제1 및 제2 홈부(121a', 122a')와 복수의 제1 및 제2 연결 전극(141, 142)을 포함할 수 있다.

제1 홈부(121a')는 바디(110')의 제3 면(S3)에 Y방향으로 서로 이격되게 2개가 형성될 수 있고, 제1 홈부(121a')마다 제1 연결 전극(141)이 각각 채워져 형성될 수 있다.

제2 홈부(122a')는 바디(110')의 제4 면(S4)에는 Y방향으로 서로 이격되게 2개가 형성될 수 있고, 제2 홈부(122a') 마다 제2 연결 전극(142)이 각각 채워져 형성될 수 있다.

한편, 도 6에서는 제1 및 제2 홈부가 각각 2개인 것으로 도시하여 설명하고 있지만, 필요시 제1 및 제2 홈부는 3개 이상이 형성될 수 있다.

도 7(a) 및 도 7(b)는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극의 다른 실시 형태를 각각 나타낸 평면도이며, 도 8은 도 7의 내부 전극이 적용되는 바디의 일 측면을 나타낸 측면도이다.

여기서, 유전층(111), 제1 및 제2 연결 전극(141, 142), 제1 및 제2 외부 전극(131, 132) 및 제1 및 제2 절연층(151, 152)의 구조는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.

도 7 및 도 8을 참조하면, 제1 내부 전극(123)은 바디(110)의 제3 면(S3)을 통해 노출되고 제4 면(S4)으로부터 이격되며, 제2 내부 전극(124)은 바디(110)의 제4 면(S4)을 통해 노출되고 제3 면(S3)으로부터 이격된다.

제1 홈부(123a)는 제1 내부 전극(123)의 X방향의 한쪽(도면 상으로 좌측)의 가장자리 중 일부가 함께 제거되도록 형성되고, 제2 홈부(124a)는 제2 내부 전극(124)의 X방향의 타쪽(도면 상으로 우측)의 가장자리 중 일부가 제거되도록 형성된다.

이때, 제1 내부 전극(123)의 가장자리와 바디(110)의 제4 면(S4) 간의 이격 거리는 제2 홈부(124a)와 겹치지 않을 정도는 되어야 하고, 제2 내부 전극(124)의 가장자리와 바디(110)의 제3 면(S3) 간의 이격 거리는 제1 홈부(123a)가 겹치지 않을 정도는 되어야 한다.

그리고, 제1 및 제2 홈부(123a, 124a)에 제1 및 제2 연결 전극(141, 142)이 형성된다.

따라서, 제1 연결 전극(141)은 제1 홈부(123a)에 의해 제1 내부 전극(123)과는 접촉되지만 제2 내부 전극(124)과는 이격된 상태로 접속되지 않는다.

제2 연결 전극(142)은 제2 홈부(124a)에 의해 제2 내부 전극(124)과는 접촉되지만 제1 내부 전극(123)과는 이격된 상태로 접속되지 않는다.

도 9(a) 및 도 9(b)는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극의 또 다른 실시 형태를 각각 나타낸 평면도이며, 도 10은 도 9의 내부 전극이 적용되는 바디의 일 측면을 나타낸 측면도이다.

도 9 및 도 10을 참조하면, 제1 및 제2 내부 전극(125, 126)은 바디(110)의 제3 및 제4 면(S3, S4)으로부터 모두 이격된다.

제1 내부 전극(125)은 X방향으로 바디(110)의 제4 면(S4)과 대향되는 면의 이격 거리(m3)가 바디(110)의 제3 면(S3)과 대향되는 면의 이격 거리(m1) 보다 더 크다.

제2 내부 전극(126)은 X방향으로 바디(110)의 제3 면(S3)과 대향되는 면의 이격 거리(m4)가 바디(110)의 제4 면(S4)과 대향되는 면의 이격 거리(m2) 보다 더 크다.

제1 홈부(125a)는 제1 내부 전극(125)의 X방향의 한쪽(도면 상으로 좌측) 가장자리 중 일부가 함께 제거되도록 형성되고, 제2 홈부(126a)는 제2 내부 전극(126)의 X방향의 타쪽(도면 상으로 우측) 가장자리 중 일부가 제거되도록 형성된다.

이때, 제1 내부 전극(125)의 가장자리와 바디(110)의 제4 면(S4) 간의 이격 거리(m3)는 제2 홈부(126a)와 겹치지 않을 정도는 되어야 하고, 제2 내부 전극(126)의 가장자리와 바디(110)의 제3 면(S3) 간의 이격 거리(m4)는 제1 홈부(125a)가 겹치지 않을 정도는 되어야 한다.

그리고, 제1 및 제2 홈부(125a, 126a)에 제1 및 제2 연결 전극(141, 142)이 형성된다.

따라서, 제1 연결 전극(141)은 제1 홈부(125a)에 의해 제1 내부 전극(125)과는 접촉되지만 제2 내부 전극(126)과는 이격된 상태로 접속되지 않는다.

제2 연결 전극(142)은 제2 홈부(126a)에 의해 제2 내부 전극(126)과는 접촉되지만 제1 내부 전극(125)과는 이격된 상태로 접속되지 않는다.

본 실시 예에서는 내부 전극이 바디의 내측으로 이격된 위치에 배치되어 바디의 모서리에 주로 발생하는 크랙 및 디라미네이션을 방지하는 효과를 향상시킬 수 있다.

도 11 및 12은 도 1의 적층형 커패시터를 제조하는 공정 중 일부를 나타낸 사시도이다.

이하, 상기 도면을 참조하여 본 실시 예의 적층형 커패시터를 제조하는 방법에 대해 설명하면 다음과 같다.

먼저 복수의 제1 및 제2 세라믹 시트를 마련한다.

다음으로, 상기 제1 및 제2 세라믹 시트의 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극을 각각 형성한다.

다음으로, 상기 제1 및 제2 내부 전극이 형성된 복수의 제1 및 제2 세라믹 시트를 Z방향으로 번갈아 적층하고 압착하여 바아 형상의 적층체를 마련한다.

다음으로, 상기 적층체에 일정 간격으로 사각형의 핀을 이용하여 펀칭을 실시한다. 도 11을 참조하면, 적층체에 펀칭이 수행되는 위치는 절단 후 바디(110)의 X 방향의 단부에 대응하는 지점이다.

이에, 도 12에 도시된바 같이 인접하는 바디(110)의 단부에 각각 제1 및 제2 홈부(121a, 122a)가 형성된다.

다음으로, 제1 및 제2 홈부(121a, 122a)에 도전성 물질을 충전 또는 캐스털레이션(castellation)하여 연결 전극을 형성한다. 이후, 연결 전극과 접속되도록 실장면에 외부 전극을 형성하여 적층형 커패시터를 완성한다.

적층형 커패시터의 실장 기판

도 13은 도 1의 적층형 커패시터가 기판에 실장된 상태를 도시한 단면도이며, 도 14는 종래의 2단자 커패시터가 기판에 실장된 상태를 도시한 단면도이다.

도 13을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터(100)가 실장되는 기판(311)과 기판(311)의 상면에 서로 이격되게 배치되는 제1 및 제2 전극 패드(321, 322)를 포함한다.

적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(321, 322) 상에 각각 접촉되게 위치한 상태에서 솔더(331, 332)에 의해 고정되어 기판(311)과 전기적으로 연결될 수 있다.

위와 같이 구성되는 적층형 커패시터의 실장 기판은, 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 바디(110)의 실장 면으로만 노출되므로 기판(211)에 실장시 솔더(331, 332)가 형성되는 면적(a)을 최소화할 수 있다.

이렇게 솔더(331, 332)의 형성 면적(a)이 작아지면 어쿠스틱 노이즈를 감소시킬 수 있고, 더불어 실장 면적이 동일하다고 가정할 때 종래 커패시터에 비해 (b) 만큼의 크기를 더 확보하여 칩 사이즈를 크게 함으로써 커패시터의 용량을 상대적으로 더 증가시킬 수 있다.

도 14를 참조하면, 종래의 2단자 적층형 커패시터(10)는 제1 및 제2 외부 전극(31, 32)이 바디(11)의 양 단부를 감싸는 형태로서, 기판(311)에 실장시 솔더(333, 334)가 형성되는 면적(c)이 도 13의 커패시터에 비해 상대적으로 증가된다.

이렇게 솔더(333, 334)의 형성 면적(c)이 증가되면 어쿠스틱 노이즈가 증가되고, 더불어 실장 면적이 동일하다고 가정할 때 도 13의 커패시터 보다 솔더 형성 면적이 더 필요하여 칩 사이즈가 작아짐으로써 커패시터의 용량이 상대적으로 더 작아진다.

한편, 도 13은 도 1의 적층형 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 전술한 다양한 적층형 커패시터의 실시 형태도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 적층형 커패시터
110: 바디
111: 유전층
112, 113: 커버 영역
121, 122: 내부 전극
121a, 122a: 홈부
121b, 122b: 전극 미형성 영역
131, 132: 외부 전극
141, 142: 연결 전극
151, 152: 절연층
311: 기판
321, 322: 전극 패드
331, 332: 솔더

Claims

유전층 및 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디;
상기 유전층이 적층되는 제1 방향을 따라 상기 바디의 외측에 형성되고, 적어도 하나의 모서리를 포함하며, 상기 제1 및 제2 내부 전극과 각각 접촉하는 제1 및 제2 홈부; 및
상기 제1 및 제2 홈부에 각각 배치되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 연결 전극;을 포함하는 적층형 커패시터.
제1항에 있어서,
상기 제1 및 제2 홈부는 상기 제1 방향에 따른 단면의 형상이 삼각형인 적층형 커패시터.
제1항에 있어서,
상기 모서리의 내각은 45도 내지 90도인 적층형 커패시터.
제1항에 있어서,
상기 바디의 제1 방향의 일면에 서로 이격되어 배치되고, 상기 제1 및 제2 연결 전극과 각각 접속되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터.
제1항에 있어서,
상기 바디에 상기 제1 및 제2 연결 전극이 노출된 부분을 각각 커버하도록 배치되는 제1 및 제2 절연층을 더 포함하는 적층형 커패시터.
제1항에 있어서,
상기 제1 및 제2 내부 전극은 상기 제1 방향과 수직인 제2 방향의 양면을 통해 각각 노출되고,
상기 제1 홈부는 상기 제2 방향의 일면에 상기 제1 내부 전극의 가장자리 중 일부가 제거되어 배치되고,
상기 제2 홈부는 상기 제2 방향의 타면에 상기 제2 내부 전극의 가장자리 중 일부가 제거되어 배치되는 적층형 커패시터.
제6항에 있어서,
상기 제1 내부 전극은 상기 제2 홈부에 대응하는 위치에 상기 제2 홈부와 이격되도록 제1 전극 미형성 영역을 포함하고,
상기 제2 내부 전극은 상기 제1 홈부에 대응하는 위치에 상기 제1 홈부와 이격되도록 제2 전극 미형성 영역을 포함하는 적층형 커패시터.
제7항에 있어서,
상기 제1 전극 미형성 영역은 상기 제1 홈부와 30 ㎛ 이상 이격되도록 배치되고,
상기 제2 전극 미형성 영역은 상기 제2 홈부와 30 ㎛ 이상 이격되도록 배치되는 적층형 커패시터.
제1항에 있어서,
상기 제1 내부 전극은 상기 바디의 제1 방향과 수직인 제2 방향의 일면을 통해 노출되고 상기 제2 연결 전극과 이격되도록 상기 바디의 제2 방향의 타면으로부터 이격되며,
상기 제2 내부 전극은 상기 바디의 제2 방향의 타면을 통해 노출되고 상기 제1 연결 전극과 이격되도록 상기 바디의 제2 방향의 일면으로부터 이격되고,
상기 제1 홈부는 상기 바디의 제2 방향의 일면에 상기 제1 내부 전극의 가장자리 중 일부가 제거되도록 배치되고,
상기 제2 홈부는 상기 바디의 제2 방향의 타면에 상기 제2 내부 전극의 가장자리 중 일부가 제거되도록 배치되는 적층형 커패시터.
제1항에 있어서,
상기 제1 및 제2 내부 전극은 상기 바디의 제1 방향과 수직인 제2 방향의 양면으로부터 이격되고,
상기 제1 홈부는 상기 바디의 제2 방향의 일면에 상기 제1 내부 전극의 가장자리 중 일부가 제거되도록 배치되고,
상기 제2 홈부는 상기 바디의 제2 방향의 타면에 상기 제2 내부 전극의 가장자리 중 일부가 제거되도록 배치되고,
상기 제1 내부 전극의 제2 방향의 가장자리는 상기 제2 연결 전극과 이격되도록 제2 방향의 일측 가장자리 보다 상기 바디의 가장자리에서 더 이격되고,
상기 제2 내부 전극의 제2 방향의 일측 가장자리는 상기 제1 연결 전극과 이격되도록 제2 방향의 타측 가장자리 보다 상기 바디의 가장자리에서 더 이격되는 적층형 커패시터.
제1항에 있어서,
상기 제1 및 제2 홈부와 상기 제1 및 제2 연결 전극을 각각 2개 이상 포함하는 적층형 커패시터.
일면에 제1 및 제2 전극 패드를 가지는 기판; 및
상기 기판 상에 실장되는 제1 내지 제11항 중 어느 한 항의 적층형 커패시터;를 포함하는 적층형 커패시터의 실장 기판.