KR20170128183A - 적층 세라믹 커패시터, 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시형태는 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 단부가 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 제1 패턴부와 제1 비패턴부를 가지는 제1 내부전극; 상기 유전체 층을 사이에 두고 상기 제1 패턴부와 중첩되는 영역을 가지며, 단부가 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 제2 패턴부와 제2 비패턴부를 가지는 제2 내부전극; 및 상기 제1 및 제2 내부전극과 접속하는 제1 및 제2 외부전극; 을 포함하며,상기 제1 및 제2 패턴부는 노출된 단부 중 상기 제1 또는 제2 외부전극과 접속하지 않는 영역의 노출된 단부로부터 제1 및 제2 패턴부의 중심부를 향해 소정의 폭으로 형성된 금속산화물영역을 가지는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터, 및 그 제조방법 {MULTI-LAYERED CERAMIC CAPACITOR, AND MANUFACTURING METHOD OF THE SAME}
본 발명은 적층 세라믹 커패시터 및, 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
또한, 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.
적층 세라믹 커패시터는 커패시턴스 성분 외에 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분을 함께 가지며, 이러한 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분은 바이패스 커패시터의 기능을 저해하게 된다. 특히, 등가직렬인덕턴스(ESL)는 고주파에서 커패시터의 인던턴스를 높여 고주파 노이즈 제거 특성을 저해하게 된다.
일본 공개 특허공보 1998-289837호
본 발명은 우수한 정전 용량을 가지며, 실장 밀도가 우수한 적층 세라믹 커패시터 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시형태는 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 단부가 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 제1 패턴부와 제1 비패턴부를 가지는 제1 내부전극; 상기 유전체 층을 사이에 두고 상기 제1 패턴부와 중첩되는 영역을 가지며, 단부가 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 제2 패턴부와 제2 비패턴부를 가지는 제2 내부전극; 및 상기 제1 및 제2 내부전극과 접속하는 제1 및 제2 외부전극; 을 포함하며,상기 제1 및 제2 패턴부는 노출된 단부 중 상기 제1 또는 제2 외부전극과 접속하지 않는 영역의 노출된 단부로부터 제1 및 제2 패턴부의 중심부를 향해 소정의 폭으로 형성된 금속산화물영역을 가지는 적층 세라믹 커패시터를 제공한다.
상기 금속산화물영역의 폭을 d라고 할때, 상기 적층 세라믹 커패시터는 1μm≤d≤20μm를 만족할 수 있다.
상기 금속 산화물 영역은 제1 및 제2 내부전극에 포함된 금속이 산화되어 형성될 수 있다.
상기 제1 및 제2 패턴부는 상기 제1, 제2 측면 및 제1, 제2 단면으로 노출될 수 있다.
상기 제1 및 제2 패턴부는 상기 제1 및 제2 측면으로 노출될 수 있다.
상기 제1 및 제2 패턴부는 상기 제1, 제2 단면 및 제1 측면으로 노출될 수 있다.
상기 제1 비패턴부는 세라믹 본체의 제1 코너부에 형성되며, 상기 제2 비패턴부는 상기 제1 코너부의 길이 방향 반대편의 2 코너부에 형성될 수 있다.
상기 제1 및 제2 외부전극은 제1 측면에 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 주면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1, 제2 주면 및 제 2 측면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면의 소정의 높이까지 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 밴드 형상으로 형성되며, 제1 및 제2 외부전극에서 제1 또는 제2 비패턴부와 접하는 영역의 폭을 BW, 상기 제1 및 제2 비패턴부의 길이를 a라고 할 때 BW＜a를 만족할 수 있다.
본 발명의 다른 일 실시형태는 복수의 제1 및 제2 세라믹 그린 시트를 마련하는 단계; 제1 패턴부 및 제1 비패턴부를 포함하며 제1 패턴부가 상기 제1 세라믹 그린 시트의 단면을 통해 노출되도록 상기 제1 세라믹 그린 시트 상에 제1 내부전극을 형성하는 단계; 제1 패턴부와 중첩되는 영역을 가지는 제2 패턴부 및 제2 비패턴부를 포함하며, 상기 제2 패턴부가 상기 제2 세라믹 그린 시트의 단면을 통해 노출되도록 상기 제2 세라믹 그린 시트 상에 제2 내부전극을 형성하는 단계; 상기 제1 및 제2 세라믹 그린 시트를 교대로 적층한 뒤 소성하여 제1 및 제2 패턴부의 단부가 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 세라믹 본체를 제조하는 단계; 외부전극이 형성될 세라믹 본체의 외부면에 수지를 도포하여 외부전극과 접속할 제1 및 제2 패턴부의 노출된 단부를 실링하는 단계; 세라믹 본체의 외부면으로 노출된 제1 및 제2 패턴부의 단부 중 실링되지 않은 영역을 산화시켜 금속산화물영역을 형성하는 단계; 및 상기 수지를 제거한 후 상기 제1 및 제2 내부전극과 각각 전기적으로 연결되는 제1 및 제2 외부전극을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
상기 제1 비패턴부는 세라믹 본체의 제1 코너부에 형성되며, 상기 제2 비패턴부는 상기 제1 코너부의 길이 방향 반대편의 2 코너부에 형성되는될 수 있다.
상기 금속산화물영역은 상기 제1 및 제2 패턴부의 상기 제1 또는 제2 외부전극과 접속하지 않는 영역의 노출된 단부로부터 제1 및 제2 패턴부의 내부를 향해 소정의 폭으로 형성될 수 있다.
상기 금속산화물영역의 폭을 d라고 할때, 1μm≤d≤20μm를 만족할 수 있다.
본 발명의 다른 일 실시형태는 복수의 제1 및 제2 세라믹 그린 시트를 마련하는 단계; 제1 패턴부 및 제1 비패턴부를 포함하며 제1 패턴부가 상기 제1 세라믹 그린 시트의 단면을 통해 노출되도록 상기 제1 세라믹 그린 시트 상에 제1 내부전극을 형성하는 단계; 제1 패턴부와 중첩되는 영역을 가지는 제2 패턴부 및 제2 비패턴부를 포함하며, 상기 제2 패턴부가 상기 제2 세라믹 그린 시트의 단면을 통해 노출되도록 상기 제2 세라믹 그린 시트 상에 제2 내부전극을 형성하는 단계; 상기 제1 및 제2 세라믹 그린 시트를 교대로 적층한 뒤 소성하여 제1 및 제2 패턴부의 단부가 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 세라믹 본체를 제조하는 단계; 상기 제1 및 제2 내부전극과 각각 접속하는 제1 및 제2 외부전극을 형성하는 단계; 및 세라믹 본체의 외부면으로 노출된 제1 및 제2 패턴부의 단부 중 외부전극과 접속하지 않은 영역을 산화시켜 금속산화물영역을 형성하는 단계; 를 포함하며, 상기 제1 및 제2 외부전극은 전도성 수지 조성물로 형성되는 적층 세라믹 커패시터의 제조방법을 제공한다.
상기 금속산화물영역을 형성하는 단계는 대기 분위기에서 수행될 수 있다.
상기 전도성 수지 조성물은 대기 분위기에서 산화되지 않는 금속 분말을 포함할 수 있다.
상기 금속 분말은 은(Ag)을 포함할 수 있다.
상기 전도성 수지 조성물은 에폭시(epoxy) 수지를 포함할 수 있다.
상기 제1 비패턴부는 세라믹 본체의 제1 코너부에 형성되며, 상기 제2 비패턴부는 상기 제1 코너부의 길이 방향 반대편의 2 코너부에 형성될 수 있다.
상기 금속산화물영역은 상기 제1 및 제2 패턴부의 상기 제1 또는 제2 외부전극과 접속하지 않는 영역의 노출된 단부로부터 제1 및 제2 패턴부의 내부를 향해 소정의 폭으로 형성될 수 있다.
상기 금속산화물영역의 폭을 d라고 할때, 1μm≤d≤20μm를 만족할 수 있다.
본 발명의 또 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판에 실장된 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 제1 패턴부와 상기 세라믹 본체의 제1 코너부에 형성되는 제1 비패턴부를 가지는 제1 내부전극; 상기 유전체 층을 사이에 두고 상기 제1 패턴부와 중첩되는 영역을 가지며, 상기 중첩된 영역이 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 제2 패턴부와 제2 코너부에 형성되는 제2 비패턴부를 가지는 제2 내부전극; 및 상기 제1 및 제2 내부전극과 접속하는 제1 및 제2 외부전극을 포함하며, 상기 제1 및 제2 패턴부는 노출된 영역 중 상기 제1 또는 제2 외부전극과 접속하지 않는 영역의 노출된 단부로부터 제1 및 제2 패턴부의 중심부를 향해 소정의 폭으로 형성된 금속산화물영역을 가지는 적층 세라믹 커패시터가 실장된 회로 기판을 제공한다.
본 발명의 일 실시형태에 따르면, 용량부를 형성하는 제1 및 제2 내부전극의 중첩 영역이 증가하여 적층 세라믹 커패시터의 용량이 증가될 수 있다.
또한, 노출된 내부전극 패턴부를 산화시킴으로서, 내부전극을 보호하기 위한 별도의 구성이 필요치 않아 적층 세라믹 커패시터의 소형화가 가능하다.
나아가, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 의하면, 외부전극이 세라믹 커패시터의 동일면에 형성되어 실장밀도를 향상시킬 수 있다.
도 1은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체를 개략적으로 나타내는 사시도이다.
도 3은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 4a 및 도 4b는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극 구조를 나타내는 평면도이다.
도 5a 및 도 5b는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 내부전극 구조를 나타내는 평면도이다.
도 6a 및 도 6b는 본 발명의 또 다른 실시형태에 따른 적층 세라믹 커패시터의 내부전극 구조를 나타내는 평면도이다.
도 7은 도 1의 x-z 방향 단면도이다.
도 8은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터가 실장된 회로 기판을 개략적으로 나타내는 사시도이다.
도 9는 도 8의 A-A' 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터
도 1은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터(100)를 개략적으로 나타내는 사시도이다.
도 2는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체(110)를 개략적으로 나타내는 사시도이다.
도 3은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체(100)에 대한 분해 사시도이다.
도 4a 및 도 4b는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극(121,122) 구조를 나타내는 평면도이다.
도 5a 및 도 5b는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 내부전극(121,122) 구조를 나타내는 평면도이다.
도 6a 및 도 6b는 본 발명의 또 다른 실시형태에 따른 적층 세라믹 커패시터의 내부전극(121,122) 구조를 나타내는 평면도이다.
도 7은 도 1의 x-z 방향 단면도이다.
도 1을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 및 제1 및 제2 외부전극(131, 132)을 포함할 수 있다.
상기 세라믹 본체(110)는 서로 대향하는 제1 주면(5) 및 제2 주면(6)과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(1), 제2 측면(2), 제1 단면(3) 및 제2 단면(4)을 가질 수 있다. 상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 상기 세라믹 본체(110)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
상기 세라믹 본체(110)의 사시도인 도 2 및 분해 사시도인 도 3에 나타난 바와 같이 상기 세라믹 본체(110)는 복수의 유전체층(111)과 유전체층(111)상에 형성된 제1 및 제2 내부전극(121,122)을 포함하며, 내부전극이 형성된 복수의 유전체층(111)이 적층되어 형성될수 있다. 또한 제1 및 제2 내부전극(121,122)은 일 유전체층(111)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다.
본 발명의 일 실시형태에 따르면, y-방향은 세라믹 본체의 두께 방향으로서, 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, x-방향은 세라믹 본체의 길이 방향이며, z-방향은 세라믹 본체의 폭 방향일 수 있다.
상기 세라믹 본체(110)는 길이 방향이 폭 방향 또는 두께 방향보다 길게 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 제1 주면(5)에 수평으로 배치될 수 있다.
본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
도 4a 및 도 4b는 본 발명 일 실시형태에 따른 유전체층(111)과 상기 유전체층 상에 형성된 제1 및 제2 내부전극(121,122)을 나타내는 평면도이다.
도 4a 및 도 4b를 참조하면, 상기 제1 및 제2 내부전극(121,122)은 패턴부(121a, 122a)와 비패턴부(121b, 122b)로 이루어지며, 여기서 패턴부(121a,122a)라 함은 유전체층 상에 내부전극 패턴이 형성된 영역을 의미하고, 비패턴부(121b,122b)는 패턴부의 단부로 형성된 변을 연장하여 만들 수 있는 사각형 중 가장 큰 사각형 영역에서 내부전극 패턴이 인쇄되지 않은 영역이다.
제1 내부전극(121)은 제1 패턴부(121a)와 제1 비패턴부(121b)를 포함하며, 제2 내부전극(122)은 제2 패턴부(122a)와 제2 비패턴부(122b)를 포함한다.
즉 제1 패턴부와 제1 비패턴부를 합하는 경우 및 제2 패턴부와 제2 비패턴부를 합하는 경우 사각형 형상이 될 수 있다.
상기 제1 비패턴부는 상기 세라믹 본체의 제1 코너부에 형성될 수 있으며, 상기 제2 비패턴부는 상기 세라믹 본체의 제2 코너부에 형성될 수 있다.
본 명세서에 사용되는 용어 '코너부'는 2개의 면이 만나 형성되는 모서리 부근의 영역을 의미한다. 단면상의 개념으로 설명한다면, 본 발명 세라믹 본체의 x-z 단면상에서 사각형의 꼭지점 부근의 영역을 지칭하는 개념이며 반드시 3차원 상의 모서리 또는 평면상의 꼭지점과 접할 필요는 없으며 인접한 영역을 의미하는 것으로 넓게 해석되어야 한다.
상기 제2 코너부는 상기 제1 코너부의 길이 방향 반대편에 형성되어 있다.
상기 제1 및 제2 패턴부는 서로 중첩되는 영역을 가지며, 상기 세라믹 본체의 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 단부가 노출될 수 있다.
또한 상기 제1 및 제2 패턴부는 금속산화물영역(121a',122a')을 포함한다.
후술하겠지만, 상기 제1 패턴부(121a)의 노출된 단부 중 제2 패턴부(122a)와 중첩되지 않은 영역과 연결되도록 제1 외부전극(131)이 형성되고, 상기 제2 패턴부(122a)의 노출된 단부 중 제1 패턴부(121a)와 중첩되지 않은 영역과 연결되도록 제2 외부전극(132)이 형성될 수 있다.
상기 제1 및 제2 패턴부(121a,122a)는 노출된 단부 중 상기 제1 또는 제2 외부전극(131,132)과 접속하지 않는 영역의 노출된 단부로부터 제1 및 제2 패턴부(121a,122a)의 중심부를 향해 소정으로 폭으로 형성된 금속산화물영역(121a',122a')을 가질 수 있다.
즉, 제1 및 제2 패턴(121a,122a)부는 세라믹 본체의 외부면으로 노출된 가장자리에 중 외부전극과 접속하지 않는 영역에 형성된 금속산화물영역(121a',122a')을 포함한다.
상기 금속산화물영역(121a',122a')은 제1 및 제2 패턴부에 포함된 금속이 산화되어 형성된 영역으로 절연성을 가지고 금속산화물영역 내부의 패턴을 보호할 수 있다.
이에 한정되는 것은 아니나 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들 합금의 산화물일 수 있다.
도 4a 및 도 4b에 도시된 바와 같이 상기 금속산화물영역(121a',122a')의 폭을 d라고 할 때, d는 1μm≤d≤20μm로 형성될 수 있다. 금속산화물영역이 20μm를 초과하여 형성되면 산화에 의한 팽창으로 불균형이 발생하여 크랙이 생길 수 있고, 초기 설계한 용량의 95% 미만으로 용량이 감소하게 된다.
또한 금속산화물영역이 1μm 미만으로 형성되는 경우, 국부적으로 산화가 되지 않는 부분이 발생하게 되어 내부전극을 외부로부터 보호할 수 없으며, 나아가 추후 도금공정에서 산화되지 않은 영역까지 도금되어 쇼트(short)가 발생할 수 있다.
따라서 상기 금속산화물영역의 폭(d)은 1μm 내지 20μm로 형성될 수 있다.
본 발명의 일 실시형태에 의하면 도 4a 및 도 4b에 도시된 바와 같이 상기 제1 및 제2 패턴부(121a,122a)는 상기 제1, 제2 측면 및 제1, 제2 단면 모두로 노출될 수 있다. 다시 말하면 패턴부(121a,122a)와 비패턴부(121b,122b)로 이루어진 내부전극(121,122)이 유전체층(111)과 동일한 면적을 가지도록 형성할 수 있다.
본 실시형태와 같이 내부전극(121,122)이 유전체층(111)과 동일한 면적으로 형성되어 제1 및 제2 패턴부(121a,122a)가 세라믹 본체의 양측면 및 양단면 모두로 노출되는 경우 용량을 증가시킬 수 있다. 종래에는 내부전극의 보호를 위해 외부전극과 연결되는 영역을 제외하고는 내부전극이 세라믹 본체의 외부면으로 노출되지 않도록 내부전극 패턴을 형성하였다. 즉, 유전체층 상에서 내부전극 패턴의 주변에 마진부가 존재하였다. 하지만 본 발명은 제1 및 제2 내부전극 간의 전기적 도통을 방지하기 위한 비패턴부(121b,122b)를 제외하고는 유전체층(111) 전체에 내부전극 패턴을 형성함으로써 종래 마진부의 면적 비율만큼 용량을 증가시킬 수 있다. 즉 종래에는 외부전극과의 연결성 확보를 위해 제1 및 제2 내부전극 패턴부의 중첩되지 않는 영역만 세라믹 본체의 외부면으로 노출되었으나, 본 발명은 제1 및 제2 패턴부의 중첩되는 영역이 세라믹 본체의 외부면으로 노출되게 함으로써 최대의 용량을 구현할 수 있다.
다만, 내부전극이 외부로 노출되는 경우 부식에 의해 패턴부가 손상되거나 도금 과정에서 쇼트(short)가 발생할 수 있으므로 본 발명은 노출된 단부로부터 일정 폭으로 금속산화물영역(121a',122a')을 형성하여 외부로부터 내부전극을 보호할 수 있다.
본 발명의 다른 실시형태에 의하면 도 5a 및 도 5b에 도시된 바와 같이 상기 제1 및 제2 패턴부(121a,122a)는 상기 제1 및 제2 측면으로 노출되고 제1 및 제2 단면으로는 노출되지 않을 수 있다. 이 경우 유전체층(111)의 제1 및 제2 단면과 인접한 영역에는 내부전극이 형성되지 않으나, 제1 및 제2 측면으로 노출되기 위해 연장된 패턴부(121a,122a)의 면적 비율만큼 용량이 증가된다.
또한 도 6a 및 도 6b에 도시된 바와 같이 상기 제1 및 제2 패턴부(121a,122a)는 상기 제1, 제2 단면 및 제1 측면으로 노출되고 제2 측면으로는 노출되지 않을 수 있다. 본 실시형태 역시 종래 양 단면 및 양 측면에 마진부를 포함하는 경우에 비해 연장된 패턴부의 면적 비율만큼 용량이 증가된다.
본 발명의 일 실시형태에 따르면 제1 내부전극(121)과 연결되도록 제1 외부전극(131)이 형성되고 제2 내부전극(122)과 연결되도록 제2 외부전극(132)이 형성될 수 있다.
구체적으로 상기 제1 외부전극(131)은 상기 제1 패턴부(121a) 중 상기 제2 패턴부(122a)와 중첩되지 않은 영역과 연결되고 상기 제2 외부전극(132)은 상기 제2 패턴부(122a) 중 상기 제1 패턴부(121a)와 중첩되지 않은 영역과 연결될 수 있다.
상기 제1 외부전극은 제2 패턴부와 접촉되지 않도록 제1 패턴부의 일부와 연결될 수 있고, 상기 제2 외부전극은 제1 패턴부와 접촉되지 않도록 제2 인출부의 일부와 연결될 수 있다.
본 발명의 일 실시형태에 따르면 제1 및 제2 패턴부는 서로 중첩되는 노출된 단부를 가지되, 각각 서로 다른 극성을 나타내는 제1 및 제2 외부전극과 연결될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 제1 및 제2 외부전극(131,132)은 도 1에 나타난 바와 같이 제1 측면에 형성될 수 있으며 적층 세라믹 커패시터의 동일면에 외부전극이 형성되는 경우 실장 면적이 감소하여 회로기판의 실장 밀도를 향상시킬 수 있다
나아가 본 발명의 실시형태에 따르면 제1 및 제2 외부전극(131,132)의 구조는 다양하게 변형될 수 있으며, 제1 측면에서 제1, 제2 주면 및 제2 측면 중 적어도 일면으로 연장되어 형성될 수 있다.
구체적으로 상기 제1 및 제2 외부전극(131,132)은 상기 제1 측면에서 상기 제1 주면으로 연장되어 형성되거나, 상기 제1 및 제2 주면으로 연장되어 형성되거나, 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성될 수 있다.
나아가 상기 제1 및 제2 외부전극(131,132)은 상기 제1 측면에서 상기 제1, 제2 주면 및 제 2 측면으로 연장되어 형성될 수 있으며, 이 경우 상기 제1 및 제2 외부전극은 한글 자음 'ㅁ'자 형상일 수 있다.
또한 상기 제1 및 제2 외부전극(131,132)은 상기 제1 측면에서 상기 제1 및 제2 주면의 소정의 높이까지 연장되어 형성될 수 있으며, 제1 측면에서 상기 제1 및 제2 단면으로 소정의 높이까지 연장되도록 형성될 수 있다.
본 발명의 실시형태와 같이 외부전극을 연장한 경우 회로기판 실장 시 솔더와의 접촉 면적이 증가하게 되어 랜딩(landing)의 안정성을 확보할 수 있어 적층 세라믹 커패시터의 고착 강도를 향상시킬 수 있다.
도 7은 도 1의 x-z 평면에 대한 단면도이다.
도 7을 참조하여 보면, 제1 및 제2 외부전극(131,132)에서 제1 또는 제2 비패턴부(121b,122b)와 접하는 영역의 폭을 BW, 제 및 제2 비패턴부의 길이를 a라고 할 때, BW＜a를 만족할 수 있다.
BW가 a와 같거나 a보다 커지는 경우, 제1 및 제2 내부전극(121,122)이 전기적으로 연결되는 문제가 발생하기 때문이다.
나아가 도시되지 않았으나, 상기 외부전극(131,132)은 반드시 세라믹 본체(110)의 모서리와 접하도록 형성될 필요는 없으며, 세라믹 본체의 모서리와 일정 간격 이격되어 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극은 노출되는 단부까지 중첩 영역이 형성되어 적층 세라믹 커패시터의 용량이 증가될 수 있다. 또한, 제1 및 외부전극이 세라믹 본체의 동일면에 형성되어 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
나아가 본 발명의 실시형태에 따르면, 상기 내부전극 내부를 보호하기 위한 별도의 구성 없이 금속산화물영역을 형성하여 내부전극을 보호함으로써, 적층 세라믹 커패시터의 크기를 감소시킬 수 있다.
적층 세라믹 커패시터의 제조방법 1
본 발명의 다른 실시형태는 복수의 제1 및 제2 세라믹 그린 시트를 마련하는 단계; 제1 패턴부(121a) 및 제1 비패턴부(121b)를 포함하며 제1 패턴부가 상기 제1 세라믹 그린 시트의 단면을 통해 노출되도록 상기 제1 세라믹 그린 시트 상에 제1 내부전극(121)을 형성하는 단계; 제1 패턴부(121a)와 중첩되는 영역을 가지는 제2 패턴부(122a) 및 제2 비패턴부(122b)를 포함하며, 상기 제2 패턴부가 상기 제2 세라믹 그린 시트의 단면을 통해 노출되도록 상기 제2 세라믹 그린 시트 상에 제2 내부전극(122)을 형성하는 단계; 상기 제1 및 제2 세라믹 그린 시트를 교대로 적층한 뒤 소성하여 제1 및 제2 패턴부(121a,122a)의 단부가 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 세라믹 본체(110)를 제조하는 단계; 외부전극이 형성될 세라믹 본체의 외부면에 수지를 도포하여 외부전극과 접속할 제1 및 제2 패턴부의 노출된 단부를 실링하는 단계; 세라믹 본체의 외부면으로 노출된 제1 및 제2 패턴부의 단부 중 실링되지 않은 영역을 산화시켜 금속산화물영역(121a'122a')을 형성하는 단계; 및 상기 수지를 제거한 후 상기 제1 및 제2 내부전극과 각각 전기적으로 연결되는 제1 및 제2 외부전극(131,132)을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
상술한 적층 세라믹 커패시터의 형상에 관한 설명과 중복되는 설명은 생략하고 이하 적층 세라믹 커패시터의 제조방법에 대해 자세히 서술한다.
이에 한정되는 것은 아니나 제1 및 제2 내부전극(121,122)을 형성하는 단계는 유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극을 인쇄하는 방법에 의해 수행될 수 있다.
다음으로, 제1 및 제2 내부전극이 형성된 복수의 제1 및 제2 세라믹 그린 시트를 번갈아 적층하고, 적층 방향으로부터 가압하여 적층된 제1 및 제2 세라믹 시트와 제1 및 제2 내부 전극을 서로 압착시킨 후 소성한다.
이렇게 하여 복수의 유전체층(111)과 복수의 제1 및 제2 내부 전극(121,122)이 교대로 적층된 적층체를 구성하게 된다.
다음으로, 상기 적층체를 각각의 적층 세라믹 커패시터에 대응하는 영역마다 절단하여 칩화하고, 절단된 칩을 고온에서 가소 및 소성한 후 연마하여 제1 및 제2 내부 전극(121, 122)을 갖는 세라믹 본체(110)를 완성한다.
상기 제1 및 제2 내부전극(121,122)의 제1 및 제2 패턴부(121a,122a)는 서로 중첩되는 영역을 가지며, 제1 및 제2 패턴부의 단부가 상기 세라믹 본체의 적어도 일면으로 노출된다. 나아가 노출된 제1 및 제2 패턴부의 단부는 서로 중첩되는 영역을 가진다.
다음으로 세라믹 본체의 외부면 중 외부전극이 형성될 위치에 수지를 도포하여 노출된 패턴부의 노출된 단부 중 일부를 실링한 뒤 실링 되지 않은 제1 및 제2 패턴부의 노출된 단부를 산화시켜 금속산화물영역(121a',122a')을 형성한다. 상기 수지는 특별히 제한되지 않으며 에폭시 수지를 사용할 수 있다.
외부전극 형성위치를 미리 실링하여 보호하지 않는 경우, 노출된 패턴부의 단부가 모두 산화되어 외부전극과의 전기적 도통을 확보할 수 없기 때문이다.
상기 금속산화물영역(121a',122a')은 1μm 내지 20μm의 두께로 형성될 수 있다.
금속산화물영역(121a',122a') 형성 후 실링을 위해 도포된 수지를 제거하고, 제1 및 제2 패턴부와 각각 전기적으로 접속하는 제1 및 제2 외부전극(131,132)을 형성하여 본 발명 적층 세라믹 커패시터를 얻을 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 이에 제한되는 것은 아니나, 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다. 상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스, 유기 수지 등일 수 있다.
상기 제1 및 제2 외부전극(131, 132)을 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체를 디핑(dipping)하여 형성할 수도 있으며, 도금, 인쇄 등의 다양한 방법을 사용할 수도 있음은 물론이다.
적층 세라믹 커패시터의 제조방법 2
본 발명의 다른 일 실시형태에 따르면, 복수의 제1 및 제2 세라믹 그린 시트를 마련하는 단계; 제1 패턴부(121a) 및 제1 비패턴부(121b)를 포함하며 제1 패턴부가 상기 제1 세라믹 그린 시트의 단면을 통해 노출되도록 상기 제1 세라믹 그린 시트 상에 제1 내부전극(121)을 형성하는 단계; 제1 패턴부(121a)와 중첩되는 영역을 가지는 제2 패턴부(122a) 및 제2 비패턴부(122b)를 포함하며, 상기 제2 패턴부가 상기 제2 세라믹 그린 시트의 단면을 통해 노출되도록 상기 제2 세라믹 그린 시트 상에 제2 내부전극(122)을 형성하는 단계; 상기 제1 및 제2 세라믹 그린 시트를 교대로 적층한 뒤 소성하여 제1 및 제2 패턴부의 단부가 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 세라믹 본체(110)를 제조하는 단계; 상기 제1 및 제2 내부전극과 각각 접속하는 제1 및 제2 외부전극(131,132)을 형성하는 단계; 및 세라믹 본체의 외부면으로 노출된 제1 및 제2 패턴부의 단부 중 외부전극과 접속하지 않은 영역을 산화시켜 금속산화물영역(121a',122a')을 형성하는 단계; 를 포함하며, 상기 제1 및 제2 외부전극은 전도성 수지 조성물로 형성되는 적층 세라믹 커패시터의 제조방법을 제공한다.
상술한 세라믹 본체의 제조방법과 동일한 방법으로 제1 및 제2 내부 전극(121, 122)을 갖는 세라믹 본체(110)를 마련한다.
본 실시형태에서는 외부전극 형성위치에 수지를 도포하는 대신 전도성 수지 조성물을 이용하여 제1 및 제2 패턴부(121a,122a)와 각각 전기적으로 접속하도록 제1 및 제2 외부전극(131,132)을 형성한 다음, 세라믹 본체의 외부면으로 노출된 제1 및 제2 패턴부의 단부 중 제1 또는 제2 외부전극과 접속하지 않은 영역을 산화시켜 금속산화물영역(121a',122a')을 형성한다.
본 실시형태의 경우 금속산화물영역의 형성을 위한 산화단계는 대기분위기에서 수행되며, 상기 제1 및 제2 외부전극을 형성하는 전도성 수지 조성물은 대기분위기에서 산화되지 않는 금속 분말과 베이스 수지를 포함한다.
만일 제1 및 제2 외부전극(131,132)을 형성하는 전도성 수지 조성물에 포함된 금속 분말이 대기분위기에서 산화되는 금속일 경우, 금속산화물영역(121a',122a') 형성 시 제1 및 제2 외부전극의 표면에 노출된 상기 금속 분말까지 산화되어 외부와의 전기적 연결을 확보할 수 없게 된다. 즉 외부전극까지 산화되어 외부전극의 기능을 잃게 된다.
따라서 수지로 실링하지 않고 본 실시예와 같이 전도성 수지 조성물을 이용하여 외부전극을 형성하는 경우 반드시 대기분위기에서는 산화되지 않는 금속 분말을 포함하여야 하며, 이에 제한되는 것은 아니나 상기 금속 분말은 은(Ag)을 포함할 수 있다. 나아가 상기 금속 분말은 대기분위기에서 산화되는 금속의 표면에 은(Ag)과 같이 대기분위기에서 산화되지 않는 금속 분말이 코팅된 것일 수 있다. 이 경우, 금속 분말의 표면이 대기분위기에서 산화되지 않으므로 내부에 존재하는 대기분위기에서 산화되는 금속을 보호할 수 있다.
상기 베이스 수지는 이에 제한되는 것은 아니나 에폭시 수지를 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)을 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체를 디핑(dipping)하여 형성할 수도 있으며, 도금, 인쇄 등의 다양한 방법을 사용할 수도 있음은 물론이다.
적층 세라믹 커패시터가 실장된 회로 기판
도 8은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터가 실장된 회로 기판을 개략적으로 나타내는 사시도이고 도 9는 도 8의 A-A' 단면도이다.
도 8 및 도 9를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터가 실장된 회로 기판(200)은 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222) 및 상기 제1 및 제2 전극 패드와 접촉하여 상기 인쇄회로기판에 실장되는 적층 세라믹 커패시터(100)를 포함한다.
이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 적층 세라믹 커패시터가 실장된 회로 기판에 관한 내용 중 상술한 적층 세라믹 커패시터와 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
본 발명의 실시형태와 같이, 적층 세라믹 커패시터의 외부전극이 동일면에 형성되어 회로기판에 실장되는 경우 제1 및 제2 전극패드와 제1 및 제2 외부전극의 접촉면적이 증가하여 실장밀도와 고착력이 향상된다.
실험 예
하기 표 1은 금속산화물영역의 폭에 따른 크랙발생율, 도금 공정에서의 쇼트(short)발생율 및 설계대비용량을 나타낸다.
본 실험 예의 적층 세라믹 커패시터는 상술한 제조방법 2의 방법으로 제조되었으며, 약 1.0um의 세라믹 그린시트를 약 250층으로 적층하고 소성하여 길이(L)×폭(W)×두께(T)이 약 0.6 mm ×0.3 mm×0.3 mm가 되도록 마련하였다.
여기서, 제작 공차는 길이(L)×폭(W)×두께(T)가 ±0.05 mm 내의 범위로 정하였고, 이를 만족하면 실험하여 크랙발생율, 도금 공정에서의 쇼트(short)발생율 및 설계대비용량을 측정하였다.
금속산화물영역의 폭(μm) 크랙발생율(%) 도금공정 쇼트 발생율(%) 설계대비용량(%)
0.7* 0 5 100
1 0 0 100
1.5 0 0 100
2 0 0 100
5 0 0 100
10 0 0 100
15 0 0 100
18 0 0 100
20 0 0 100
22* 3 0 98
25* 5 0 95
30* 10 0 90
*는 비교예를 나타냄
상기 표 1에 나타난 바와 같이 금속산화물영역의 폭이 20μm를 초과하는 경우 산화에 의한 팽창에 의한 크랙발생율이 증가하며 패턴부가 지나치게 많이 산화되어 용량이 저하되는 문제가 있다. 또한 금속산화물영역의 폭이 1μm 이상이어야 도금공정에서 쇼트가 발생하지 않는다.
따라서 상술한 바와 같이 상기 금속산화물영역은 1μm 내지 20μm로 형성되는 것이 바람직하다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 커패시터 110 : 세라믹 본체
111 : 유전체 층 121, 122 : 제1 및 제2 내부전극
121a, 122a : 제1 및 제2 패턴부 121a',122a' : 금속산화물영역
131,132 : 제1 및 제2 외부전극
200 : 적층 세라믹 커패시터가 실장된 회로 기판
210 : 회로 기판 221 : 제1 전극 패드
222 : 제2 전극 패드 230 : 솔더

Claims (17)

  1. 인쇄회로기판에 실장될 수 있는 적층 세라믹 커패시터로서,
    유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖고, 상기 제1 측면을 실장면으로 포함하는, 세라믹 본체;
    단부가 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 제1 패턴부와 제1 비패턴부를 가지고, 상기 제1 측면과 수직하도록 배치되는, 제1 내부전극;
    상기 유전체 층을 사이에 두고 상기 제1 패턴부와 중첩되는 영역을 가지며, 단부가 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 제2 패턴부와 제2 비패턴부를 가지고, 상기 제1 측면과 수직하도록 배치되는, 제2 내부전극; 및
    상기 제1 및 제2 내부전극과 접속하고, 상기 제1 측면 상에 배치되는, 제1 및 제2 외부전극;
    을 포함하며,
    상기 제1 및 제2 패턴부는 노출된 단부 중 상기 제1 또는 제2 외부전극과 접속하지 않는 영역의 노출된 단부로부터 제1 및 제2 패턴부의 중심부를 향해 소정의 폭으로 형성된 금속산화물영역을 가지며,
    상기 제1 내부전극과 상기 제1 외부전극 간에 서로 접촉하는 면의 적어도 일부에는 금속 산화물층이 형성되고, 상기 제2 내부전극과 상기 제2 외부전극 간에 서로 접촉하는 면의 적어도 일부에는 금속 산화물층이 형성되는,
    적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 금속산화물영역의 폭을 d라고 할때, 1μm≤d≤20μm를 만족하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 금속 산화물 영역은 제1 및 제2 내부전극에 포함된 금속이 산화되어 형성된 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 패턴부는 상기 제1, 제2 측면 및 제1, 제2 단면으로 노출되는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 패턴부는 상기 제1 및 제2 측면으로 노출되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 패턴부는 상기 제1, 제2 단면 및 제1 측면으로 노출되는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 비패턴부는 세라믹 본체의 제1 코너부에 형성되며, 상기 제2 비패턴부는 상기 제1 코너부의 길이 방향 반대편의 2 코너부에 형성되는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 주면으로 연장되어 형성되는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면으로 연장되어 형성되는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성되는 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1, 제2 주면 및 제 2 측면으로 연장되어 형성되는 적층 세라믹 커패시터.
  12. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면의 소정의 높이까지 연장되어 형성되는 적층 세라믹 커패시터.
  13. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 밴드 형상으로 형성되며, 제1 및 제2 외부전극에서 제1 또는 제2 비패턴부와 접하는 영역의 폭을 BW, 상기 제1 및 제2 비패턴부의 길이를 a라고 할 때 BW＜a를 만족하는 적층 세라믹 커패시터.
  14. 복수의 제1 및 제2 세라믹 그린 시트를 마련하는 단계;
    제1 패턴부 및 제1 비패턴부를 포함하며 제1 패턴부가 상기 제1 세라믹 그린 시트의 단면을 통해 노출되도록 상기 제1 세라믹 그린 시트 상에 제1 내부전극을 형성하는 단계;
    제1 패턴부와 중첩되는 영역을 가지는 제2 패턴부 및 제2 비패턴부를 포함하며, 상기 제2 패턴부가 상기 제2 세라믹 그린 시트의 단면을 통해 노출되도록 상기 제2 세라믹 그린 시트 상에 제2 내부전극을 형성하는 단계;
    상기 제1 및 제2 세라믹 그린 시트를 교대로 적층한 뒤 소성하여 제1 및 제2 패턴부의 단부가 상기 제1, 제2 측면 및 제1, 제2 단면 중 하나 이상의 면으로 노출되는 세라믹 본체를 제조하는 단계;
    외부전극이 형성될 세라믹 본체의 외부면에 수지를 도포하여 외부전극과 접속할 제1 및 제2 패턴부의 노출된 단부를 실링하는 단계;
    세라믹 본체의 외부면으로 노출된 제1 및 제2 패턴부의 단부 중 실링되지 않은 영역을 산화시켜 금속산화물영역을 형성하는 단계; 및
    상기 수지를 제거한 후 상기 제1 및 제2 내부전극과 각각 전기적으로 연결되는 제1 및 제2 외부전극을 형성하는 단계;
    를 포함하는 적층 세라믹 커패시터의 제조방법.
  15. 제14항에 있어서,
    상기 제1 비패턴부는 세라믹 본체의 제1 코너부에 형성되며, 상기 제2 비패턴부는 상기 제1 코너부의 길이 방향 반대편의 2 코너부에 형성되는 적층 세라믹 커패시터의 제조방법.
  16. 제14항에 있어서,
    상기 금속산화물영역은 상기 제1 및 제2 패턴부의 상기 제1 또는 제2 외부전극과 접속하지 않는 영역의 노출된 단부로부터 제1 및 제2 패턴부의 내부를 향해 소정의 폭으로 형성되는 적층 세라믹 커패시터의 제조방법.
  17. 제16항에 있어서,
    상기 금속산화물영역의 폭을 d라고 할때, 1μm≤d≤20μm를 만족하는 적층 세라믹 커패시터의 제조방법.

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