JP2018182039A - 積層セラミックコンデンサ及びその製造方法 - Google Patents

Abstract

【課題】内部電極と外部電極との導通を確保可能な積層セラミックコンデンサを提供する。【解決手段】積層セラミックコンデンサは、セラミック素体と、第１及び第２外部電極と、を具備する。上記セラミック素体は、第１方向に沿って積層された複数のセラミック層と、上記複数のセラミック層の間に交互に配置された第１及び第２内部電極と、上記第１方向に直交する第２方向を向いた第１及び第２端面と、上記第１及び第２端面に上記第１方向に沿って形成された第１及び第２内溝部と、を有する。上記第１及び第２外部電極は、上記第１及び第２端面を覆う。上記第１内部電極は、上記第１端面に引き出され、上記第１内溝部において突出している。上記第２内部電極は、上記第２端面に引き出され、上記第２内溝部において突出している。【選択図】図４

Description

本発明は、積層セラミックコンデンサ及びその製造方法に関する。

積層セラミックコンデンサでは、内部電極が引き出されたセラミック素体の端面に外部電極が設けられ、内部電極と外部電極とが導通させられる。しかしながら、焼成時などにセラミック素体の端面近傍において内部電極が酸化することにより、内部電極と外部電極との導通が妨げられる場合がある。

これに対し、酸化した内部電極の端部を薬液や研磨などによって除去することにより、内部電極と外部電極との導通を確保する技術が知られている（例えば、特許文献１，２参照）。

特開２０１６−１３４４５６号公報 特開２０１０−２０５８１２号公報

しかしながら、酸化した内部電極の端部を除去する手法では、薬液や研磨屑などの残留による影響で、積層セラミックコンデンサの性能の低下が生じやすい。

以上のような事情に鑑み、本発明の目的は、内部電極と外部電極との導通を確保可能な積層セラミックコンデンサ及びその製造方法を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、セラミック素体と、第１及び第２外部電極と、を具備する。
上記セラミック素体は、第１方向に沿って積層された複数のセラミック層と、上記複数のセラミック層の間に交互に配置された第１及び第２内部電極と、上記第１方向に直交する第２方向を向いた第１及び第２端面と、上記第１及び第２端面に上記第１方向に沿って形成された第１及び第２内溝部と、を有する。
上記第１及び第２外部電極は、上記第１及び第２端面を覆う。
上記第１内部電極は、上記第１端面に引き出され、上記第１内溝部において突出している。
上記第２内部電極は、上記第２端面に引き出され、上記第２内溝部において突出している。

この構成では、第１及び第２内部電極が第１及び第２内溝部において突出しているため、少なくとも第１及び第２内溝部において第１及び第２内部電極と第１及び第２外部電極とが導通する。このため、第１及び第２内部電極が第１及び第２端面に隣接する領域で酸化していても、第１及び第２内部電極と第１及び第２外部電極との導通を確保することができる。

上記セラミック素体は、複数の上記第１及び第２内溝部を有してもよい。
この構成では、第１及び第２内部電極と第１及び第２外部電極との導通をより確実に得ることができる。

上記第１及び第２外部電極は、上記第１及び第２内溝部に対応し、上記第１方向に沿って形成された第１及び第２外溝部を有してもよい。
この構成では、積層セラミックコンデンサの実装時に、半田が第１及び第２外溝部に沿って濡れ上がることにより、半田による接合強度が増大する。

上記第１及び第２外部電極は、スパッタ膜として構成されていてもよい。
この構成では、湿式プロセスを用いずに第１及び第２外部電極を形成することができる。

本発明の一実施形態に係る積層セラミックコンデンサの製造方法では、第１方向に沿って積層された複数のセラミック層と、上記複数のセラミック層の間に交互に配置された第１及び第２内部電極と、上記第１方向に直交する第２方向を向いた第１及び第２端面と、を有し、上記第１内部電極が上記第１端面に引き出され、上記第２内部電極が上記第２端面に引き出された未焼成のセラミック素体が作製される。
上記セラミック素体が焼成される。
焼成された上記セラミック素体の上記第１及び第２端面に、短パルスレーザの照射によって、上記第１方向に沿って第１及び第２溝部が形成され、上記第１及び第２溝部において上記第１及び第２内部電極が突出させられる。
上記第１及び第２溝部が形成された上記第１及び第２端面に第１及び第２外部電極が形成される。
上記短パルスレーザは、ピコ秒レーザ又はフェムト秒レーザであってもよい。

この構成では、短パルスレーザの照射によって、第１及び第２内部電極が突出している第１及び第２溝部を形成することができる。これにより、第１及び第２内部電極と第１及び第２外部電極との導通が確保された積層セラミックコンデンサを製造することができる。

上記第１及び第２外部電極をスパッタリングによって形成してもよい。
この構成では、湿式プロセスを用いずに第１及び第２外部電極を形成することができる。

焼成された上記セラミック素体を再酸化させた後に、上記第１及び第２溝部を形成してもよい。
この構成では、セラミック素体を再酸化させることにより、容量の大きい積層セラミックコンデンサが得られやすくなる。また、セラミック素体を再酸化させる際に第１及び第２内部電極が第１及び第２端面に隣接する領域において酸化しても、その後に第１及び第２内溝部を形成することにより第１及び第２内部電極を露出させることができる。これにより、第１及び第２内部電極と第１及び第２外部電極との導通を確保することができる。

内部電極と外部電極との導通を確保可能な積層セラミックコンデンサ及びその製造方法を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１のＡ−Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ−Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサのセラミック素体の斜視図である。 上記セラミック素体の図４のＣ−Ｃ'線に沿った断面図である。 上記セラミック素体の図５の領域Ｐを拡大して示す部分断面図である。 上記積層セラミックコンデンサの実装時の状態を示す図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 ステップＳ０１におけるセラミック素体の分解斜視図である。 ステップＳ０２で得られるセラミック素体の斜視図である。 ステップＳ０２の後のセラミック素体の状態を例示する部分断面図である。 ステップＳ０３の後のセラミック素体の状態を例示する部分断面図である。 ステップＳ０４におけるセラミック素体の斜視図である。 ステップＳ０５におけるセラミック素体の断面図である。 ステップＳ０５におけるセラミック素体の断面図である。 ステップＳ０５におけるセラミック素体の断面図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０の基本構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。セラミック素体１１は、Ｘ軸方向を向いた第１端面Ｅ１及び第２端面Ｅ２と、Ｙ軸方向を向いた２つの側面と、Ｚ軸方向を向いた２つの主面と、を有する。セラミック素体１１の各面を接続する稜部は面取りされている。

なお、セラミック素体１１の形状は、上記のものに限定されない。つまり、セラミック素体１１は、図１〜３に示すような直方体形状でなくてもよい。例えば、セラミック素体１１の各面は曲面であってもよく、セラミック素体１１は全体として丸みを帯びた形状であってもよい。

第１外部電極１４は、セラミック素体１１の第１端面Ｅ１を覆っている。第２外部電極１５は、セラミック素体１１の第２端面Ｅ２を覆っている。外部電極１４，１５は、セラミック素体１１を挟んでＸ軸方向に対向し、積層セラミックコンデンサ１０の端子として機能する。

外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

外部電極１４，１５は、セラミック素体１１の端面Ｅ１，Ｅ２から主面に延出し、僅かながら側面にも回り込んでいる。これにより、外部電極１４，１５は、Ｙ軸方向から見たときの外観がＵ字状である。また、外部電極１４，１５のＸ−Ｚ平面に平行な断面もＵ字状である。

なお、外部電極１４，１５の形状は、図１に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の端面Ｅ１，Ｅ２から一方の主面のみに延び、Ｘ−Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５における側面への延出量が主面への延出量と同等であってもよい。更に、外部電極１４，１５は、セラミック素体１１の主面及び側面に延出せず、端面Ｅ１，Ｅ２内に留まっていてもよい。

セラミック素体１１は、誘電体セラミックスで形成されている。セラミック素体１１は、誘電体セラミックスに覆われた第１内部電極１２及び第２内部電極１３を有する。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。

つまり、内部電極１２，１３は、セラミック層を挟んでＺ軸方向に対向している。第１内部電極１２は、セラミック素体１１の第１端面Ｅ１に引き出され、第１外部電極１４に接続されている。第２内部電極１３は、セラミック素体１１の第２端面Ｅ２に引き出され、第２外部電極１５に接続されている。

内部電極１２，１３はそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の内部電極として機能する。内部電極１２，１３を形成する電気の良導体としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

セラミック素体１１では、内部電極１２，１３間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

なお、セラミック層は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などで構成してもよい。

上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。

なお、本実施形態に係る積層セラミックコンデンサ１０の基本構成は、図１〜３に示す構成に限定されず、適宜変更可能である。例えば、内部電極１２，１３の枚数やセラミック層の厚さは、積層セラミックコンデンサ１０に求められるサイズや性能に応じて、適宜決定可能である。

［積層セラミックコンデンサ１０の詳細構成］
図４は、積層セラミックコンデンサ１０のセラミック素体１１の斜視図である。セラミック素体１１では、第１端面Ｅ１に第１内溝部１６が形成され、第２端面Ｅ２に第２内溝部１７が形成されている。内溝部１６，１７は、Ｘ軸方向に窪み、Ｚ軸方向に沿って直線状に延びる溝として構成される。

内溝部１６，１７は、端面Ｅ１，Ｅ２の鏡面対称となる位置に、それぞれ３本ずつＹ軸方向に間隔をあけて配置されている。各内溝部１６，１７は、各端面Ｅ１，Ｅ２においてすべての内部電極１２，１３のＸ軸方向端部を通過するように、端面Ｅ１，Ｅ２のＺ軸方向の全幅にわたって延びている。

図５は、セラミック素体１１の図４のＣ−Ｃ'線に沿った断面図である。つまり、図５は、セラミック素体１１における内溝部１６，１７に沿った断面を示している。第１内部電極１２は、第１内溝部１６に形成された第１突出部１２ａを有する。第２内部電極１３は、第２内溝部１７に形成された第２突出部１３ａを有する。

図６は、図５の一点鎖線で囲んだ領域Ｐを拡大して示す部分断面図である。第１突出部１２ａは、第１内溝部１６においてＸ軸方向に突出して剥き出しになっている。これと同様に、第２突出部１３ａは、第２内溝部１７においてＸ軸方向に突出して剥き出しになっている。

これにより、外部電極１４，１５は、端面Ｅ１，Ｅ２において剥き出しになっている突出部１２ａ，１３ａと確実に導通することができる。つまり、積層セラミックコンデンサ１０では、少なくとも内溝部１６，１７において内部電極１２，１３と外部電極１４，１５との導通を確保することができる。

また、図１に示すように、積層セラミックコンデンサ１０の外部電極１４，１５には、セラミック素体１１の内溝部１６，１７に沿って外溝部１８，１９が形成されている。外溝部１８，１９は、セラミック素体１１の端面Ｅ１，Ｅ２における内溝部１６，１７の形状が外部電極１４，１５の形状に反映されることにより現れている。

図７は、積層セラミックコンデンサ１０の実装時の状態を示す図である。図７は、積層セラミックコンデンサ１０の第１外部電極１４側からＸ軸方向に見た状態を示している。図７には第１外部電極１４を示すが、第２外部電極１５も同様である。図７には、セラミック素体１１の位置を破線で示している。

積層セラミックコンデンサ１０は、基材１０１上に電極１０２が形成された実装基板１００上に実装される。積層セラミックコンデンサ１０は、外部電極１４，１５が実装基板１００の電極１０２上に半田Ｓを介して配置された状態で、リフロー炉などによって加熱される。

これにより溶融した半田Ｓは、実装基板１００の電極１０２及び積層セラミックコンデンサ１０の外部電極１４，１５の双方に濡れ広がる。このとき、外部電極１４，１５では、図７に示すように、溶融した半田Ｓが毛細管現象によって外溝部１８，１９に沿ってＺ軸方向に濡れ上がる。

このような半田Ｓの挙動により、外部電極１４，１５における半田Ｓに接続される領域がＺ軸方向に拡張される。このため、半田Ｓの外部電極１４，１５に対する接続強度が増大する。したがって、積層セラミックコンデンサ１０では、外溝部１８，１９の作用によって、実装信頼性が向上する。

また、半田Ｓを外部電極１４，１５の全領域においてＺ軸方向に充分に濡れ上がらせるためには多量の半田Ｓが必要となるが、外溝部１８，１９を用いた構成では少量の半田Ｓで接続強度を向上させることができる。したがって、積層セラミックコンデンサ１０では、実装信頼性の向上を低コストで実現可能である。

なお、積層セラミックコンデンサ１０では、外部電極１４，１５に外溝部１８，１９が形成されている構成は必須ではない。したがって、上記のような効果が特に期待されない場合には、外部電極１４，１５に外溝部１８，１９が形成されず、外部電極１４，１５の表面が平滑であってもよい。

［積層セラミックコンデンサ１０の製造方法］
図８は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図９〜１６は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図８に沿って、図９〜１６を適宜参照しながら説明する。

（ステップＳ０１：セラミック素体作製）
ステップＳ０１では、未焼成のセラミック素体１１を作製する。未焼成のセラミック素体１１は、図９に示すように、複数のセラミックシートをＺ軸方向に積層して熱圧着することにより得られる。セラミックシートに予め所定のパターンの導電性ペーストを印刷しておくことにより、内部電極１２，１３を配置することができる。

（ステップＳ０２：焼成）
ステップＳ０２では、ステップＳ０１で得られた未焼成のセラミック素体１１を焼成する。誘電体セラミックスとしてチタン酸バリウム系材料を用いる場合には、焼成温度を１０００〜１３００℃程度とすることができる。また、セラミック素体１１の焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

図１０は、焼成後のセラミック素体１１の斜視図である。内部電極１２，１３は、誘電体セラミックスよりも焼結時の収縮量が大きい。このため、焼成時に内部電極１２，１３が端面Ｅ１，Ｅ２からＸ軸方向内側に引っ込み、端面Ｅ１，Ｅ２に内部電極１２，１３が露出していない状態になる場合がある。

つまり、図１１に示すように、第１内部電極１２と第１端面Ｅ１との間に空隙Ｄ１が形成される場合がある。同様に、第２内部電極１３と第２端面Ｅ２との間にも空隙Ｄ１が形成される場合がある。このような場合、外部電極１４，１５が端面Ｅ１，Ｅ２において内部電極１２，１３と導通しにくくなる。

しかしながら、本実施形態に係る製造方法では、本ステップＳ０２において空隙Ｄ１が形成されても、後述のステップＳ０４（短パルスレーザ照射）においてセラミック素体１１の端面Ｅ１，Ｅ２に内溝部１６，１７を設けることによって、内部電極１２，１３と外部電極１４，１５との導通を確保することができる。

（ステップＳ０３：再酸化）
ステップＳ０３では、ステップＳ０２で焼成されたセラミック素体１１を再酸化させる。ステップＳ０３では、焼成後のセラミック素体１１を構成する誘電体セラミックスに欠損している酸素を補う。これにより、積層セラミックコンデンサ１０の容量を高めることができる。なお、ステップＳ０３は、適宜省略してもよい。

セラミック素体１１の再酸化は、例えば、酸化性雰囲気にて６００〜１０００℃程度に加熱することにより行うことができる。セラミック素体１１の再酸化によって、セラミック素体１１の端面Ｅ１，Ｅ２に露出している内部電極１２，１３のＸ軸方向端部が酸化する場合がある。

つまり、図１２に示すように、第１内部電極１２のＸ軸方向端部に酸化領域Ｄ２が形成される場合がある。同様に第２内部電極１３のＸ軸方向端部にも酸化領域Ｄ２が形成される場合がある。この場合、酸化領域Ｄ２が導電性を有さないため、外部電極１４，１５が端面Ｅ１，Ｅ２において内部電極１２，１３と導通しにくくなる。

しかしながら、本実施形態に係る製造方法では、本ステップＳ０３において酸化領域Ｄ２が形成されても、後述のステップＳ０４（短パルスレーザ照射）においてセラミック素体１１の端面Ｅ１，Ｅ２に内溝部１６，１７を設けることによって、内部電極１２，１３と外部電極１４，１５との導通を確保することができる。

（ステップＳ０４：短パルスレーザ照射）
ステップＳ０４では、ステップＳ０３で再酸化されたセラミック素体１１の端面Ｅ１，Ｅ２に、パルス幅の短い短パルスレーザの照射によって内溝部１６，１７を形成する。短パルスレーザを用いることにより、セラミック素体１１の端面Ｅ１，Ｅ２を構成する材料を昇華させることができる。

具体的に、ステップＳ０４で利用する短パルスレーザは、パルス幅がピコ秒領域以下であるパルスレーザから選択可能である。このような短パルスレーザとしては、パルス幅がピコ秒領域であるピコ秒レーザや、パルス幅がフェムト秒領域であるフェムト秒レーザなどが挙げられる。

図１３は、セラミック素体１１の第１端面Ｅ１にレーザ照射装置２００によって短パルスレーザを照射している状態を示している。図１３に矢印で示すように短パルスレーザを走査させることによって、第１端面Ｅ１に第１内溝部１６を形成することができる。また、これと同様に、第２端面Ｅ２に第２内溝部１７を形成することができる。

レーザ照射装置２００におけるレーザスポット径やレーザ強度や走査速度や走査回数や繰り返し走査回数などの動作条件は、内溝部１６，１７が図５，６に示す構成となるように適宜決定可能である。具体的に、レーザ照射装置２００の動作条件は、端面Ｅ１，Ｅ２において、セラミック層や内部電極１２，１３を構成する材料や、セラミック素体１１の端面Ｅ１，Ｅ２の形状や、酸化領域Ｄ２の幅などに応じて、酸化物が選択的に昇華し、金属が昇華しにくいように決定可能である。

これにより、端面Ｅ１，Ｅ２において、誘電体セラミックスや、内部電極１２，１３に形成された酸化領域Ｄ２が選択的に昇華することにより除去される。この一方で、金属で構成される内部電極１２，１３が昇華しにくいため、内溝部１６，１７では図５，６に示すような内部電極１２，１３の突出部１２ａ，１３ａが形成される。

なお、図１３では、単一のセラミック素体１１に対して短パルスレーザを走査させる例を示している。しかし、ステップＳ０４では、製造効率の観点から、複数のセラミック素体１１を並べた状態で実施することが好ましい。これにより、複数のセラミック素体１１の端面Ｅ１，Ｅ２に連続して内溝部１６，１７を形成することができる。

（ステップＳ０５：外部電極形成）
ステップＳ０５では、ステップＳ０４で内溝部１６，１７が形成されたセラミック素体１１に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。以下、外部電極１４，１５の形成例１〜３について説明するが、外部電極１４，１５の形成方法はこれらに限定されない。

図１４は、外部電極１４，１５の形成例１の過程を示す断面図である。まず、図１４（Ａ）に示すように、セラミック素体１１の表面のうち、外部電極１４，１５を形成しない領域にマスクＭを配置する。そして、図１４（Ｂ）に示すように、マスクＭが配置されたセラミック素体１１に対してスパッタリングを行う。

これにより、セラミック素体１１の端面Ｅ１，Ｅ２にスパッタ膜からなる外部電極１４，１５が形成される。このとき、マスクＭ上にも金属膜Ｍａが形成される。そして、金属膜ＭａとともにマスクＭをセラミック素体１１から除去することにより、図１〜３に示す積層セラミックコンデンサ１０が得られる。

外部電極１４，１５の形成例１では、スパッタリングを用いることにより、セラミック素体１１の端面Ｅ１，Ｅ２の形状が外部電極１４，１５の形状に反映されやすい。つまり、外部電極１４，１５に、セラミック素体１１の端面Ｅ１，Ｅ２に形成された内溝部１６，１７が反映された外溝部１８，１９（図１参照）が現れやすい。

外部電極１４，１５の形成例１では、電解メッキ法などの湿式プロセスを用いずに、乾式プロセスのみによって外部電極１４，１５が得られる。したがって、廃液などが発生しないため、環境負荷を低減することができる。また、積層セラミックコンデンサ１０において水素吸蔵や、メッキ液の侵入や付着などに起因する不良が発生しない。

また、外部電極１４，１５の形成例１では、熱処理を行うことなく外部電極１４，１５を形成することができる。したがって、外部電極１４，１５の形成例１を用いて製造された積層セラミックコンデンサ１０では、内部電極１２，１３と外部電極１４，１５とが熱拡散していない特徴的な組成分布が得られる。

図１５は、外部電極１４，１５の形成例２の過程を示す断面図である。まず、セラミック素体１１の表面のうち、外部電極１４，１５を形成する領域に、導電性ペーストを塗布する。導電性ペーストの塗布方法としては、例えば、ディップ法や印刷法などを用いることができる。

そして、セラミック素体１１に塗布された導電性ペーストを焼き付けることにより、図１５（Ａ）に示す外部電極１４，１５の内層１４ａ，１５ａを形成する。導電性ペーストの焼き付けは、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

次に、図１５（Ｂ）に示すように、セラミック素体１１の表面のうち、内層１４ａ，１５ａを形成していない領域にマスクＭを配置する。そして、図１５（Ｃ）に示すように、マスクＭが配置されたセラミック素体１１に対してスパッタリングを行うことにより、外部電極１４，１５の外層１４ｂ，１５ｂを形成する。

これにより、内層１４ａ，１５ａ及び外層１４ｂ，１５ｂの２層構造を有する外部電極１４，１５が得られる。そして、マスクＭ上に形成された金属膜ＭａとともにマスクＭをセラミック素体１１から除去することにより、図１〜３に示す積層セラミックコンデンサ１０が得られる。

なお、外部電極１４，１５の外層１４ｂ，１５ｂは、スパッタリング以外の方法で形成してもよく、例えば、湿式メッキ法や蒸着法によって形成することもできる。また、外部電極１４，１５は、内層１４ａ，１５ａと外層１４ｂ，１５ｂとの間に中間層を有する３層構造であってもよく、更に４層以上の構造であってもよい。

図１６は、外部電極１４，１５の形成例３の過程を示す断面図である。まず、セラミック素体１１の端面Ｅ１，Ｅ２のうち、内部電極１２，１３が引き出された領域に、導電性ペーストを塗布する。そして、セラミック素体１１に塗布された導電性ペーストを焼き付けることにより、図１６（Ａ）に示す接続層１４ｃ，１５ｃを形成する。

次に、図１６（Ｂ）に示すように、接続層１４ｃ，１５ｃが形成されたセラミック素体１１の表面のうち、外部電極１４，１５を形成しない領域にマスクＭを配置する。そして、マスクＭが配置されたセラミック素体１１に対してスパッタリングを行うことにより、図１６（Ｃ）に示す被覆層１４ｄ，１５ｄを形成する。

これにより、接続層１４ｃ，１５ｃ及び被覆層１４ｄ，１５ｄから構成される外部電極１４，１５が得られる。そして、マスクＭ上に形成された金属膜ＭａとともにマスクＭをセラミック素体１１から除去することにより、図１〜３に示す積層セラミックコンデンサ１０が得られる。

外部電極１４，１５の形成例３では、被覆層１４ｄ，１５ｄを形成する前に、導電性ペーストの焼き付けによって接続層１４ｃ，１５ｃを形成することにより、外部電極１４，１５の内部電極１２，１３に対する接続性が向上する。これにより、内部電極１２，１３と外部電極１４，１５との導通をより確実に得ることができる。

この一方で、接続層１４ｃ，１５ｃを形成する領域を、セラミック素体１１の端面Ｅ１，Ｅ２のうち、内部電極１２，１３が引き出された領域に留めることにより、積層セラミックコンデンサ１０のＺ軸方向の厚みを抑えることができる。この構成は、積層セラミックコンデンサ１０における大容量化や低背化に有利である。

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

例えば、積層セラミックコンデンサ１０では、セラミック素体１１の端面Ｅ１，Ｅ２における内溝部１６，１７の本数を任意に決定可能である。しかし、内部電極１２，１３と外部電極１４，１５との導通の確実性の観点から、セラミック素体１１の端面Ｅ１，Ｅ２には複数の内溝部１６，１７が形成されていることが好ましい。

また、セラミック素体１１では、第１端面Ｅ１における第１内溝部１６の構成と、第２端面Ｅ２における第２内溝部１７の構成と、が相互に異なっていてもよい。例えば、セラミック素体１１では、内溝部１６，１７の本数や、内溝部１６，１７の配置や、内溝部１６，１７の形状などが相互に異なっていてもよい。

１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１２ａ，１３ａ…突出部
１４，１５…外部電極
１６，１７…内溝部
１８，１９…外溝部
Ｅ１，Ｅ２…端面

Claims (8)

1. 第１方向に沿って積層された複数のセラミック層と、前記複数のセラミック層の間に交互に配置された第１及び第２内部電極と、前記第１方向に直交する第２方向を向いた第１及び第２端面と、前記第１及び第２端面に前記第１方向に沿って形成された第１及び第２内溝部と、を有するセラミック素体と、
   前記第１及び第２端面を覆う第１及び第２外部電極と、
   を具備し、
   前記第１内部電極は、前記第１端面に引き出され、前記第１内溝部において突出し、
   前記第２内部電極は、前記第２端面に引き出され、前記第２内溝部において突出している
   積層セラミックコンデンサ。
2. 請求項１に記載の積層セラミックコンデンサであって、
   前記セラミック素体は、複数の前記第１及び第２内溝部を有する
   積層セラミックコンデンサ。
3. 請求項１又は２に記載の積層セラミックコンデンサであって、
   前記第１及び第２外部電極は、前記第１及び第２内溝部に対応し、前記第１方向に沿って形成された第１及び第２外溝部を有する
   積層セラミックコンデンサ。
4. 請求項１から３のいずれか１項に記載の積層セラミックコンデンサであって、
   前記第１及び第２外部電極は、スパッタ膜として構成される
   積層セラミックコンデンサ。
5. 第１方向に沿って積層された複数のセラミック層と、前記複数のセラミック層の間に交互に配置された第１及び第２内部電極と、前記第１方向に直交する第２方向を向いた第１及び第２端面と、を有し、前記第１内部電極が前記第１端面に引き出され、前記第２内部電極が前記第２端面に引き出された未焼成のセラミック素体を作製し、
   前記セラミック素体を焼成し、
   焼成された前記セラミック素体の前記第１及び第２端面に、短パルスレーザの照射によって、前記第１方向に沿って第１及び第２内溝部を形成して、前記第１及び第２内溝部において前記第１及び第２内部電極を突出させ、
   前記第１及び第２内溝部が形成された前記第１及び第２端面に第１及び第２外部電極を形成する
   積層セラミックコンデンサの製造方法。
6. 請求項５に記載の積層セラミックコンデンサの製造方法であって、
   前記短パルスレーザは、ピコ秒レーザ又はフェムト秒レーザである
   積層セラミックコンデンサの製造方法。
7. 請求項５又は６に記載の積層セラミックコンデンサの製造方法であって、
   前記第１及び第２外部電極を、スパッタリングを用いて形成する
   積層セラミックコンデンサの製造方法。
8. 請求項５から７のいずれか１項に記載の積層セラミックコンデンサの製造方法であって、
   焼成された前記セラミック素体を再酸化させた後に、前記第１及び第２内溝部を形成する
   積層セラミックコンデンサの製造方法。

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