JP2017037973A - セラミック電子部品、及びその製造方法 - Google Patents

Abstract

【課題】高い抗折強度を有するセラミック電子部品を提供する。
【解決手段】セラミック電子部品は、セラミックチップと１１、第１外部電極１４と、第２外部電極１５と、変質部１８と、を具備する。セラミックチップは、第１面Ｓ１と、第１面に対向する第２面Ｓ２と、第１面と第２面とを接続する第３面Ｓ３と、を有する。第１外部電極は、第１面に設けられている。第２外部電極は、第２面に、第１外部電極から離間して設けられている。変質部は、第３面に設けられ、高エネルギー線照射によって変質されている。変質部が第３面を補強する機能を発揮するため、第３面に垂直な厚さ方向における機械的強度（抗折強度）が向上する。
【選択図】図１

Description

本発明は、一対の電極部を有するセラミック電子部品、及びその製造方法に関する。

近年、携帯端末やウェアラブル機器などの電子機器の小型化や薄型化に伴い、当該電子機器に搭載される電子部品の小型化や薄型化が急速に進んできている。しかしながら、電子部品では、薄型化が進むと、その厚さ方向の機械的強度（抗折強度）が低下し、実装時などに損傷が発生しやすくなる。

特許文献１，２には、積層セラミックコンデンサの抗折強度を向上させる技術が開示されている。特許文献１に係る技術では、容量形成に寄与しない補強用の内部電極を設けることにより、積層セラミックコンデンサの抗折強度を向上させる。また、特許文献２に係る技術では、誘電体セラミックスを組成の異なる複数種類の結晶粒子によって構成することにより、積層セラミックコンデンサの抗折強度を向上させる。

特開２０１２−２２２２７６号公報 特開２０１３−６５５９２号公報

しかしながら、特許文献１に係る技術では、補強用の内部電極を設けるために容量形成に寄与しない領域を確保する必要があるため、積層セラミックコンデンサの小型化や薄型化が阻害される。また、特許文献２に係る技術では、誘電体セラミックスを特殊な組織に制御する必要があるため、積層セラミックコンデンサの製造工程が煩雑化する。

このため、薄型のセラミック電子部品の抗折強度を簡単なプロセスで向上させる技術が求められる。

以上のような事情に鑑み、本発明の目的は、高い抗折強度を有するセラミック電子部品、及びその製造方法を提供することにある。

上記目的を達成するため、本発明の一形態に係るセラミック電子部品は、セラミックチップと、第１電極部と、第２電極部と、変質部と、を具備する。
上記セラミックチップは、第１面と、上記第１面に対向する第２面と、上記第１面と上記第２面とを接続する第３面と、を有する。
上記第１電極部は、上記第１面に設けられている。
上記第２電極部は、上記第２面に、上記第１電極部から離間して設けられている。
上記変質部は、上記第３面に設けられ、高エネルギー線照射によって変質されている。

この構成のセラミック電子部品では、変質部が第３面を補強する機能を発揮するため、第３面に垂直な厚さ方向における機械的強度（抗折強度）が向上する。

上記第３面には、上記第１電極部に覆われた第１被覆部と、上記第２電極部に覆われた第２被覆部と、が設けられていてもよい。
上記変質部は、上記第１被覆部と上記第２被覆部との間に配置されていてもよい。
セラミックチップの第３面において電極部に覆われていない部分の抗折強度が弱くなりやすいが、この構成では当該部分に変質部が設けられるため高い抗折強度が得られる。

上記高エネルギー線は、レーザであってもよい。
上記変質部には、空隙が分散していてもよい。
上記第３面は、上記変質部において凹んでいてもよい。
これらの構成では、高エネルギー線としてレーザを用いることにより、セラミック電子部品の抗折強度をより良好に向上させる変質部が得られる。

上記高エネルギー線は、電子線であってもよい。
上記変質部は、上記セラミックチップとは異なる組織の層として構成されていてもよい。
これらの構成では、高エネルギー線として電子線を用いることにより、セラミック電子部品の抗折強度をより良好に向上させる変質部が得られる。

上記セラミックチップは、第１内部電極と、第２内部電極と、誘電体セラミックスと、を有していてもよい。
上記第１内部電極は、上記第３面に平行に延び、上記第１電極部に接続されている。
上記第２内部電極は、上記第１内部電極に対向し、上記第２電極部に接続されている。
上記誘電体セラミックスは、上記第１内部電極及び上記第２内部電極を覆っている。
上記誘電体セラミックスは、チタン及びバリウムを主成分として含んでいてもよい。
この構成では、高い抗折強度を有するセラミックコンデンサが得られる。

本発明の一形態に係るセラミック電子部品の製造方法では、第１面と、上記第１面に対向する第２面と、上記第１面と上記第２面とを接続する第３面と、を有するセラミックチップと、上記第１面に設けられた第１電極部と、上記第２面に、上記第１電極部から離間して設けられた第２電極部と、を有するセラミック構造体が用意される。
上記第３面の上記第１電極部と上記第２電極部との間の領域に高エネルギー線が照射される。

本発明の一形態に係るセラミック電子部品の製造方法では、第１面と、上記第１面に対向する第２面と、上記第１面及び上記第２面とを接続する第３面と、を有するセラミック構造体が作製される。
上記第１面、上記第２面、及び上記第３面を覆う導電層が形成される。
上記第３面に高エネルギー線を照射して上記導電層を除去することにより、上記導電層が上記第１面と上記第２面との間で分断される。

この構成では、セラミック構造体の第３面にマスクを形成することなく、その全面に導電層が設けられる。そして、第３面への高エネルギー線照射によって導電層が除去され、第１面と第２面との間で導電層が分断される。これにより、第１面と第２面との間での導通が断たれるため、第１面上の導電層が第１電極部として機能し、第２面上の電極層が第２電極部として機能する。このように、この構成では、マスクを用いることなく相互に離間した一対の電極部を設けることができるため、製造プロセスの簡略化や量産性の向上が実現される。

また、この構成では、高エネルギー線照射によって導電層が除去されるとセラミック構造体の表面が露出し、露出したセラミック構造体の表面に高エネルギー線が入射する。このため、セラミック構造体の第３面において導電層が除去された領域には必ず変質部が形成される。つまり、セラミック構造体の第３面は、導電層に覆われている領域と、変質部が設けられた領域と、により構成されている。したがって、セラミック構造体の第３面はその全領域において高い強度を有する。このため、セラミック電子部品全体として高い抗折強度が得られる。

上記導電層の厚さは、１０ｎｍ以上２０μｍ以下であってもよい。
この構成では、変質部においてより確実に導電層を除去可能であるとともに、導電層が電極部としての機能を良好に発揮可能である。

上記高エネルギー線には、レーザ又は電子線を用いる
この構成では、セラミック構造体の第３面において良好な変質部が得られる。

高い抗折強度を有するセラミック電子部品、及びその製造方法を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１のＡ−Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ−Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサの図２の一点鎖線で囲んだ領域を拡大して示す部分断面図である。 上記積層セラミックコンデンサの（ａ）被覆部及び（ｂ）変質部の表面組織を示す模式図である。 上記積層セラミックコンデンサの図２の一点鎖線で囲んだ領域を拡大して示す部分断面図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記製造方法に係るセラミックチップ作製工程を説明するための図である。 上記製造方法に係る外部電極形成工程を説明するための図である。 上記製造方法に係る高エネルギー線照射工程を説明するための図である。 上記製造方法の変形例に係る外部電極形成工程を説明するための図である。 上記製造方法の変形例に係る高エネルギー線照射工程を説明するための図である。 上記積層セラミックコンデンサの抗折強度の評価結果を示すグラフである。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０］
（概略構成）
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミックチップ１１と、第１外部電極１４と、第２外部電極１５と、を具備する。図１では、外部電極１４，１５を破線で示し、外部電極１４，１５を透過させてセラミックチップ１１を示している。

セラミックチップ１１は、Ｘ軸、Ｙ軸、及びＺ軸に沿った辺を有する直方体状である。外部電極１４，１５は、積層セラミックコンデンサ１０の一対の電極部を構成している。つまり、第１外部電極１４は積層セラミックコンデンサ１０の第１電極部を構成し、第２外部電極１５は積層セラミックコンデンサ１０の第２電極部を構成している。

第１外部電極１４は、セラミックチップ１１のＸ軸方向の端面Ｓ１を覆い、端面Ｓ１からセラミックチップ１１のＺ軸方向の両主面Ｓ３に延出している。第２外部電極１５は、セラミックチップ１１の端面Ｓ１に対向する端面Ｓ２を覆い、端面Ｓ２からセラミックチップ１１の両主面Ｓ３に延出している。これにより、外部電極１４，１５のＸ−Ｚ平面に平行な断面はコの字型となっている。

外部電極１４，１５は、それぞれセラミックチップ１１の端面Ｓ１，Ｓ２から主面Ｓ３のＸ軸方向の３分の１の領域まで延びている。したがって、外部電極１４，１５は、両主面Ｓ３においてＸ軸方向中央の３分の１の領域を介して離間している。

セラミックチップ１１は、積層部１６と、カバー部１７と、を有する。カバー部１７は、Ｘ−Ｙ平面に沿って延びる平板状である。カバー部１７は、積層部１６のＺ軸方向上面及び下面をそれぞれ覆っている。なお、上記の主面Ｓ３は、Ｚ軸方向上側のカバー部１７の上面と、Ｚ軸方向下側のカバー部１７の下面と、に設けられている。

積層部１６は、複数の第１内部電極１２と、複数の第２内部電極１３と、を有する。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に交互に配置されている。第１内部電極１２は、第１外部電極１４に接続されるとともに、第２外部電極１５から絶縁されている。第２内部電極１３は、第２外部電極１５に接続されるとともに、第１外部電極１４から絶縁されている。

内部電極１２，１３は、それぞれ導電性材料からなる。内部電極１２，１３を構成する導電性材料としては、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、又はこれらの合金を含む金属材料が用いられる。

セラミックチップ１１を構成する積層部１６及びカバー部１７は、誘電体セラミックスの多結晶体として構成されている。つまり、セラミックチップ１１は、内部電極１２，１３が誘電体セラミックスによって覆われた構成を有する。

積層部１６において、内部電極１２，１３は、その間に配置された誘電体セラミックスの層とともに容量を形成する容量形成部を構成する。また、積層部１６において、容量形成部のＹ軸方向両端部を覆う誘電体セラミックスはサイドマージン部を構成する。カバー部１７及び積層部１６のサイドマージン部は、主に、積層部１６の容量形成部を保護するとともに、積層部１６の容量形成部の周囲の絶縁性を確保する機能を有する。

誘電体セラミックスとしては、積層部１６の容量形成部の容量を大きくするため、高誘電率の材料が用いられる。本実施形態では、誘電体セラミックスとしてとして、チタン（Ｔｉ）及びバリウム（Ｂａ）を含むペロブスカイト構造の材料（チタン酸バリウム（ＢａＴｉＯ_３）系材料）が用いられる。

上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数の誘電体セラミックスの層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。

一般的に、積層セラミックコンデンサ１０において、セラミックチップ１１の外部電極１４，１５で覆われた部分では、外部電極１４，１５が補強機能を発揮することにより、Ｚ軸方向における機械的強度（以下、「抗折強度」とも言う。）が高い。この一方で、セラミックチップ１１の外部電極１４，１５で覆われていない部分では、高い抗折強度が得られにくい。

また、近年、積層セラミックコンデンサ１０におけるＺ軸方向の寸法の薄型化が進んできている。薄型の積層セラミックコンデンサ１０では、抗折強度が低くなりやすい。したがって、薄型の積層セラミックコンデンサ１０において、セラミックチップ１１の外部電極１４，１５で覆われていない部分では、抗折強度が特に低くなりやすい。

本実施形態に係る積層セラミックコンデンサ１０には、セラミックチップ１１の外部電極１４，１５で覆われていない部分の抗折強度を向上させるための変質部１８が設けられている。以下、変質部１８について詳細に説明する。

（変質部１８）
図１〜３に示すように、変質部１８は、両主面Ｓ３の外部電極１４，１５で覆われていない中央領域に設けられている。つまり、変質部１８は、両主面Ｓ３の外部電極１４，１５で覆われた被覆部１９の間に配置されている。変質部１８は、高エネルギー線照射によって変質されている。

したがって、積層セラミックコンデンサ１０の主面Ｓ３は、外部電極１４，１５で覆われた領域と、変質部１８と、によって構成される。変質部１８の抗折強度は、高エネルギー線照射によって変質されることにより向上している。つまり、積層セラミックコンデンサ１０の主面Ｓ３はその全領域において高い強度を有する。このため、積層セラミックコンデンサ１０では、高い抗折強度が得られる。

変質部１８を形成するために照射する高エネルギー線としては、例えば、レーザや電子線などが挙げられる。以下、一例として、高エネルギー線として（１）レーザ、及び（２）電子線を用いて形成された変質部１８について説明する。

（１）レーザ
図４は、所定のスポット径のレーザを走査させることによって変質部１８を形成した積層セラミックコンデンサ１０の図２の一点鎖線で囲んだ領域を拡大して示す模式図である。図５は、セラミックチップ１１の主面Ｓ３の表面組織を示す模式図であり、図５（Ａ）は被覆部１９を示し、図５（Ｂ）は変質部１８を示している。

図４に示すとおり、変質部１８は、レーザ照射によって深さｄだけ彫り込まれている。つまり、変質部１８と被覆部１９とでは段差があり、主面Ｓ３は凹状となっている。変質部１８の深さｄは、レーザの強度、照射時間、照射回数などにより任意に調整可能であり、例えば２μｍ程度とすることができる。

また、レーザ照射が行われていない被覆部１９は誘電体セラミックスの多結晶体により構成されているため、被覆部１９の表面組織を観察すると、図５（Ａ）に示すように誘電体セラミックスの結晶粒界が明確に確認される。

この一方で、レーザ照射が行われている変質部１８の表面組織を観察すると、図５（Ｂ）に示すように、結晶粒界がほとんど見られない。
また、図４及び図５（Ｂ）に示すように、変質部１８には空隙Ｂが分散している。

上記の事実から、変質部１８では、誘電体セラミックスが昇華するとともに、部分的に溶融することにより薄い皮膜（溶融層）が生じているものと考えられる。溶融層では、ペロブスカイト構造とは異なる結晶質又は非結晶質が形成されているものと考えられる。また、変質部１８の空隙Ｂは、溶融層が形成される過程において発生したものと考えられる。

セラミックチップ１１では、外部電極１４，１５に覆われていない変質部１８において、誘電体セラミックスの多結晶体が溶融層によってコーティングされた構成となっている。変質部１８の溶融層は、誘電体セラミックスの多結晶体を補強する補強層として機能している。

（２）電子線
図６は、変質部１８の全領域に対する電子線の照射を１回行うことによって変質部１８を形成した積層セラミックコンデンサ１０の図２の一点鎖線で囲んだ領域を拡大して示す模式図である。

図６に示すとおり、変質部１８の断面を観察すると、誘電体セラミックスの多結晶体とは異なる薄層Ｔが確認される。薄層Ｔの厚さは、電子線の強度、照射時間、照射回数などにより任意に調整可能であり、例えば１μｍ程度とすることができる。
なお、電子線照射では、１回の照射によって変質部１８を形成可能であるため、上記のレーザ照射のように走査させる必要がない。このため、電子線照射では、レーザ照射とは異なり、変質部１８と被覆部１９との間に段差が発生しにくい。

変質部１８では、電子線照射によって誘電体セラミックスの多結晶体が変質して薄層Ｔが形成されたものと考えられる。薄層Ｔでは、ペロブスカイト構造とは異なる結晶質又は非結晶質が形成されているものと考えられる。

セラミックチップ１１では、外部電極１４，１５に覆われていない変質部１８において、誘電体セラミックスの多結晶体が薄層Ｔによってコーティングされた構成となっている。変質部１８の薄層Ｔは、誘電体セラミックスの多結晶体を補強する補強層として機能している。

［積層セラミックコンデンサ１０の製造方法］
図７は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図８〜１０は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図７に沿って、図８〜１０を適宜参照しながら説明する。

（ステップＳＴ１：セラミックチップ作製工程）
ステップＳＴ１では、セラミックチップ１１を作製する。
図８は、ステップＳＴ１で作製するセラミックチップ１１の斜視図である。セラミックチップ１１の作製には、一般的な積層セラミックコンデンサの製造工程を用いることができる。

つまり、まず所定のパターンで内部電極１２，１３を印刷したセラミックシートを積層して圧着することにより、未焼成のセラミックチップ１１がＸ軸及びＹ軸方向に沿って連続した構成のセラミックブロックが得られる。次に、このセラミックブロックを各セラミックチップ１１ごと個片化する。そして、個片化された未焼成のセラミックチップ１１を焼成することにより図８に示すセラミックチップ１１が得られる。なお、セラミックブロックの端部は端材１１ａとして除去する。

（ステップＳＴ２：外部電極形成工程）
ステップＳＴ２では、ステップＳＴ１で作製したセラミックチップ１１をＹ軸方向に整列させ、外部電極１４，１５を形成する。
図９は、外部電極１４，１５を形成したセラミックチップ１１の斜視図である。第１外部電極１４は、セラミックチップ１１のＸ軸方向の端面Ｓ１を覆う。第２外部電極１５は、セラミックチップ１１の端面Ｓ１に対向する端面Ｓ２を覆う。

外部電極１４，１５は、金属材料によって形成される。外部電極１４，１５は、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、あるいはこれらの合金で形成することができる。更に、外部電極１４，１５は、相互に異なる材料で形成された複数の層を有する多層構造であってもよい。

外部電極１４，１５の形成には、スパッタリング法、蒸着法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、メッキ法などの成膜プロセスを用いることができる。これに加え、外部電極１４，１５の形成には、例えば、スクリーン印刷法、ディップ法などの成膜プロセス以外のプロセスを用いることもできる。

外部電極１４，１５を形成する際には、予めセラミックチップ１１の変質部１８に対応するＸ軸方向の中央領域にマスクを形成してもよい。これにより、セラミックチップ１１の中央領域には外部電極１４，１５が形成されず、相互に離間した外部電極１４，１５が得られる。マスクは、外部電極１４，１５を形成した後に剥離する。

なお、所定の厚さの外部電極１４，１５を形成するために、複数のプロセスを組み合わせて用いてもよい。例えば、まず銅スパッタ層を形成し、その上に銅メッキ層を形成してもよい。このような場合、銅メッキ層を形成する前に、マスクを剥離してもよい。

また、外部電極１４，１５の形成に、ディップ法などの厚膜プロセスを用いる場合には、未焼成のセラミックチップ１１に外部電極１４，１５に対応する導電性ペーストを塗布した後に、セラミックチップ１１を焼成してもよい。この構成では、セラミックチップ１１の焼成によって、導電性ペーストも焼成することができるため、導電性ペーストをセラミックチップ１１に焼き付ける工程が省略可能となる。

（ステップＳＴ３：高エネルギー線照射工程）
ステップＳＴ３では、外部電極１４，１５を形成したセラミックチップ１１の両主面Ｓ３に高エネルギー線を照射する。
図１０は、一例として、セラミックチップ１１にレーザ照射装置Ｌによってレーザを照射している状態を示す図である。

図１０に示す例では、レーザのスポット径が変質部１８の幅と等しく、レーザ照射装置Ｌを配列されたセラミックチップ１１のＹ軸方向の全幅にわたって１回走査させることにより、変質部１８が完成する。
なお、レーザ照射装置Ｌを複数回走査させ、つまり複数回レーザを照射して変質部１８を形成してもよい。また、レーザのスポット径が変質部１８の幅より小さい場合には、変質部１８の全領域にレーザを照射可能なようにレーザ照射装置Ｌの走査軌道を適宜決定可能である。

レーザ照射装置Ｌとしては、パルス幅の短いパルスレーザ装置を用いることが好ましい。これにより、変質部１８において誘電体セラミックスの良好な昇華を生じさせることができる。また、上記のとおり表面組織観察により変質部１８では誘電体セラミックスの溶融が確認されるが、過度の溶融によりカバー部１７が損傷することを防止することができる。
本実施形態では、レーザ照射装置Ｌとして、パルス幅がピコ秒領域であるピコ秒レーザ装置を用いた。なお、レーザ照射装置Ｌとしては、ピコ秒レーザ装置以外にも、例えば、パルス幅がフェムト秒領域であるフェムト秒レーザ装置などを用いてもよい。

また、高エネルギー線を照射するための照射装置は、高エネルギー線の種類によって適宜選択可能である。例えば、高エネルギー線として電子線を用いる場合には、照射装置として電子銃を用いることができる。

（その他）
なお、本実施形態では、ステップＳＴ２で外部電極１４，１５を形成してからステップＳＴ３で高エネルギー線照射を行ったが、ステップＳＴ２とステップＳＴ３との順序は反対であってもよい。つまり、セラミックチップ１１の主面Ｓ３への高エネルギー線照射を行ってから、外部電極１４，１５を形成してもよい。この場合、セラミックチップ１１の主面Ｓ３の全領域にわたって変質部１８を形成してもよい。
また、ステップＳＴ２は、ステップＳＴ３の前後に分けて行ってもよい。例えば、ステップＳＴ３の前に銅スパッタ層を形成し、ステップＳＴ３の後に銅メッキ層を形成してもよい。

更に、各セラミックチップ１１ごとに個片化するタイミングは適宜決定可能である。つまり、本実施形態ではステップＳＴ１において個片化を行ったが、個片化のタイミングは、ステップＳＴ２で外部電極１４，１５を形成した後であっても、ステップＳＴ３で高エネルギー線照射を行った後であっても構わない。

［変形例］
以下、積層セラミックコンデンサ１０の製造方法の変形例について説明する。本変形例では、外部電極形成工程（ステップＳＴ２）及び高エネルギー線照射工程（ステップＳＴ３）が上記実施形態とは異なる。

（ステップＳＴ２：外部電極形成工程）
ステップＳＴ２では、ステップＳＴ１で作製したセラミックチップ１１をＹ軸に沿って整列させ、導電性材料によって導電層１２０を形成する。
図１１は、導電層１２０を形成したセラミックチップ１１の斜視図である。本変形例では、上記実施形態とは異なり、導電層１２０を形成する際にマスクを用いない。つまり、セラミックチップ１１の端面Ｓ１，Ｓ２及び両主面Ｓ３の全領域に導電層１２０を形成する。本変形例では、マスクを用いる必要がないため、上記実施形態よりも本ステップＳＴ２が簡略化し、量産性の向上が実現される。

導電層１２０は、ステップＳＴ３における高エネルギー線照射によって除去可能な程度の厚さで均一に形成される。導電層１２０の厚さは、１０ｎｍ以上２０μｍ以下の範囲内であることが好ましい。導電層１２０の形成に用いる金属材料及び成膜プロセスは、上記実施形態に係る外部電極１４，１５と同様とすることができる。

（ステップＳＴ３：高エネルギー線照射工程）
ステップＳＴ３では、ステップＳＴ２で導電層１２０を形成したセラミックチップ１１の両主面Ｓ３のＸ軸方向の中央領域に高エネルギー線を照射する。
図１２は、一例として、セラミックチップ１１の主面Ｓ３のＸ軸方向の中央領域にレーザ照射装置Ｌによってレーザを照射している状態を示す図である。レーザ照射によって導電層１２０が除去されるとセラミックチップ１１の表面が露出し、露出したセラミックチップ１１の表面にレーザが入射する。このため、セラミックチップ１１の主面Ｓ３において導電層１２０が除去された領域には必ず変質部１８が形成される。

レーザ照射装置ＬをＹ軸方向に走査させて、配列されたセラミックチップ１１のＹ軸方向の全幅にわたってレーザを照射することにより、主面Ｓ３において導電層１２０が第１外部電極１４と第２外部電極１５とに分断される。このように、レーザ照射によって、第１外部電極１４と、第２外部電極１５、変質部１８と、が同時に形成される。

本変形例では、セラミックチップ１１の主面Ｓ３が、外部電極１４，１５に覆われている領域と、変質部１８が設けられた領域と、により構成されている。したがって、セラミックチップ１１の主面Ｓ３はその全領域において高い強度を有する。このため、高い抗折強度の積層セラミックコンデンサ１０が得られる。

レーザ照射装置Ｌとしては、パルス幅の短いパルスレーザ装置を用いることが好ましい。これにより、導電層１２０を適切に除去できるとともに、変質部１８において良好な昇華を生じさせることができる。また、変質部１８における過度の溶融によりカバー部１７が損傷することを防止することができる。
本変形例でも、上記実施形態と同様のレーザ照射装置Ｌを用いることができる。本変形例では、レーザ照射装置Ｌとして、パルス幅がピコ秒領域であるピコ秒レーザ装置を用いた。

本変形例で得られる積層セラミックコンデンサ１０では、レーザ照射によって導電層１２０が除去されるため、外部電極１４，１５の端部がレーザのスポット形状に応じた凹凸形状となる。
一般的に、積層セラミックコンデンサ１０にＺ軸方向の荷重が加わった場合に、外部電極１４，１５の端部に応力が集中しやすく、セラミックチップ１１の外部電極１４，１５の端部近傍において割れが発生しやすい。
この点、本変形例で得られる積層セラミックコンデンサ１０では、Ｚ軸方向の荷重が加わった場合に、外部電極１４，１５の凹凸形状の端部において応力が分散される。このため、本変形例で得られる積層セラミックコンデンサ１０では、セラミックチップ１１の外部電極１４，１５の端部近傍において割れが発生しにくい。

なお、上記実施形態に係る製造方法においても、本変形例と同様に、ステップＳＴ３で外部電極１４，１５の端部に跨るようにレーザを照射することにより、外部電極１４，１５の端部を凹凸形状とすることができる。これにより、上記実施形態で得られる積層セラミックコンデンサ１０においても、本変形例で得られる積層セラミックコンデンサ１０と同様に、セラミックチップ１１の外部電極１４，１５の端部近傍における割れの発生を抑制することができる。

また、本変形例でも、レーザ以外の高エネルギー線を用いることが可能であることは勿論である。この場合、必要に応じて、導電層１２０の外部電極１４，１５に対応する部分をマスクすることにより、導電層１２０の変質部１８に対応する部分を選択的に除去することが可能である。

（その他）
本変形例では、ステップＳＴ３で高エネルギー線照射によって導電層１２０を除去する必要があるため、ステップＳＴ２で形成する導電層１２０の厚さが制限される。このため、ステップＳＴ２で形成する導電層１２０では外部電極１４，１５として厚さが不足する場合には、ステップＳＴ３の後に外部電極１４，１５の厚さを増大させる必要がある。
一例として、外部電極１４，１５の厚さを増大させるためにメッキ法を用いることができる。例えば、ステップＳＴ２で銅スパッタ層を形成し、ステップＳＴ３で高エネルギー線照射を行った後に、銅スパッタ層の上に銅メッキ層を形成することができる。

また、各セラミックチップ１１ごとに個片化するタイミングは適宜決定可能である。つまり、本実施形態ではステップＳＴ１において個片化を行ったが、個片化のタイミングは、ステップＳＴ２で導電層１２０を形成した後であっても、ステップＳＴ３で高エネルギー線照射を行った後であっても構わない。

［積層セラミックコンデンサ１０の製造］
実施例及び比較例に係る積層セラミックコンデンサ１０を作製した。
実施例に係る積層セラミックコンデンサ１０は、上記実施形態の変形例に係る製造方法で作製した。
比較例に係る積層セラミックコンデンサ１０は、上記実施形態に係る製造方法のうちステップＳＴ３の高エネルギー線照射工程を行わずに作製した。

実施例及び比較例に係る積層セラミックコンデンサ１０では、変質部１８の有無のみが異なり、その他の構成が共通する。

実施例及び比較例に係る積層セラミックコンデンサ１０の外部電極１４，１５は、０．５μｍの銅スパッタ層、及び８μｍの銅メッキ層により構成されている。
実施例では、銅スパッタ層を形成してから、高エネルギー線照射によって変質部１８を形成した後に銅メッキ層を形成した。
比較例では、外部電極１４，１５の間の領域をマスクした状態で銅スパッタ層を形成してから、マスクを剥離した後に銅メッキ層を形成した。

実施例に係るステップＳＴ３の高エネルギー線照射工程では、ピコ秒レーザ装置を用い、グリーンレーザを、レーザ径を１０〜３０μｍとし、レーザ周波数を５０ｋＨｚとして、６５ｍ／ｓの走査速度で走査させることにより変質部１８を形成した。

［積層セラミックコンデンサ１０の評価］
実施例及び比較例に係る積層セラミックコンデンサ１０のサンプルについて抗折強度等の評価を行った。

実施例及び比較例に係る積層セラミックコンデンサ１０のサンプルについて抗折強度の評価を行った。
実施例及び比較例についてそれぞれ２０個のサンプルに対し、外部電極１４，１５を支持した状態で、外部電極１４，１５の間の中央部に厚さ方向（図１等におけるＺ軸方向）の荷重を加えた。荷重を徐々に大きくしてゆき、割れが発生したサンプルを故障と判断した。実施例及び比較例に係るサンプルについて故障が発生した荷重を抗折強度として評価した。

図１３は、抗折強度の評価結果を示すグラフである。図１３の縦軸は、各サンプルについて故障が発生した荷重を示している。また、図１３では、実施例及び比較例に係るサンプルの荷重の平均をプロットで示し、実施例及び比較例に係るサンプルの荷重のばらつきをエラーバーで示している。なお、図１３では、比較例に係るサンプルの荷重の平均を１００％として規格化した荷重を示している。

図１３を参照すると、実施例に係るサンプルでは、比較例に係るサンプルよりも大きい荷重まで故障が発生していないことがわかる。荷重の平均値から評価すると、実施例に係るサンプルでは、比較例に係るサンプルよりも１０％程度大きい荷重に耐えられることがわかる。
このように、変質部１８が設けられた実施例に係るサンプルでは、変質部１８が設けられていない比較例に係るサンプルよりも高い抗折強度が得られた。

また、実施例及び比較例に係る積層セラミックコンデンサ１０のサンプルについて寿命特性、リーク電流、耐湿性の評価を行ったところ、両者の差はほとんど見られなかった。

以上のとおり、変質部１８を設けることにより積層セラミックコンデンサ１０の抗折強度が向上することが確認された。また、変質部１８を設けても、積層セラミックコンデンサ１０の寿命特性、リーク電流、及び吸湿性に悪影響が生じないことが確認された。

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

例えば、上記実施形態では、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、一対の電極部を有するセラミック電子部品であれば変質部を設けることにより抗折強度を向上させることが可能である。このようなセラミック電子部品としては、例えば、セラミックインダクタ、セラミックバリスタ、圧電セラミック素子などが挙げられる。

また、上記実施形態では、積層セラミックコンデンサの両主面に変質部を設けたが、積層セラミックコンデンサの少なくとも一方の主面に変質部を設ければ、積層セラミックコンデンサの抗折強度を向上させることが可能である。

１０…積層セラミックコンデンサ
１１…セラミックチップ
１２，１３…内部電極
１４，１５…外部電極
１６…積層部
１７…カバー部
１８…変質部
１９…被覆部

Claims (13)

1. 第１面と、前記第１面に対向する第２面と、前記第１面と前記第２面とを接続する第３面と、を有するセラミックチップと、
   前記第１面に設けられた第１電極部と、
   前記第２面に、前記第１電極部から離間して設けられた第２電極部と、
   前記第３面に設けられ、高エネルギー線照射によって変質された変質部と、
   を具備するセラミック電子部品。
2. 請求項１に記載のセラミック電子部品であって、
   前記第３面には、前記第１電極部に覆われた第１被覆部と、前記第２電極部に覆われた第２被覆部と、が設けられ、
   前記変質部は、前記第１被覆部と前記第２被覆部との間に配置されている
   セラミック電子部品。
3. 請求項１又は２に記載のセラミック電子部品であって、
   前記高エネルギー線は、レーザである
   セラミック電子部品。
4. 請求項３に記載のセラミック電子部品であって、
   前記変質部には、空隙が分散している
   セラミック電子部品。
5. 請求項３又は４に記載のセラミック電子部品であって、
   前記第３面は、前記変質部において凹んでいる
   セラミック電子部品。
6. 請求項１又は２に記載のセラミック電子部品であって、
   前記高エネルギー線は、電子線である
   セラミック電子部品。
7. 請求項６に記載のセラミック電子部品であって、
   前記変質部は、前記セラミックチップとは異なる組織の層として構成される
   セラミック電子部品。
8. 請求項１から７のいずれか１項に記載のセラミック電子部品であって、
   前記セラミックチップは、
   前記第３面に平行に延び、前記第１電極部に接続された第１内部電極と、
   前記第１内部電極に対向し、前記第２電極部に接続された第２内部電極と、
   前記第１内部電極及び前記第２内部電極を覆う誘電体セラミックスと、を有する
   セラミック電子部品。
9. 請求項８に記載のセラミック電子部品であって、
   前記誘電体セラミックスは、チタン及びバリウムを主成分として含む
   セラミック電子部品。
10. 第１面と、前記第１面に対向する第２面と、前記第１面と前記第２面とを接続する第３面と、を有するセラミックチップと、前記第１面に設けられた第１電極部と、前記第２面に、前記第１電極部から離間して設けられた第２電極部と、を有するセラミック構造体を用意し、
    前記第３面の前記第１電極部と前記第２電極部との間の領域に高エネルギー線を照射する
    セラミック電子部品の製造方法。
11. 第１面と、前記第１面に対向する第２面と、前記第１面及び前記第２面とを接続する第３面と、を有するセラミック構造体を作製し、
    前記第１面、前記第２面、及び前記第３面を覆う導電層を形成し、
    前記第３面に高エネルギー線を照射して前記導電層を除去することにより、前記導電層を前記第１面と前記第２面との間で分断する
    セラミック電子部品の製造方法。
12. 請求項１１に記載のセラミック電子部品の製造方法であって、
    前記導電層の厚さは、１０ｎｍ以上２０μｍ以下である
    セラミック電子部品の製造方法。
13. 請求項１０から１２のいずれか１項に記載のセラミック電子部品の製造方法であって、
    前記高エネルギー線には、レーザ又は電子線を用いる
    セラミック電子部品の製造方法。

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