JP2021120976A - 保護フレーム部付き積層セラミック電子部品及びその実装構造 - Google Patents

Abstract

【課題】外部電極において半田爆ぜやウィスカが発生したとしても、それにより、周辺に実装された部品への飛散を抑制し、それにより回路において短絡が引き起こされることを抑制しうる保護フレーム部付き積層セラミック電子部品及びその実装構造を提供する。【解決手段】保護フレーム部付き積層セラミック電子部品１は、内部電極層１６及びセラミック層１４を含む積層体１２と、外部電極２４とを備える。積層体の第２の主面１２ｂが実装面である回路基板５２に向く面とされ、第１の主面１２ａにおいて、接着剤を介して第１の主面上および第１の主面上に配置されている外部電極と空間を空けるように配置される保護フレーム部１００を有している。保護フレーム部付き積層セラミック電子部品の実装構造５０は、回路基板、信号電極５６及び半田６０とは隙間１０６を介して配置される。【選択図】図５

Description

この発明は、積層セラミック電子部品及びその実装構造に関し、特に、複層構造の外部電極を備えた積層セラミック電子部品が、保護フレーム部により保護された構成をなす保護フレーム部付き積層セラミック電子部品及びその実装構造に関する。

一般に、積層セラミック電子部品である積層セラミックコンデンサは、チタン酸バリウムなどの誘電体セラミックスよりなるセラミック焼結体を用いて構成され、セラミック焼結体の内部には、セラミック層を介して重なり合うように複数の内部電極が形成されている。また、セラミック焼結体の一方端面上には、内部電極に電気的に接続されるように外部電極が形成され、他方端面上には、内部電極に電気的に接続されるように外部電極が形成されている（例えば、特許文献１参照）。

特開平８−３０６５８０号公報

しかしながら、特許文献１に記載されているような積層セラミックコンデンサでは、一般的に、例えば、焼付電極層上にめっきからなるＮｉめっき層およびＳｎめっき層を形成する際に、めっき液などの水分が焼付電極層やセラミック焼結体の内部に浸入し、実装時に高温に晒された結果、浸入した水分が膨張、突沸して積層セラミックコンデンサの外部に噴出する「半田爆ぜ」と呼ばれる現象が生じる場合あることが知られている。

また、特許文献１に記載されているような積層セラミックコンデンサでは、一般的に、ヒートサイクル試験などを行った際に、最外層となるＳｎめっき層のＳｎと、Ｓｎめっき層の下に形成されているＮｉめっき層のＮｉの熱膨張係数が著しく異なるため、体積膨張がＳｎめっき層への圧縮応力として働き、ウィスカ（Ｓｎの針状結晶状の髭）が発生する場合があることが知られている。

ここで、上記のような半田爆ぜやウィスカが発生した場合、例えば特に実装密度が高いプリント配線板に積層セラミックコンデンサを半田付けするときに、電子回路の短絡を引き起こす虞があることが懸念される。

したがって、本発明では、外部電極において半田爆ぜやウィスカが発生したとしても、それにより、周辺に実装された部品への飛散を抑制し、また、回路において短絡が引き起こされることを抑制しうる保護フレーム部付き積層セラミック電子部品及び保護フレーム部付き積層セラミック電子部品の実装構造を提供する。

すなわち、本発明に係る保護フレーム部付き積層セラミック電子部品は、積層された複数のセラミック層を含み、相対する第1の主面および第２の主面と、第１の主面と第２の主面を結ぶ高さ方向に直交する幅方向に相対する第1の側面および第２の側面と、高さおよび幅方向に直交する長さ方向に相対する第1の端面および第２の端面と、を含む積層体と、複数のセラミック層と交互に積層され、第１の端面に露出する第１の内部電極層と、複数のセラミック層と交互に積層され、第２の端面に露出する第２の内部電極層と、第１の内部電極層に接続され、第１の端面上に配置された第１の外部電極と、第２の内部電極層に接続され、第２の端面上に配置された第２の外部電極と、を有する積層セラミック電子部品において、第２の主面が実装面に向く面とされ、第１の主面において、接着剤を介して第１の主面上および第１の主面上に配置されている第１の外部電極ならびに第２の外部電極と空間を空けるように配置される保護フレーム部を有しており、保護フレーム部は、接着剤と、第１の主面上を覆うように設けられる第１の保護フレーム部と、第１の保護フレーム部に接続され、第１の端面上に配置される第１の外部電極と空間を空けて第１の外部電極を覆うように設けられる第２の保護フレーム部と、第１の保護フレーム部と第２の保護フレーム部とに接続され、第１の側面上に設けられる第１の外部電極と空間を空けて第１の外部電極を覆うように設けられる第３の保護フレーム部と、第１の保護フレーム部と第２の保護フレーム部とに接続され、第２の側面上に設けられる第１の外部電極と空間を空けて第１の外部電極を覆うように設けられる第４の保護フレーム部と、第１の保護フレーム部に接続され、第２の端面上に配置される第２の外部電極と空間を空けて第２の外部電極を覆うように設けられる第５の保護フレーム部と、第１の保護フレーム部と第５の保護フレーム部とに接続され、第１の側面上に設けられる第２の外部電極と空間を空けて第２の外部電極を覆うように設けられる第６の保護フレーム部と、第１の保護フレーム部と第５の保護フレーム部とに接続され、第２の側面上に設けられる第２の外部電極と空間を空けて第２の外部電極を覆うように設けられる第７の保護フレーム部と、を有することを特徴とする。

換言すれば、第１〜第７の各保護フレーム部は、接着剤によって第１の主面に固定されることで、第１、第２の外部電極との間に空間を形成している。

このようなものであれば、外部電極を保護フレーム部により覆うことが可能となる。したがって、仮に、半田爆ぜやウィスカが発生したとしても、周辺に実装された部品への飛散を抑制し、それにより、回路において短絡が引き起されることを防止することができる、上記の第１の課題を解決し得る、保護フレーム部付き積層セラミック電子部品を提供することができる。
また、本発明では、積層セラミックコンデンサの上面を平らな保護フレーム部で覆うようにすれば、積層セラミックコンデンサを実装基板に実装する際、ノズルで部品吸着してピックアップする工程での吸着性も向上させることが可能となる。その結果、積層セラミックコンデンサの実装性も向上させることができる。すなわち、当該構成にて、上記の第２の課題を解決し得る。

そして、本発明に係る保護フレーム部付き積層セラミック電子部品の実装構造は、回路基板上に実装された上記の保護フレーム部付き積層セラミック電子部品の実装構造であって、回路基板は、基板のコア材と、コア材上に配置された第１の信号電極と、コア材上に配置された第２の信号電極と、を有し、積層セラミックコンデンサの第１の外部電極と第１の信号電極および積層セラミックコンデンサの第２の外部電極と第２の信号電極とが接合材によって接続されており、第２の保護フレーム部および第３の保護フレーム部、第４の保護フレーム部は、回路基板、第１の信号電極、第２の信号電極、接合材とは離れて配置されており、第５の保護フレーム部および第６の保護フレーム部、第７の保護フレーム部は、回路基板、第１の信号電極、第２の信号電極、接合材とは離れて配置されている。

このようなものであれば、第２〜第７の各保護フレーム部が実装対象である回路基板に実装時に干渉することも、半田のような接合材に実装時に干渉されることも有効に回避することができる。

本発明では、外部電極において半田爆ぜやウィスカが発生したとしても、それにより、実装後の電子回路において短絡が引き起こされることを抑制しうる保護フレーム部付き積層セラミック電子部品及び保護フレーム部付き積層セラミック電子部品の実装構造を提供することができる。

この発明の上記の目的、その他の目的、特徴及び利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。

この発明の実施の形態に係る保護フレーム部付き積層セラミック電子部品を示す外観斜視図である。 この発明の実施の形態に係る保護フレーム部付き積層セラミック電子部品を示す分解斜視図である。 図１に係る線ＩＩＩ−ＩＩＩ断面図（右側断面図）である。 図１に係る線ＩＶ−ＩＶ断面図（中央正断面図）である。 この発明の実施の形態に係る保護フレーム部付き積層セラミック電子部品の実装構造を示す説明図である。 （Ａ）、（Ｂ）、（Ｃ）は、この発明の実施の形態の変形例に係る保護フレーム部付き積層セラミック電子部品を示す中央正断面図である。

１．保護フレーム部付き積層セラミック電子部品、積層セラミックコンデンサ
この発明の実施の形態に係る、保護フレーム部付き積層セラミック電子部品１の、積層セラミックコンデンサ１０及び保護フレーム部１００について説明する。図１は、この発明の第１の実施の形態に係る外観斜視図である。図２は、保護フレーム部付き積層セラミック電子部品を示す分解斜視図である。図３は、図１に係る線ＩＩＩ−ＩＩＩ断面図（右側断面図）である。図４は、図１に係る線ＩＶ−ＩＶ断面図、換言すれば中央側断面図である。図５は、この発明の実施の形態に係る保護フレーム部付き積層セラミック電子部品の実装構造を示す中央正断面図である。本実施の形態に係る保護フレーム部付き積層セラミック電子部品は、積層セラミックコンデンサ１０と、保護フレーム部１００とを有している。
以下、保護フレーム部付き積層セラミック電子部品１を構成する積層セラミックコンデンサ１０及び保護フレーム部１００について、順に説明する。

（積層セラミックコンデンサ）
積層セラミック電子部品である積層セラミックコンデンサ１０は、積層体１２と、この積層体１２に設けられた外部電極２４とを備えている。

（積層体）
積層体１２は、積層された複数のセラミック層１４と複数の内部電極層１６とを有する。さらに、積層体１２は、図１に示されるように、高さ方向ｘに相対する第１の主面１２ａ及び第２の主面１２ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃ及び第２の側面１２ｄと、高さ方向ｘ及び幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅ及び第２の端面１２ｆとを含む。この積層体１２には、角部及び稜線部に丸みがつけられている。なお、角部とは、積層体１２の隣接する３面が交わる部分のことであり、稜線部とは、積層体１２の隣接する２面が交わる部分のことである。また、第１の主面１２ａ及び第２の主面１２ｂ、第１の側面１２ｃ及び第２の側面１２ｄ、ならびに第１の端面１２ｅ及び第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。

積層体１２は、図２〜図５に示されるように、第１の主面１２ａ及び第２の主面１２ｂ同士を結ぶ積層方向において、複数の内部電極層１６が対向する有効層部１５ａと、最も第１の主面１２ａ側に位置する内部電極層１６と第１の主面１２ａとの間に位置する複数のセラミック層１４から形成される第１の外層部１５ｂ１と、最も第２の主面１２ｂ側に位置する内部電極層１６と第２の主面１２ｂとの間に位置する複数のセラミック層１４から形成される第２の外層部１５ｂ２と、を有する。

セラミック層１４を形成するセラミック材料としては、例えば、ＢａＴｉＯ₃、ＣａＴｉＯ₃、ＳｒＴｉＯ₃、ＣａＺｒＯ₃などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。

第１の外層部１５ｂ１は、積層体１２の第１の主面１２ａ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する複数のセラミック層１４との間に位置する複数のセラミック層１４との集合体である。

第２の外層部１５ｂ２は、積層体１２の第２の主面１２ｂ側に位置し、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する複数のセラミック層１４との間に位置する複数のセラミック層１４との集合体である。

積層体１２は、第１の主面１２ａおよび第２の主面１２ｂ同士を結ぶ積層方向において、内部電極層１６同士が対向する有効層部１５ａと、最も第１の主面１２ａに近い内部電極層１６と第１の主面１２ａとの間に位置する第１の外層部１５ｂ１と、最も第２の主面１２ｂに近い内部電極層１２と第２の主面１２ｂとの間に位置する第２の外層部１５ｂ２と、を有している。

つまり、第１の外層部１５ｂ１及び第２の外層部１５ｂ２に挟まれた領域が有効層部１５ａである。なお、第１の外層部１５ｂ１及び第２の外層部１５ｂ２の厚みは、１０μｍ以上３００μｍ以下であることが好ましい。積層されるセラミック層１４の枚数は、特に限定されないが、第１の外層部１５ｂ１及び第２の外層部１５ｂ２を含み、１５枚以上１０００枚以下であることが好ましい。また、セラミック層１４の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。

積層体１２の寸法は、特に限定されないが、長さ方向ｚの寸法が０．２ｍｍ以上１０ｍｍ以下、幅方向ｙの寸法が０．１ｍｍ以上１０ｍｍ以下、高さ方向ｘの寸法が０．１μｍ以上５μｍ以下であることが好ましい。

なお、積層体１２に、圧電体セラミックを用いた場合、積層セラミック電子部品は、セラミック圧電素子１０ａとして機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。

また、積層体１２に、半導体セラミックを用いた場合、積層セラミック電子部品は、サーミスタ素子１０ｂとして機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。

また、積層体１２に、磁性体セラミックを用いた場合、積層セラミック電子部品は、インダクタ素子１０ｃとして機能する。また、インダクタ素子として機能する場合は、内部電極層は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。

すなわち、本実施の形態に係る積層セラミック電子部品は、積層体１２の材料及び構造を適宜変更することで、積層セラミックコンデンサ１０のみならず、セラミック圧電素子１０ａ、サーミスタ素子１０ｂ、又はインダクタ素子１０ｃとして好適に機能し得る。

（内部電極層）
積層体１２は、複数の内部電極層１６として、たとえば略矩形状の複数の第１の内部電極層１６ａ及び複数の第２の内部電極層１６ｂを有する。複数の第１の内部電極層１６ａ及び複数の第２の内部電極層１６ｂは、積層体１２の高さ方向ｘに沿ってセラミック層１４を挟んで等間隔に交互に配置されるように埋設されている。

第１の内部電極層１６ａは、第２の内部電極層１６ｂと対向する第１の対向電極部１８ａと、第１の内部電極層１６ａの一端側に位置し、第１の対向電極部１８ａから積層体１２の第１の端面１２ｅまでの第１の引出電極部２０ａとを有する。第１の引出電極部２０ａは、その端部が第１の端面１２ｅに引き出され、露出している。

第１の内部電極層１６ａの第１の対向電極部１８ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。

第１の内部電極層１６ａの第１の引出電極部２０ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。

第１の内部電極層１６ａの第１の対向電極部１８ａの幅と、第１の内部電極層１６ａの第１の引出電極部２０ａの幅は、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。

第２の内部電極層１６ｂは、第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部１８ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部２０ｂを有する。第２の引出電極部２０ｂは、その端部が第２の端面１２ｆに引き出され、露出している。

第２の内部電極層１６ｂの第２の対向電極部１８ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。

第２の内部電極層１６ｂの第２の引出電極部２０ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。

第２の内部電極層１６ｂの第２の対向電極層１８ｂの幅と、第２の内部電極層１６ｂの第２の引出電極部２０ｂの幅は、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。

積層体１２は、図３に示されるように、第１の対向電極部１８ａ及び第２の対向電極部１８ｂの幅方向ｙの一端と第１の側面１２ｃとの間及び第１の対向電極部１８ａ及び第２の対向電極部１８ｂの幅方向ｙの他端と第２の側面１２ｄとの間に形成される積層体１２の側部（以下、「Ｗギャップ」という。）２２ａを含む。

さらに、積層体１２は、図４に示されるように、第１の内部電極層１６ａの第１の引出電極部２０ａとは反対側の端部と第２の端面１２ｆとの間及び第２の内部電極層１６ｂの第２の引出電極部２０ｂとは反対側の端部と第１の端面１２ｅとの間に形成される積層体１２の端部（以下、「Ｌギャップ」という。）２２ｂを含む。

第１の内部電極層１６ａ及び第２の内部電極層１６ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ−Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。

内部電極層１６、すなわち第１の内部電極層１６ａ及び第２の内部電極層１６ｂのそれぞれの厚みは、０．２μｍ以上２．０μｍ以下であることが好ましい。
また、第１の内部電極層１６ａ及び第２の内部電極層１６ｂの枚数は、合わせて１５枚以上２００枚以下であることが好ましい。

内部電極層１６は、回路基板５２（図５参照）に実装する面に対して平行となるように設けられていてもよく、垂直となるように設けられていてもよいが、回路基板５２に実装する面に対して平行となるように設けられているのがより好ましい。

（外部電極）
積層体１２の第１の端面１２ｅ側及び第２の端面１２ｆ側には、図１〜図６に示されるように、外部電極２４が配置される。

外部電極２４は、金属成分及びガラス成分を含む下地電極層２６と、下地電極層２６の表面に形成されるめっき層２８とを含む。
外部電極２４は、第１の外部電極２４ａ及び第２の外部電極２４ｂを有する。

第１の外部電極２４ａは、第１の内部電極層１６ａに接続され、第１の端面１２ｅの表面に配置されている。また、第１の外部電極２４ａは、第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第１の外部電極２４ａは、第１の内部電極層１６ａの第１の引出電極部２０ａと電気的に接続される。

第２の外部電極２４ｂは、第２の内部電極層１６ｂに接続され、第２の端面１２ｆの表面に配置されている。また、第２の外部電極２４ｂは、第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の外部電極２４ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂと電気的に接続される。

めっき層２８は、第１のめっき層２８ａと、第２のめっき層２８ｂとを有している。

積層体１２内においては、第１の内部電極層１６ａの第１の対向電極部１８ａと第２の内部電極層１６ｂの第２の対向電極部１８ｂとがセラミック層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１６ａが接続された第１の外部電極２４ａと第２の内部電極層１６ｂが接続された第２の外部電極２４ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。

下地電極層２６は、焼付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
以下、下地電極層２６を上記の焼付け層、導電性樹脂層、薄膜層とした場合の各構成について説明する。

（焼付け層の場合）
焼付け層は、ガラス成分と金属成分とを含む。焼付け層のガラス成分は、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。焼付け層の金属成分としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け層は、複数層であってもよい。焼付け層は、ガラス成分および金属成分を含む導電性ペーストを積層体１２に塗布して焼付けたものであり、内部電極層１６およびセラミック層１４と同時焼成したものでもよく、内部電極層１６およびセラミック層１４を焼成した後に焼付けてもよい。なお、焼付け層を内部電極層１６およびセラミック層１４と同時に焼成する場合には、ガラス成分の代わりにセラミック材料を添加して焼付け層を形成することが好ましい。

なお、本実施の形態に係る積層セラミック電子部品を、積層セラミックコンデンサ１０としているため、上記の通り下地電極層は、本実施の形態では金属成分及びセラミック成分を含むものとしたが、当該態様に限られない。つまり上述の通り、積層セラミック電子部品が圧電体セラミックや、半導体セラミックや磁性体セラミックである場合、下地電極層に含まれるセラミック成分の具体的な成分が異なることはいうまでもない。

第１の端面１２ｅおよび第２の端面１２ｆに位置する第１および第２の下地電極層２６ａ、２６ｂの高さ方向ｘ中央部における第１および第２の焼付け層の厚みは、例えば、１５μｍ以上１６０μｍ以下程度であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に下地電極層２６を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する第１および第２の下地電極層２６ａ、２６ｂである長さ方向ｚの中央部における第１および第２の焼付け層の厚みは、例えば、５μｍ以上４０μｍ以下程度であることが好ましい。

（導電性樹脂層の場合）
導電性樹脂層は、複数層であってもよい。
導電性樹脂層は、焼付け層上に焼付け層を覆うように配置されるか、積層体１２上に直接配置されてもよい。
導電性樹脂層は、熱硬化性樹脂および金属を含む。
導電性樹脂層は、熱硬化性樹脂を含むため、例えばめっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１０に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサ１０へのクラックを防止することができる。

導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたは、それらを含む合金を使用することができる。
また、金属粉の表面にＡｇコーティングされた金属粉を使用することもできる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。導電性金属にＡｇの導電性金属粉を用いる理由としては、Ａｇは金属の中でもっとも比抵抗が低いため電極材料に適しており、Ａｇは貴金属であるため酸化せず耐候性が高いためである。また、上記のＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。

さらに、導電性樹脂層に含まれる金属としては、Ｃｕ、Ｎｉに酸化防止処理を施したものを使用することもできる。
なお、導電性樹脂層に含まれる金属としては、金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングした金属粉を使用することもできる。金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングされたものを使用する際には金属粉としてＡｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。

導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５ｖｏｌ％以下で含まれていることが好ましい。
導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、例えば、０.３μｍ以上１０μｍ以下程度であってもよい。
導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラー同士が接触することにより、導電性樹脂層内部に通電経路が形成される。

導電性樹脂層に含まれる金属は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。

導電性樹脂層の樹脂としては、例えば、エポキシ樹脂、フェノキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の一つである。
導電性樹脂層に含まれる樹脂は、導電性樹脂全体の体積に対して、２５ｖｏｌ％以上６５ｖｏｌ％以下で含まれていることが好ましい。

また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。硬化剤としては、ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系、活性エステル系、アミドイミド系など公知の種々の化合物を使用することができる。

第１の端面１２ｅおよび第２の端面１２ｆに位置する積層体１２の高さ方向ｘ中央部に位置する導電性樹脂層の厚みは、例えば、５μｍ以上５０μｍ以下程度であることが好ましい。

また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上にも導電性樹脂層を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄに位置する導電性樹脂層の長さ方向ｚの中央部における導電性樹脂層の厚みは、例えば、５μｍ以上５０μｍ以下程度であることが好ましい。

（薄膜層の場合）
薄膜層は、スパッタリング法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。

（めっき層）
続いて、下地電極層２６の上に配され得るめっき層２８である第１のめっき層２８ａ及び第２のめっき層２８ｂについて、図３及び図４を参照して説明する。
第１のめっき層２８ａ及び第２のめっき層２８ｂとしては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。

第１のめっき層２８ａは、第１の下地電極層２６ａを覆うように配置されている。
第２のめっき層２８ｂは、第２の下地電極層２６ｂを覆うように配置されている。

第１のめっき層２８ａ及び第２のめっき層２８ｂは、複数層により形成されていてもよい。この場合、めっき層２８は、下地電極層２６上に形成されるＮｉめっきによる下層めっき層３０と、下層めっき層３０上に形成されるＳｎめっきによる上層めっき層３２の２層構造であることが好ましい。
すなわち、第１のめっき層２８ａは、第１の下層めっき層３０ａと、第１の下層めっき層３０ａの表面に位置する第１の上層めっき層３２ａとを有する。
また、第２のめっき層２８ｂは、第２の下層めっき層３０ｂと、第２の下層めっき層３０ｂの表面に位置する第２の上層めっき層３２ｂとを有する。

Ｎｉめっきによる下層めっき層３０は、下地電極層２６が積層セラミックコンデンサ１０を実装する際のはんだによって侵食されることを防止するために用いられ、Ｓｎめっきによる上層めっき層３２は、積層セラミックコンデンサ１０を実装する際の半田の濡れ性を向上させて、容易に実装することができるようにするために用いられる。
めっき層一層あたりの厚みは、２．０μｍ以上、１５．０μｍ以下であることが好ましい。

なお、下地電極層２６を設けずにめっき層だけで外部電極２４を形成してもよい。
以下、図示はしていないが、下地電極層２６を設けずにめっき層を設ける構造について説明する。

第１の外部電極２４ａおよび第２の外部電極２４ｂのそれぞれは、下地電極層が設けられず、めっき層がセラミック素体１２の表面に直接形成されていてもよい。すなわち、積層セラミックコンデンサ１０は、第１の内部電極層１６ａまたは第２の内部電極層１６ｂに電気的に接続されるめっき層を含む構造であってもよい。このような場合、前処理として積層体１２の表面に触媒を配設した後で、めっき層が形成されてもよい。

ここで、下地電極層２６を設けずにめっき層だけで外部電極２４を形成する場合、下地電極層２６を設けずに配置するめっき層の１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
めっき層は、積層体１２の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。下層めっき電極および上層めっき電極はそれぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ又はＺｎなどから選ばれる少なくとも１種の金属または当該金属を含む合金を含むことが好ましい。
更に、下層めっき電極は、半田バリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、半田濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。

また、例えば、第１の内部電極層１６ａおよび第２の内部電極層１６ｂがＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は必要に応じて形成されればよく、第１の外部電極２４ａおよび第２の外部電極２４ｂはそれぞれ、下層めっき電極のみで構成されてもよい。めっき層は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
さらに、めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９体積％以上であることが好ましい。

（保護フレーム部）
ここで、本実施の形態では、第２の主面１２ｂが回路基板の一面である実装面に向く面（図示下側）とされる。そして本実施の形態では、第１の主面１２ａに対し、保護フレーム部１００が、接着剤１０２を介して第１の主面１２ａ上および第１の主面１２ａ上に配置されている外部電極２４と空間１０４を空けるように配置される。

以下、保護フレーム部１００の各部の構成について説明する。保護フレーム部１００は、以下の第１の保護フレーム部１１０〜第７の保護フレーム部１７０を有している。

すなわち、本実施の形態では、保護フレーム部付き積層セラミック電子部品１は、積層体１２の第１の主面１２ａにおいて、接着剤１０２を介して第１の主面１２ａ上および第１の主面１２ａ上に配置されている第１の外部電極２４ａならびに第２の外部電極２４ｂと空間１０４を空けるように配置される保護フレーム部１００を有している。

保護フレーム部１００は、第１の保護フレーム部１１０、第２の保護フレーム部１２０、第３の保護フレーム部１３０、第４の保護フレーム部１４０、第５の保護フレーム部１５０、第６の保護フレーム部１６０及び第７の保護フレーム部１７０を有している。

第１の保護フレーム部１１０ないし第７の保護フレーム部１７０の厚みは特に限定されない。第１の保護フレーム部１１０ないし第７の保護フレーム部１７０は、絶縁性の素材もしくは金属性の素材からなることが好ましい。これにより、仮に半田爆ぜやウィスカが発生した場合でも、保護フレーム部１００が存在することで周辺に実装された部品への飛散を抑制し、それによる回路の短絡を抑制する効果を得ることができる。

具体的には、絶縁性の素材もしくは金属性の素材は、耐熱クラス２００以上の素材が選ばれることが好ましい。

第１の保護フレーム部１１０は、積層体１２の第１の主面１２ａ上を覆うように設けられる部分である。第１の保護フレーム部１１０は、積層体１２の第１の主面１２ａと接着剤１０２を介して、空間１０４を空けるように設けられている。これにより、本実施の形態では、外部電極２４を第１の保護フレーム部１１０によって覆うことが可能となる。したがって、仮に、外部電極２４において半田爆ぜやウィスカが発生したとしても周辺部品との短絡を防止することができる。

また、第１の保護フレーム部１１０の上面は、平らに形成されていることが好ましい。これにより、本実施の形態では、積層セラミックコンデンサ１０の上面を平らな保護フレーム部１００で覆うことが可能となるため、保護フレーム部付き積層セラミック電子部品１を回路基板５２に実装する際、ノズルで部品吸着してピックアップする工程での吸着性も向上させることが可能となる。その結果、保護フレーム部付き積層セラミック電子部品１の実装性も向上させることができる。

また、接着剤１０２は、高耐熱用エポキシ系接着剤を用いることができる。

第１の保護フレーム部１１０の大きさは特に限定されないが、積層体の第１の主面１２ａの全体を覆うように配置されていることが好ましい。

第１の保護フレーム部１１０と積層体１２の第１の主面１２ａとの間の空間１０４の間隔は、１０μｍ以上５０μｍ以下であることが好ましい。

第２の保護フレーム部１２０は、第１の保護フレーム部１１０に接続され、第１の端面１２ｅ上に配置される第１の外部電極２４ａと空間１０４を空けて第１の外部電極２４ａを覆うように設けられている。これにより、本実施の形態では、外部電極２４を第２の保護フレーム部１２０によって覆うことが可能となる。したがって、仮に、外部電極２４において半田爆ぜやウィスカが発生したとしても周辺部品との短絡を防止することができる。

第２の保護フレーム部１２０の大きさは特に限定されないが、第１の端面１２ｅ上に配置される第１の外部電極２４ａの全体を覆うように配置されていることが好ましい。

第２の保護フレーム部１２０と積層体１２の第１の端面１２ｅ上に配置される第１の外部電極２４ａとの間の空間１０４の間隔は、１０μｍ以上５０μｍ以下であることが好ましい。

第３の保護フレーム部１３０は、第１の保護フレーム部１１０と第２の保護フレーム部１２０とに接続され、第１の側面１２ｃ上に設けられる第１の外部電極２４ａと空間１０４を空けて第１の外部電極２４ａを覆うように設けられている。これにより、本実施の形態では、外部電極２４を第３の保護フレーム部１３０によって覆うことが可能となる。したがって、仮に、外部電極２４において半田爆ぜやウィスカが発生したとしても周辺部品との短絡を防止することができる。

第３の保護フレーム部１３０の大きさは特に限定されないが、第１の側面１２ｃ上に設けられる第１の外部電極２４ａの全体を覆うように配置されていることが好ましい。

第３の保護フレーム部１３０と積層体１２の第１の側面１２ｃ上に配置される第１の外部電極２４ａとの間の空間１０４の間隔は、１０μｍ以上５０μｍ以下であることが好ましい。

第４の保護フレーム部１４０は、第１の保護フレーム部１１０と第２の保護フレーム部１２０とに接続され、第２の側面１２ｄ上に設けられる第１の外部電極２４ａと空間１０４を空けて第１の外部電極２４ａを覆うように設けられている。これにより、本実施の形態では、外部電極２４を第４の保護フレーム部１４０によって覆うことが可能となる。したがって、仮に、外部電極２４において半田爆ぜやウィスカが発生したとしても周辺部品との短絡を防止することができる。

第４の保護フレーム部１４０の大きさは特に限定されないが、第２の側面１２ｄ上に設けられる第１の外部電極２４ａの全体を覆うように配置されていることが好ましい。

第４の保護フレーム部１４０と積層体１２の第２の側面１２ｄ上に配置される第１の外部電極２４ａとの間の空間１０４の間隔は、１０μｍ以上５０μｍ以下であることが好ましい。

第５の保護フレーム部１５０は、第１の保護フレーム部１１０に接続され、第２の端面１２ｆ上に配置される第２の外部電極２４ｂと空間を空けて第２の外部電極１２ｂを覆うように設けられている。これにより、本実施の形態では、外部電極２４を第５の保護フレーム部１５０によって覆うことが可能となる。したがって、仮に、外部電極２４において半田爆ぜやウィスカが発生したとしても周辺部品との短絡を防止することができる。

第５の保護フレーム部１５０の大きさは特に限定されないが、第２の端面１２ｆ上に設けられる第２の外部電極２４ｂの全体を覆うように配置されていることが好ましい。

第５の保護フレーム部１５０と積層体１２の第２の端面１２ｆ上に配置される第２の外部電極２４ｂとの間の空間１０４の間隔は、１０μｍ以上５０μｍ以下であることが好ましい。

第６の保護フレーム部１６０は、第１の保護フレーム部１１０と第５の保護フレーム部１５０とに接続され、第１の側面１２ｃ上に設けられる第２の外部電極２４ｂと空間１０４を空けて第２の外部電極２４ｂを覆うように設けられている。これにより、本実施の形態では、外部電極２４を第６の保護フレーム部１６０によって覆うことが可能となる。したがって、仮に、外部電極２４において半田爆ぜやウィスカが発生したとしても周辺部品との短絡を防止することができる。

また、第６の保護フレーム部１６０と第３の保護フレーム部１３０とは、凹部１０８を介して配置されている。

第６の保護フレーム部１６０の大きさは特に限定されないが、第１の側面１２ｃ上に設けられる第２の外部電極２４ｂの全体を覆うように配置されていることが好ましい。

第６の保護フレーム部１６０と積層体１２の第１の側面１２ｃ上に配置される第２の外部電極２４ｂとの間の空間１０４の間隔は、１０μｍ以上５０μｍ以下であることが好ましい。

第７の保護フレーム部１７０は、第１の保護フレーム部１１０と第５の保護フレーム部１５０とに接続され、第２の側面１２ｄ上に設けられる第２の外部電極２４ｂと空間１０４を空けて第２の外部電極２４ｂを覆うように設けられている。これにより、本実施の形態では、外部電極２４を第６の保護フレーム部１６０によって覆うことが可能となる。したがって、仮に、外部電極２４において半田爆ぜやウィスカが発生したとしても周辺部品との短絡を防止することができる。

第７の保護フレーム部１７０の大きさは特に限定されないが、第２の側面１２ｄ上に設けられる第２の外部電極２４ｂの全体を覆うように配置されていることが好ましい。

第７の保護フレーム部１７０と積層体１２の第２の側面１２ｄ上に配置される第２の外部電極２４ｂとの間の空間１０４の間隔は、１０μｍ以上５０μｍ以下であることが好ましい。

また、第７の保護フレーム部１７０と第４の保護フレーム部１４０とは、凹部１０８を介して配置されている。

なお、第３の保護フレーム部１３０と第６の保護フレーム部１６０とは繋がって形成されていてもよい。言い換えると、積層体１２の第１の側面１２ｃ上において、積層体１２の第１の側面１２ｃと空間１０４を空けて第３の保護フレーム部１３０と第６の保護フレーム部１６０とを繋ぐ延長部を有していてもよい。

さらに、第４の保護フレーム部１４０と第７の保護フレーム部１７０とは繋がって形成されていてもよい。言い換えると、積層体１２の第２の側面１２ｄ上において、積層体１２の第２の側面１２ｄと空間１０４を空けて第４の保護フレーム部１４０と第７の保護フレーム部１７０とを繋ぐ延長部を有していてもよい。

このように、図１に示す保護フレーム付き積層セラミック電子部品１では、第１の主面１２ａに対し、保護フレーム部１００が、接着剤１０２を介して第１の主面１２ａ上および第１の主面１２ａ上に配置されている外部電極２４と空間１０４を空けるように配置されるので、外部電極２４を保護フレーム部１００により覆うことが可能となる。したがって、仮に、外部電極２４において半田爆ぜやウィスカが発生したとしても周辺部品との短絡を防止することができる。

また、図１に示す保護フレーム付き積層セラミック電子部品１では、積層セラミックコンデンサ１０の上面を平らな保護フレーム部１００、具体的には第１の保護フレーム部１１０で覆うことにより、積層セラミックコンデンサ１０を回路基板５２に実装する際、図示しないノズルで部品吸着してピックアップする工程での吸着性も向上させることが可能となる。その結果、保護フレーム部付き積層セラミック電子部品１の実装性も向上させることができる。

２．保護フレーム部付き積層セラミック電子部品の製造方法
以下、本実施の形態に係る積層セラミック電子部品の製造方法について説明する。

（ｉ）誘電体シート、内部電極層用の導電性ペーストを準備する。誘電体シートや内部電極層用の導電性ペーストには、バインダおよび溶剤が含まれる。バインダおよび溶剤は公知のものを用いることができる。

（ｉｉ）誘電体シート上に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極層用の導電性ペーストを印刷し、内部電極パターンを形成する。

（ｉｉｉ）内部電極層１６のパターンが印刷されていない外層（第２の外層１５ｂ２）用の誘電体シートを所定枚数積層し、その上に内部電極パターンが印刷された誘電体シートを順次積層し、その上に外層（第１の外層１５ｂ１）用の誘電体シートを所定枚数積層し、積層シートを作製する。

（ｉｖ）積層シートを静水圧プレスなどの手段により積層方向にプレスし積層ブロックを作製する。

（ｖ）積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。

（ｖｉ）積層チップを焼成し積層体１２を作製する。焼成温度は、誘電体であるセラミック層１４や内部電極層１６の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。

（下地電極層）
（ｖｉｉ）積層体１２の両端面１２ｅ、１２ｆに外部電極２４用の導電性ペーストを塗布し、焼付け、外部電極２４の下地電極２６として、焼付け層を形成する。焼付け層を形成する場合には、ガラス成分と金属とを含む導電性ペーストを例えばディッピングなどの方法により、塗布し、その後、焼付け処理を行い、下地電極層２６を形成する。このときの焼付け温度は、７００℃以上９００℃以下であることが好ましい。

（ｖｉｉｉ）必要に応じて、焼付け層の表面にめっき（第１のめっき層２８ａ、第２のめっき層２８ｂ）を形成する。

（導電性樹脂層）
なお、下地電極層２６を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体１２上に直接形成してもよい。

導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層上もしくは積層体１２上に塗布し、２５０以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ₂雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。

（めっき電極の場合）
さらに、下地電極層２６を設けずに積層体１２の内部電極層１６が露出する第１、第２の引出電極部２０ａ、２０ｂにめっき層２８である第１のめっき層２８ａ及び第２のめっき層２８ｂを設けてもよい。その場合は、以下の方法で形成することができる。

積層体１２の第１の端面１２ｅ及び第２の端面１２ｆにめっき処理を施し、内部電極層１６の露出部である第１、第２の引出電極部２０ａ、２０ｂ上に下層めっき電極を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。

（ｖｉｉｉ）上記（ｖｉｉ）の後、下地電極層２６の表面、導電性樹脂層の表面もしくは下層めっき電極の表面、上層めっき電極の表面に、めっき層２８である第１のめっき層２８ａ及び第２のめっき層２８ｂが形成される。本実施の形態では焼付け層である下地電極層２６上にＮｉめっき層、およびＳｎめっき層を形成した。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。このようにして、積層セラミックコンデンサ１０が得られる。

（保護フレーム部の取り付け方法）
続いて、上述した方法により得られた積層セラミックコンデンサ１０に保護フレーム部１００を取り付ける。
以下、保護フレーム部１００の取り付け方法について説明する。

（ｉ）上記（ｖ）で作製した積層セラミックコンデンサ１０を準備する。

（ｉｉ）第１の保護フレーム部１１０ないし第７の保護フレーム部１７０を有する保護フレーム部１００を準備する。

（ｉｉｉ）積層セラミックコンデンサ１０の第１の主面１２ａ上もしくは第１の保護フレーム部１１０の第１の主面１２ａ側の面に接着剤１０２を塗布する。

（ｉｖ）その後、接着剤１０２が塗布されている部分以外のところにおいて、積層セラミックコンデンサ１０と保護フレーム部１００との間に空間１０４が空くように保護フレーム部１００を取り付け積層セラミックコンデンサ１０と保護フレーム部１００とを接合させる。

３．保護フレーム部付き積層セラミック電子部品の実装構造
（ｖｉ）続いて、図５に示されるような、本実施の形態に係る保護フレーム部付き積層セラミック電子部品の実装構造５０について説明する。換言すれば、回路基板５２上に実装された保護フレーム部付き積層セラミック電子部品の実装構造５０について説明する。

回路基板５２は、コア材５４と、コア材５４上に配置された第１の信号電極５６ａと、コア材５４上に配置された第２の信号電極５６ｂと、を有している。

コア材５４は、例えば、ガラス布（クロス）とガラス不織布を混ぜ合わせた基材にエポキシ樹脂やポリイミド樹脂を含侵させた材料からなる基板や、セラミックスとガラスを混合したシートを焼付けて製造するセラミックス基板からなる。

コア材５４の厚みは、特に限定されないが、例えば、２００μｍ以上８００μｍ以下のものを用いることができる。

第１の信号電極５６ａは、コア材５４の片面、もしくは両面に貼り付けられている。この第１の信号電極５６ａに積層セラミックコンデンサ１０の外部電極２４が接合材たる半田６０によって、実装される。

第２の信号電極５６ｂは、コア材５４の片面、もしくは両面に貼り付けられている。この第２の信号電極５６ｂに積層セラミックコンデンサ１０の外部電極２４が接合材たる半田６０によって、実装される。

第１の信号電極５６ａおよび第２の信号電極５６ｂは、材質は特に限定されないが、例えば、銅、金、パラジウム、白金などの金属を用いることができる。

第１の信号電極５６ａおよび第２の信号電極５６ｂの厚みは、特に限定されないが、例えば、２０μｍ以上２００μｍ以下のものを用いることができる。

積層セラミックコンデンサ１０の第１の外部電極２４ａと第１の信号電極５６ａおよび積層セラミックコンデンサ１０の第２の外部電極２４ｂと第２の信号電極５６ｂとが接合材たる半田６０によって接続されている。

本実施の形態では、接合材として半田６０を用いているが、外部電極２４と第１、第２の信号電極５６ａ、５６ｂとの通電が図れるのであれば、半田６０の他、例えば高耐熱用エポキシ系接着剤を用いることができる。

第２の保護フレーム部１２０、第３の保護フレーム部１３０および第４の保護フレーム部１４０は、回路基板５２、第１の信号電極５６ａ、第２の信号電極５６ｂ、接合材たる半田６０とは隙間１０６を介して離れて配置されている。これにより、本実施の形態では、仮に、外部電極２４において半田爆ぜやウィスカが発生したとしても周辺部品との短絡を防止することができる。

第５の保護フレーム部１５０、第６の保護フレーム部１６０および第７の保護フレーム部１７０は、回路基板５２、第１の信号電極５６ａ、第２の信号電極５６ｂ、接合材たる半田６０とは、隙間１０６を介して離れて配置されている。これにより、本実施の形態では、仮に、外部電極２４において半田爆ぜやウィスカが発生したとしても周辺部品との短絡を防止することができる。

以上の構成とすることにより、図５に示す保護フレーム部付き積層セラミック電子部品の実装構造５０では、第１の主面１２ａに対し、保護フレーム部１００が、接着剤１０２を介して第１の主面１２ａ上および第１の主面１２ａ上に配置されている外部電極２４と空間１０４を空けるように配置された状態で回路基板５２に実装されるので、外部電極２４を保護フレーム部１００により覆うことが可能となる。したがって、仮に、外部電極２４において半田爆ぜやウィスカが発生したとしても周辺部品との短絡を防止することができる。

また、本実施の形態では、積層セラミックコンデンサ１０の上面を平らな保護フレーム部１００、具体的には第１の保護フレーム部１１０で覆うことにより、積層セラミックコンデンサ１０を実装基板たる回路基板５２に実装する際、ノズルで部品吸着してピックアップする工程での吸着性も向上させることが可能となる。その結果、積層セラミックコンデンサ１０の実装性も向上させることができる。

（変形例）
以下、本実施の形態の変形例について説明する。本変形例について、上記実施の形態の構成要素に相当するものについては同じ符号を付すとともに、その詳細な説明を省略する。
すなわち、本変形例に係る保護フレーム部付き積層セラミック電子部品１を構成する積層セラミックコンデンサ１０は、図６（Ａ）、図６（Ｂ）及び図６（Ｃ）に示されるように、第１の内部電極層１６ａおよび第２の内部電極層１６ｂには、第１の端面１２ｅおよび第２の端面１２ｆのどちらにも引き出されない浮き内部電極層１６ｃが設けられており、浮遊電極層１６ｃによって、対向電極部１８ａ、１８ｂが複数に分割された構造としてもよい。例えば、図６（Ａ）に示される２連、図６（Ｂ）に示される３連、図６（Ｃ）に示されるような４連構造とすることができる。なお、図示しないが、同様の構成にて、保護フレーム部付き積層セラミック電子部品１を、４連以上の構造としてもよいことは言うまでもない。このように、対向電極部１８ａ、１８ｂを複数個に分割した構造とすることによって、対向する内部電極層１６ａ、１６ｂ間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。そのため、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサ１０の高耐圧化を図ることができる。

なお、本発明の実施の形態及び変形例は、上記した記載で開示されているが、本発明は、これに限定されるものではない。

例えば、上記実施の形態では、外部電極を焼付けによる下地電極層とめっきによるめっき層とによって構成したが、内部電極層との通電が可能であれば、印刷等の他の手法により形成された電極にて外部電極を形成するという態様を適用することも可能である。

また、上記実施の形態及び変形例では、平面視矩形状をなすも概略直方体形状の積層セラミックコンデンサに対して保護フレーム部を適用した態様を開示したが、勿論、積層セラミックコンデンサの外形に応じて保護フレーム部の形状も適宜の形状とすることも可能である。

すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。

この発明は、積層セラミック電子部品として利用できる。

１ 保護フレーム部付き積層セラミック電子部品
１０ 積層セラミックコンデンサ
１０ａ セラミック圧電素子
１０ｂ サーミスタ素子
１０ｃ インダクタ素子
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ セラミック層
１５ａ 有効層部
１５ｂ１ 第１の外層部
１５ｂ２ 第２の外層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１６ｃ 浮き内部電極層
１８ａ 第１の対向電極部
１８ｂ 第２の対向電極部
２０ａ 第１の引出電極部
２０ｂ 第２の引出電極部
２２ａ 側部（Ｗギャップ）
２２ｂ 端部（Ｌギャップ）
２４ 外部電極
２４ａ 第１の外部電極
２４ｂ 第２の外部電極
２６ 下地電極層
２６ａ 第１の下地電極層
２６ｂ 第２の下地電極層
２８ めっき層
２８ａ 第１のめっき層
２８ｂ 第２のめっき層
３０ 下層めっき層
３０ａ 第１の下層めっき層
３０ｂ 第２の下層めっき層
３２ 上層めっき層
３２ａ 第１の上層めっき層
３２ｂ 第２の上層めっき層
５０ 実装構造
５２ 回路基板
５４ コア材
５６ 信号電極
５６ａ 第１の信号電極
５６ｂ 第２の信号電極
６０ 半田
１００ 保護フレーム部
１００ａ 内面
１０２ 粘着材
１０４ 空間
１０６ 隙間
１０８ 凹部
１１０ 第１の保護フレーム部
１２０ 第２の保護フレーム部
１３０ 第３の保護フレーム部
１４０ 第４の保護フレーム部
１５０ 第５の保護フレーム部
１６０ 第６の保護フレーム部
１７０ 第７の保護フレーム部
ｘ 高さ方向
ｙ 幅方向
ｚ 長さ方向

Claims (3)

1. 積層された複数のセラミック層を含み、相対する第1の主面および第２の主面と、前記第１の主面と前記第２の主面を結ぶ高さ方向に直交する幅方向に相対する第1の側面および第２の側面と、前記高さおよび幅方向に直交する長さ方向に相対する第1の端面および第２の端面と、を含む積層体と、
   前記複数のセラミック層と交互に積層され、前記第１の端面に露出する第１の内部電極層と、
   前記複数のセラミック層と交互に積層され、前記第２の端面に露出する第２の内部電極層と、
   前記第１の内部電極層に接続され、前記第１の端面上に配置された第１の外部電極と、
   前記第２の内部電極層に接続され、前記第２の端面上に配置された第２の外部電極と、
   を有する積層セラミック電子部品において、
   前記第２の主面が実装面に向く面とされ、
   前記第１の主面において、接着剤を介して前記第１の主面上および前記第１の主面上に配置されている前記第１の外部電極ならびに前記第２の外部電極と空間を空けるように配置される保護フレーム部を有しており、
   前記保護フレーム部は、
   前記第１の主面上を覆うように設けられる第１の保護フレーム部と、
   前記第１の保護フレーム部に接続され、前記第１の端面上に配置される前記第１の外部電極と空間を空けて前記第１の外部電極を覆うように設けられる第２の保護フレーム部と、
   前記第１の保護フレーム部と前記第２の保護フレーム部とに接続され、前記第１の側面上に設けられる前記第１の外部電極と空間を空けて前記第１の外部電極を覆うように設けられる第３の保護フレーム部と、
   前記第１の保護フレーム部と前記第２の保護フレーム部とに接続され、前記第２の側面上に設けられる前記第１の外部電極と空間を空けて前記第１の外部電極を覆うように設けられる第４の保護フレーム部と、
   前記第１の保護フレーム部に接続され、前記第２の端面上に配置される前記第２の外部電極と空間を空けて前記第２の外部電極を覆うように設けられる第５の保護フレーム部と、
   前記第１の保護フレーム部と前記第５の保護フレーム部とに接続され、前記第１の側面上に設けられる前記第２の外部電極と空間を空けて前記第２の外部電極を覆うように設けられる第６の保護フレーム部と、
   前記第１の保護フレーム部と前記第５の保護フレーム部とに接続され、前記第２の側面上に設けられる前記第２の外部電極と空間を空けて前記第２の外部電極を覆うように設けられる第７の保護フレーム部と、
   を有する、保護フレーム部付き積層セラミック電子部品。
2. 前記第１の保護フレーム部ないし前記第７の保護フレーム部は、絶縁性の素材もしくは金属性の素材からなる、請求項１に記載の保護フレーム部付き積層セラミック電子部品。
3. 回路基板上に実装された請求項１ないし請求項２に記載の保護フレーム部付き積層セラミックコンデンサの実装構造であって、
   前記回路基板は、基板のコア材と、
   前記コア材上に配置された第１の信号電極と、
   前記コア材上に配置された第２の信号電極と、
   を有し、
   前記積層セラミックコンデンサの前記第１外部電極と前記第１の信号電極および前記積層セラミックコンデンサの前記第２外部電極と前記第２の信号電極とが接合材によって接続されており、
   前記第２の保護フレーム部および前記第３の保護フレーム部、前記第４の保護フレーム部は、前記回路基板、前記第１の信号電極、前記第２の信号電極、前記接合材とは離れて配置されており、
   前記第５の保護フレーム部および前記第６の保護フレーム部、前記第７の保護フレーム部は、前記回路基板、前記第１の信号電極、前記第２の信号電極、前記接合材とは離れて配置されている、保護フレーム部付き積層セラミック電子部品の実装構造。

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