KR20220096782A - 적층 세라믹 전자부품 - Google Patents

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KR20220096782A
KR20220096782A KR1020200189536A KR20200189536A KR20220096782A KR 20220096782 A KR20220096782 A KR 20220096782A KR 1020200189536 A KR1020200189536 A KR 1020200189536A KR 20200189536 A KR20200189536 A KR 20200189536A KR 20220096782 A KR20220096782 A KR 20220096782A
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이교열
한승훈
강인영
김정민
김정렬
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 번갈아 적층되도록 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하고, 제1 방향으로 서로 대향하는 제1 면 및 제2 면, 제2 방향으로 서로 대향하는 제3 면 및 제4 면 및 제3 방향으로 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 상기 제1 내부 전극과 연결되고 제1 전극층, 제1 도전층 및 제1 금속층을 포함하는 제1 외부 전극; 상기 제2 내부 전극과 연결되고 제2 전극층, 제2 도전층 및 제2 금속층을 포함하는 제2 외부 전극; 및 상기 세라믹 바디, 제1 전극층 및 제2 전극층 상에 배치되는 제1 코팅층;을 포함하고, 상기 제1 코팅층은 알킬(메트)아크릴레이트계 고분자를 포함할 수 있다.

Description

적층 세라믹 전자부품{MULTI-LAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 적용 영역이 확대됨에 따라 적층 세라믹 전자부품 역시 사용되는 기술분야가 확대되고 있다. 특히, 자동차의 전자화에 따라 자동차의 ECU(Electronic Control Unit)나 TCU(Transmission Control Unit)가 엔진룸에 배치되거나 트랜스미션 등에 직접 부착되는 구조가 사용되고 있다.
하지만, 기존의 적층 세라믹 전자부품을 고온, 고진동 등의 가혹한 환경에 적용하는 경우 고온/저온 cycle로 인한 팽창 수축이 반복되어 지속적인 기계적인 스트레스가 발생하게 된다. 그리고 지속적인 기계적 스트레스의 인가는 단자 전극이나 솔더에 크랙을 발생시키는 주된 원인이 된다.
또한, 적층 세라믹 전자부품을 제조하는 과정에서, 세라믹 바디 및 외부 전극을 소결한 후 외부 전극 상에 도금층을 형성하는 경우가 많은데, 고온 열처리에 의한 전자부품의 제작 시 세라믹 바디 표면에는 높은 표면 에너지를 갖는 친수성의 산화물 층이 형성되고, 세라믹 바디와 외부 전극의 계면에는 수분이 침투할 수 경로가 되는 기공들이 발생할 확률이 높아지게 된다.
특히, 고온 및/또는 고습한 환경에 지속적으로 노출될 경우 적층 세라믹 전자부품 자체의 외부 전극에서 이온 마이그레이션(ion migration)이 발생할 가능성이 높아진다. 세라믹 바디의 표면에 형성된 산화물층은 높은 표면 에너지를 가지며, 고온, 고습 및 전압 인가 시 친수성으로 인해 세라믹 바디의 표면에 수분이 쉽게 붙도록한다. 이러한 수분을 통해 전극 물질이 반대 전극 쪽으로 이동하는 이온 마이그레이션(ion migration) 현상이 일어나게 되며, 단락 (short) 등이 발생하는 등 적층 세라믹 전자부품의 신뢰성이 저하되는 문제점이 발생할 수 있다.
본 발명의 여러 목적 중 하나는 수분 침투에 의한 특성 열화를 방지할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 이온 마이그레이션(ion migration)을 억제할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 쇼트(short) 뷸량을 저감시킬 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 우수한 신뢰성을 가지는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 번갈아 적층되도록 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하고, 제1 방향으로 서로 대향하는 제1 면 및 제2 면, 제2 방향으로 서로 대향하는 제3 면 및 제4 면 및 제3 방향으로 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 상기 제1 내부 전극과 연결되고 제1 전극층, 제1 도전층 및 제1 금속층을 포함하는 제1 외부 전극; 상기 제2 내부 전극과 연결되고 제2 전극층, 제2 도전층 및 제2 금속층을 포함하는 제2 외부 전극; 및 상기 세라믹 바디, 제1 전극층 및 제2 전극층 상에 배치되는 제1 코팅층;을 포함하고, 상기 제1 코팅층은 알킬(메트)아크릴레이트계 고분자를 포함할 수 있다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품으로의 수분 침투에 의한 특성 열화를 방지할 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 이온 마이그레이션(ion migration)을 억제할 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 쇼트(short) 뷸량을 저감시킬 수 있는 것이다.
본 발명의 여러 효과 중 하나는 우수한 신뢰성을 가지는 적층 세라믹 전자부품을 제공할 수 있는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 I-I'에 따른 단면도이다.
도 4는 도 3의 A 영역에 대한 확대도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명할 수 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징 (예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 명세서에서, "A 또는 B", "A 또는/및 B 중 적어도 하나", 또는 "A 또는/및 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 또는 B", "A 및 B 중 적어도 하나", 또는 "A 또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
본 발명은 적층 세라믹 전자부품에 관한 것이다. 도 1 내지 도 4는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 도면이다. 도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제3 방향(Z 방향)으로 번갈아 적층되도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하고, 제1 방향(X 방향)으로 서로 대향하는 제1 면(S1) 및 제2 면(S2), 제2 방향(Y 방향)으로 서로 대향하는 제3 면(S3) 및 제4 면(S4) 및 제3 방향(Z 방향)으로 서로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함하는 세라믹 바디(110); 상기 제1 내부 전극(121)과 연결되고 제1 전극층, 제1 도전층 및 제1 금속층을 포함하는 제1 외부 전극; 상기 제2 내부 전극(122)과 연결되고 제2 전극층, 제2 도전층 및 제2 금속층을 포함하는 제2 외부 전극; 및 상기 세라믹 바디(110), 제1 전극층(131a) 및 제2 전극층(132a) 상에 배치되는 제1 코팅층(141);을 포함할 수 있다.
이 때, 상기 제1 코팅층(141)은 알킬(메트)아크릴레이트계 고분자를 포함할 수 있다.
적층 세라믹 전자부품의 내습 신뢰성은 크게 두가지 요인에 영향을 받을 수 있다. 첫째, 제조 과정에서 도금액의 침투로 인해 제품의 불량이 발생할 수 있으며, 둘째, 완성된 제품의 사용 과정에서 외부의 수분이 침투하여 제품의 수명이 줄어들 수 있다. 최근 제품의 크기가 작아지는 것과 동시에 다양한 전기적 특성 및/또는 기계적 물성을 만족시키기 위하여 복층 구조의 외부 전극을 사용하는 경우가 늘고 있는데, 상기 복층 구조의 외부 전극에 도금층을 형성할 경우 도금액이 침투할 수 있는 문제가 있다. 또한, 외부에 보호층 등을 형성하는 방법을 사용하는 경우 일반적으로 세라믹 바디의 표면과 보호층 사이의 결합력이 강하지 않은 한계가 있으며, 반복적인 진동 등에 노출될 경우 칩의 신뢰성을 충분히 확보하기 어려운 문제가 있다. 본 발명자들은 상기와 같은 문제를 해결하기 위해 적층 세라믹 전자부품의 세라믹 바디(110) 및 외부 전극 상에 배치되는 제1 코팅층(141)이 세라믹 바디(110)와 제1 및 제2 외부 전극의 제1 및 제2 전극층 상에 배치되도록 하여 수분 침투 방지, 이온 마이그레이션 억제 및 적층 세라믹 전자부품과의 접합 강도를 향상을 통한 내습 신뢰성 향상이 가능할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제3 방향(Z 방향)으로 번갈아 적층되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110)를 포함할 수 있다.
상기 세라믹 바디(110)는 제1 방향(X 방향)으로 대향하는 제1 및 제2면(S1, S2), 제2 방향(Y 방향)으로 대향하는 제3 및 제4면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제5 및 제6면(S5, S6)을 포함할 수 있다.
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 상기 세라믹 바디(110)는 필요에 따라 모서리가 각지지 않게 라운드 처리 되어 있을 수 있다. 상기 라운드 처리는 예를 들어 베럴 연마 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.
상기 세라믹 바디(110)는 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)이 교대로 적층되어 있을 수 있다. 상기 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)은 제3 방향(Z 방향)으로 적층되어 있을 수 있다. 상기 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 성분을 포함할 수 있다. 상기 성분은 예를 들어 BaTiO3에 Ca, Zr, Sn 및/또는 Hf가 일부 고용된 형태로 존재하는 화학물 일 수 있다. 상기 조성식에서 x는 0 이상, 1 이하의 범위일 수 있고, y는 0 이상, 0.5 이하의 범위일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 조성식에서 x가 0이고 y가 0이며 z가 0인 경우 상기 성분은 BaTiO3가 될 수 있다. 또한, 상기 성분에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(111)은 전술한 재료를 포함하는 슬러리에 필요에 따른 첨가제를 추가하고, 이를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 세라믹 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 제3 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다. 상기 제1 및 제2 내부 전극(121, 122)의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 제 1 및 제 2 내부 전극(121, 122)은 각 단면이 세라믹 바디(110)의 대향하는 양 단부로 각각 노출되도록 적층될 수 있다. 구체적으로, 상기 세라믹 바디(110)의 제1 방향(X 방향)의 양면으로 상기 제1 및 제2 내부 전극(121, 122)이 각각 노출될 수 있으며, 상기 세라믹 바디(110)의 제1 면(S1) 방향으로 제1 내부 전극(121)이 노출되고, 제2 면(S2) 방향으로 제2 내부 전극(122)이 노출될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 도전성 금속을 포함할 수 있다. 상기 도전성 금속은, 예를 들어 은(Ag), 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상의 도전성 금속을 포함할 수 있다. 상기 제1 및 제2 내부 전극(121, 122)은 상기 도전성 금속을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명에 따른 적층 세라믹 전자부품는 세라믹 바디(110)의 외부 면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 상기 제1 외부 전극(131)은 본 발명에 따른 적층 세라믹 전자부품(100)의 세라믹 바디(110)의 제1 면(S1) 상에 배치될 수 있고, 상기 제2 외부 전극(132)은 상기 세라믹 바디(120)의 제2 면(S2) 상에 배치될 수 있다.
상기 제1 외부 전극(131)은 제1 전극층(131a), 제1 도전층(131b) 및 제1 금속층(131c)을 포함할 수 있으며, 상기 제2 외부 전극(132)은 제2 전극층(132a), 제2 도전층(132b) 및 제2 금속층(132c)을 포함할 수 있다. 상기 제1 전극층(131a)은 제1 내부 전극(121)과 연결되며, 상기 제2 전극층(132b)은 제2 내부 전극(122)과 연결될 수 있다.
본 발명의 일 실시형태에서, 적층 세라믹 전자부품의 제1 전극층(131a) 및 제2 전극층(132a)은 도전성 금속을 포함하는 소성전극일 수 있다. 상기 도전성 금속은 예를 들어 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
상기 제1 전극층(131a) 및 제2 전극층(132a)의 형성 방법의 예시로 도전성 금속을 포함하는 도전성 페이스트에 세라믹 바디(110)를 딥핑한 후 소성하여 형성하거나, 상기 도전성 페이스트를 세라믹 바디(110)의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하고 소성하여 형성할 수 있다. 또한, 상기 도전성 페이스트를 세라믹 바디(110)의 표면에 도포하거나 또는 상기 도전성 페이스트를 건조시킨 건조막을 세라믹 바디(110) 상에 전사한 후 이를 소성하여 형성하는 방법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 예를 들어 상기 방법 이외에의 다양한 방법으로 도전성 페이스트를 세라믹 바디(110) 상에 형성한 후 이를 소성하여 형성할 수 있다.
본 발명에 따른 적층 세라믹 전자부품의 제1 코팅층(141)은 세라믹 바디(110), 제1 전극층 및 제2 전극층 상에 배치될 수 있다. 본 명세서에서 어떤 부재가 소정 영역 「상에 배치된다」는 것은, 직접적으로 상기 부재가 상기 영역에 접하여 배치되는 것은 물론, 다른 구성요소가 상기 부재와 상기 영역 사이에 배치되어 간접적으로 상기 부재가 상기 영역과 연결되는 것을 모두 의미할 수 있다.
본 발명의 일 예시에서, 본 발명의 적층 세라믹 전자부품의 제1 코팅층(141)은 세라믹 바디(110)의 적어도 일부를 덮도록 배치될 수 있다. 또한, 본 발명의 적층 세라믹 전자부품의 제1 코팅층(141)은 세라믹 바디(110)를 실질적으로 전부 덮도록 배치될 수 있다. 본 명세서에서 어떤 부재가 일정 영역을 덮도록 배치된다는 것은, 상기 부재가 상기 영역을 덮은 부분이 외부에서 관찰되지 않도록 상기 부재가 배치된 것을 의미할 수 있다. 또한, 본 명세서에서 어떤 부재가 일정 영역을 「실질적으로 전부 덮는」다는 것은, 엄밀한 의미에서 상기 부재가 상기 영역을 전부 덮도록 배치되는 것뿐만 아니라, 제조 과정에서의 오차 등을 포함한 것을 의미할 수 있으며, 예를 들어 상기 영역의 전체 면적 중 상기 부재가 배치되지 않은 영역의 비율이 0% 이상 및/또는 5% 이하인 것을 의미할 수 있다.
또한, 본 발명의 적층 세라믹 전자부품의 제1 코팅층(141)은 제1 전극층 및 제2 전극층의 적어도 일부를 덮도록 배치될 수 있으며, 제1 코팅층(141)은 제1 전극층 및 제2 전극층을 실질적으로 전부 덮도록 배치될 수 있다.
본 발명의 일 실시예에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 코팅층(141)은 알킬(메트)아크릴레이트계 고분자를 포함할 수 있다. 본 명세서에서 「(메트)아크릴레이트계 고분자」는 (메트)아크릴레이트 단량체로부터 유래한 반복 단위를 가지는 고분자를 의미할 수 있으며, 구체적으로 10,000 내지 1,000,000의 중량평균분자량을 가지는 고분자를 의미할 수 있다. 또한, 본 명세서에서 「(메트)아크릴레이트」란 아크릴레이트 및 메타크릴레이트를 모두 포괄하는 것을 의미할 수 있으며, 「알킬(메트)아크릴레이트」는 말단에 알킬기가 치환된 (메트)아크릴레이트를 의미할 수 있다. 상기 알킬기는 관능기 내에 불포화 결합이 존재하지 않는 탄소 사슬 구조를 포함하는 것을 의미할 수 있으며, 탄소수 1 내지 24 의 직쇄형 또는 분지형의 탄소 사슬 구조를 포함하는 것을 의미할 수 있다.
일반적으로 전자부품에 사용되는 제1 코팅층(141)은 무기 박막을 이용하는 경우가 많다. 이는 유기물의 경우 온도 조건에 따라 기계적 성질이 달라질 수 있으며, 제조 과정에서 고온에 노출되지 않아야 하는 등의 제한이 있기 때문이다. 반면, 유기물을 사용하는 경우, 에폭시 수지 또는 규소를 포함하는 화합물로 제1 코팅층(141)을 형성하는데, 이는 에폭시 수지는 범용성이 좋으며, 규소를 포함하는 화합물은 예를 들어 실란 커플링제와 같이 세라믹에의 부착성이 좋기 때문이다. 하지만 에폭시 수지 및 실록산 등의 규소 함유 수지 등은 외부 환경에 장시간 노출 시 황변 현상이 일어나며, 과경화가 진행되어 크랙 등이 발생하는 문제가 있다. 본 발명에 따른 적층 세라믹 전자부품은, 전술한 알킬(메트)아크릴레이트계 고분자를 이용하여 제1 코팅층(141)을 형성하여 황변 현상 및 크랙 등을 방지할 수 있어 보다 우수한 내습 신뢰성을 구현할 수 있다.
본 발명의 일 예시에서, 적층 세라믹 전자부품의 제1 코팅층(141)에 포함되는 알킬(메트)아크릴레이트계 고분자는 수소와 치환된 할로겐족 원소를 적어도 하나 이상 포함할 수 있다. 상기 할로겐족 원소는 불소(F), 염소(Cl), 브롬(Br), 요오드(I), 아스타틴(At) 및 테네신(Ts)으로 이루어진 군에서 선택되는 하나 이상일 수 있다. 상기 할로겐족 원소는 알킬기에 치환되어 있을 수 있으나, 이에 제한되는 것은 아니다. 상기 치환된 할로겐족 원소는 적어도 하나 이상일 수 있으며, 상한은 특별히 제한되는 것은 아니나, 상기 알킬기의 수소 개수 이하일 수 있다. 알킬(메트)아크릴레이트는 말단의 작용기에 따라 다양한 물성을 가질 수 있는데, 본 예시와 같이 할로겐족 원소가 치환되어 있는 경우 우수한 발수력을 가질 수 있다.
상기 예시에서, 본 발명의 적층 세라믹 전자부품의 제1 코팅층(141)에 포함되는 알킬(메트)아크릴레이트계 고분자는 수소와 치환된 할로겐족 원소는 불소(F)를 포함할 수 있다. 상기 불소(F)는 전술한 바와 같이 알킬(메트)아크릴레이트의 알킬기에 치환되어 있을 수 있다. 불소(F)가 치환된 경우 상기 알킬(메트)아크릴레이트계 고분자를 포함하는 제1 코팅층(141)은 낮은 표면 에너지를 가질 수 있으며, 이로 인해 보다 우수한 발수력을 가질 수 있다.
상기 알킬(메트)아크릴레이트계 고분자의 구체적인 예시로, 1H,1H,2H,2H-퍼플루오로데실 아크릴레이트(1H,1H,2H,2H-perfluorodecylacrylate; PFDA), 퍼플루오로데실 메타크릴레이트(perfluorodecyl methacrylate; PFDMA), 도데카플루오로헵틸 아크릴레이트(Dodecafluoroheptyl acrylate), 펜타플루오로페닐 메타크릴레이트(Pentafluorophenyl methacrylate), 3,3,4,4,5,5,6,6,7,7,8,8,9,9,9-펜타데카플루오로노닐 아크릴레이트(3,3,4,4,5,5,6,6,7,7,8,8,9,9,9-pentadecafluorononyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,9-펜타데카플루오로노닐 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,9-pentadecafluorononyl acrylate), 3,3,4,4,5,5,6,6,7,7,8,8,8-트리데카플루오로옥틸 아크릴레이트(3,3,4,4,5,5,6,6,7,7,8,8,8-tridecafluorooctyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,8-트리데카플루오로옥틸 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,8-tridecafluorooctyl acrylate), 3,3,4,4,5,5,6,6,7,7,7-운데카플루오로헵틸 아크릴레이트(3,3,4,4,5,5,6,6,7,7,7-undecafluoroheptyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,7-운데카플루오로헵틸 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,7-undecafluoroheptyl acrylate), 3,3,4,4,5,5,6,6,6-노나플루오로헥실 아크릴레이트(3,3,4,4,5,5,6,6,6-nonafluorohexyl acrylate), 2-메틸-3,3,4,4,5,5,6,6,6-노나플로오로헥실 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,6-nonafluorohexyl acrylate), 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,11-노나데카플루오로운데실 아크릴레이트(3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,11-nonadecafluoroundecyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,11-노나데카플루오로운데실 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,11-nonadecafluoroundecyl acrylate), 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,12-헤네이코사플루오로도데실 아크릴레이트(3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,12-heneicosafluorododecyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,12-헤네이코사플루오로도데실 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,12-heneicosafluorododecyl acrylate), 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,13-트리코사플루오로트리데실 아크릴레이트( 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,13-tricosafluorotridecyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,13-트리코사플루오로트리데실 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,13-tricosafluorotridecyl acrylate), 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,14,14,14-펜타코사플루오로테트라데실 아크릴레이트(3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,14,14,14-pentacosafluorotetradecyl acrylate) 및 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,14,14,14-펜타코사플루오로테트라데실 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,14,14,14-pentacosafluorotetradecyl acrylate) 등을 들 수 있으나, 이에 제한되는 것은 아니다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 코팅층(141)의 평균 두께는 20 nm 이상 및/또는 60 nm 이하의 범위를 만족할 수 있다. 본 명세서에서 「두께」는 어떤 부재의 표면에 대하여 수직인 방향으로 측정한 상기 부재의 두께를 의미할 수 있으며, 「평균 두께」는 적층 세라믹 전자부품의 중심을 지나며 동시에 Z축에 수직인 방향으로 절단한 절단면에 대하여, 상기 부재가 배치된 영역을 같은 간격으로 10등분한 지점에서 측정한 두께의 산술 평균을 의미할 수 있다. 본 발명에 따른 적층 세라믹 전자부품은, 후술하는 바와 같이 제1 코팅층(141) 상에 바로 도전층을 형성하기 때문에 제1 코팅층(141)의 두께가 60 nm를 초과하는 경우 전류가 잘 통하지 않게되어 도전층에 끊김이 발생할 수 있으며, 20 nm 미만일 경우 발수성이 부족하게 되어 목적하는 내습 신뢰성을 구현하기 어려울 수 있다.
본 발명에 따른 적층 세라믹 전자부품의 제1 코팅층(141)을 형성하는 방법은 특별히 제한되지 않는다. 예를 들어 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 예시에 따르면, 적층 세라믹 전자부품의 제1 코팅층(141) 상에 배치되는 제1 및 제2 도전층은 도금층일 수 있다. 상기 제1 및 제2 도전층은 니켈(Ni)을 가장 많이 함유할 수 있으며, 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 도금층은 단수 층 또는 복수 층형성될 수 있으며, 스퍼터 또는 전해 도금(Electric Deposition)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에서, 적층 세라믹 전자부품의 제1 및 제2 도전층 상에 각각 배치되는 제1 및 제2 금속층은 도금층일 수 있다. 상기 제1 금속층은 상기 제1 도전층을 덮도록 배치될 수 있으며, 상기 제2 금속층은 상기 제2 도전층을 덮도록 배치될 수 있다. 상기 제1 및 제2 금속층은 주석(Sn)을 가장 많이 함유할 수 있으며, 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 외부 전극(131)의 적어도 일부가 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6) 상으로 연장되어 배치될 수 있다. 또한, 제2 외부 전극(132)의 적어도 일부가 상기 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6) 상으로 연장되어 배치될 수 있다. 이 경우 상기 제1 외부 전극(131)과 제2 외부 전극(132)은 서로 이격되어 배치될 수 있다. 상기 제1 외부 전극(131) 및/또는 제2 외부 전극(132)의 적어도 일부가 각각 상기 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6) 상으로 연장되어 배치되는 경우, 상기 연장되는 부분은 소위 밴드부로 기능할 수 있으며, 본 발명에 따른 적층 세라믹 전자부품(100)의 실장 강도 향상 및 수분 침투 방지 기능을 할 수 있다.
본 발명의 일 실시형태에서, 본 발명에 따른 적층 세라믹 전자부품은 세라믹 바디(110), 제1 외부 전극(131) 및 제2 외부 전극(132) 상에 배치되는 제2 코팅층(142)을 추가로 포함할 수 있다. 상기 제2 코팅층(142)은, 상기 세라믹 바디(110), 제1 외부 전극(131) 및 제2 외부 전극(132)을 덮도록 배치될 수 있다. 이 경우 상기 제2 코팅층(142)은 세라믹 바디(110), 제1 외부 전극(131) 및 제2 외부 전극(132)을 모두 덮도록 배치될 수 있다. 즉, 본 발명의 제2 코팅층(142)은 적층 세라믹 전자부품의 전 표면을 덮도록 배치될 수 있다. 이를 통해 제2 코팅층(142)이 전자부품의 일부 상에만 형성된 경우에 비해 보다 우수한 내습 신뢰성을 획득할 수 있다.
상기 제2 코팅층(142)은 제1 층 및 제2 층을 포함할 수 있다. 상기 제1 층 및 제2 층은 세라믹 바디(110), 제1 외부 전극(131) 및 제2 외부 전극(132) 상에 순차 적층되어 배치될 수 있다. 이 때, 상기 제1 층은 세라믹 바디(110), 제1 외부 전극(131) 및 제2 외부 전극(132)과 직접 접하여 배치될 수 있으며, 상기 제2 층은 상기 제1 층 상에 배치될 수 있다.
이 때, 상기 제2 코팅층(142)은 상기 제1 층 및 제2 층을 연결하는 가교 결합을 포함할 수 있다. 본 명세서에서 「결합」이란, 접착물과 피착물의 표면이 계면의 결합력에 의해 결합되어 있는 상태를 의미할 수 있다. 상기 계면의 결합력은 접착물과 피착물의 표면 분자 간의 화학적 상호작용에 의한 것일 수 있으며, 또는 기계적 결합에 의한 것일 수 있다. 본 명세서에서 「가교 결합」이란 분자와 분자간에 공유 결합, 이온 결합, 반 데르 발스(Van der Waals) 결합 또는 수소 결합 등의 화학적/물리적 결합을 통해 망상 구조를 형성하는 것을 의미할 수 있다. 상기 가교 결합을 통해 제1 층 및 제2 층이 연결됨으로써 보다 우수한 결합력을 가질 수 있다.
본 발명의 일 예시에서, 적층 세라믹 전자부품의 제1 층은 세라믹 바디(110) 및/또는 후술하는 제2 층과의 우수한 접착력을 나타내는 것이라면 그 성분은 특별히 제한되지 않는다. 상기 제1 층은 폴리스티렌계, 아세트산비닐계, 폴리에스테르계, 폴리에틸렌계, 폴리프로필렌계, 폴리아미드계, 고무계, 아크릴계, 페놀계, 에폭시계, 우레탄계, 실록산계, 멜라민계 및 알키드계 고분자 중에서 선택되는 1종 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 층의 고분자는 비닐기를 2개 이상 포함하는 화합물을 포함할 수 있다. 상기 비닐기를 2개 이상 포함하는 화합물은 본 발명에 따른 제2 코팅층(142)의 기계적/화학적 강도를 향상시키기 위한 것으로, 세라믹 바디(110)의 표면과 결합되어 있을 수 있으며, 후술하는 제2 층과 가교 결합을 형성할 수 있다. 본 발명에 따른 적층 세라믹 전자부품은 비닐기를 2개 이상 포함하는 화합물을 제1 층에 적용하여 세라믹 바디(110)의 표면 및/또는 제2 층과의 결합력을 향상시킬 수 있다.
상기 비닐기를 2개 포함하는 화합물은 특별히 제한되는 것은 아니나, 예를 들어 2,4,6,8-테트라메틸-2,4,6,8-테트라비닐시클로테트라실록산(2,4,6,8-Tetramethyl-2,4,6,8-tetravinylcyclotetrasiloxane; V4D4), 1,3,5-트리메틸-1,3,5-트리비닐시클로트리실록산(1,3,5-trimethyl-1,3,5-trivinyl-cyclotrisiloxane; V3D3), 디비닐벤젠(Divinylbenzene; DVB), 디에틸렌글리콜디비닐에테르(DiethyleneglycolDivinylether; DEGDVE), 디에틸렌글리콜디아크릴레이트(EthyleneglycolDiacrylate; EGDA), 에틸렌글리콜디메타크릴레이트(Ethyleneglycoldimethacrylate; EGDMA), 1,3-디에테닐-1,1,3,3-테트라메틸-디실록산(1,3-diethenyl-1,1,3,3-tetramethyl-Disiloxane; V2D2) 등을 예시할 수 있다.
상기 제1 층은 충분한 접합력을 확보할 수 있다면 그 두께는 특별히 제한되지 않으나, 예를 들어 평균 두께가 21 nm 이상 및/또는 420 nm 이하의 범위를 만족할 수 있다.
본 발명의 일 실시예에서, 적층 세라믹 전자부품의 제2 코팅층(142)의 제2 층은 소수성 고분자를 포함할 수 있다. 상기 소수성 고분자는 소수성 단량체로부터 형성된 고분자를 의미할 수 있다. 본 명세서에서 「소수성」이란, 어떤 성분으로 형성된 표면의 상온/1기압에서 물에 대한 접촉각이 90° 이상인 것을 의미할 수 있다. 상기 소수성 단량체는, 충분한 발수 능력을 나타내는 것이라면 특별히 제한되는 것은 아니며, 실록산계, 아크릴계, 아민계, 카보네이트계, 에스터계 및 플루오로카본계로 이루어진 군으로부터 선택되는 1종 이상의 단량체를 포함할 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제2 층은 비닐기 및 불소를 포함하는 화합물을 포함할 수 있다. 상기 비닐기는 전술한 제1 층과의 가교 결합을 형성하여 제2 층의 결합력을 강화시킬 수 있으며, 상기 불소를 포함하는 화합물은 우수한 발수성과 동시에 외부의 오염 물질에 대한 물리적/화학적 내성을 제공할 수 있다.
상기 비닐기 및 불소를 포함하는 화합물은 그 종류가 특별히 제한되지 않는다. 예를 들어 비닐기 및 불소를 포함하는 화합물은, 1H,1H,2H,2H-퍼플루오로데실 아크릴레이트(1H,1H,2H,2H-perfluorodecylacrylate; PFDA), 퍼플루오로데실 메타크릴레이트(perfluorodecyl methacrylate; PFDMA), 도데카플루오로헵틸 아크릴레이트(Dodecafluoroheptyl acrylate), 펜타플루오로페닐 메타크릴레이트(Pentafluorophenyl methacrylate), 3,3,4,4,5,5,6,6,7,7,8,8,9,9,9-펜타데카플루오로노닐 아크릴레이트(3,3,4,4,5,5,6,6,7,7,8,8,9,9,9-pentadecafluorononyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,9-펜타데카플루오로노닐 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,9-pentadecafluorononyl acrylate), 3,3,4,4,5,5,6,6,7,7,8,8,8-트리데카플루오로옥틸 아크릴레이트(3,3,4,4,5,5,6,6,7,7,8,8,8-tridecafluorooctyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,8-트리데카플루오로옥틸 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,8-tridecafluorooctyl acrylate), 3,3,4,4,5,5,6,6,7,7,7-운데카플루오로헵틸 아크릴레이트(3,3,4,4,5,5,6,6,7,7,7-undecafluoroheptyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,7-운데카플루오로헵틸 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,7-undecafluoroheptyl acrylate), 3,3,4,4,5,5,6,6,6-노나플루오로헥실 아크릴레이트(3,3,4,4,5,5,6,6,6-nonafluorohexyl acrylate), 2-메틸-3,3,4,4,5,5,6,6,6-노나플로오로헥실 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,6-nonafluorohexyl acrylate), 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,11-노나데카플루오로운데실 아크릴레이트(3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,11-nonadecafluoroundecyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,11-노나데카플루오로운데실 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,11-nonadecafluoroundecyl acrylate), 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,12-헤네이코사플루오로도데실 아크릴레이트(3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,12-heneicosafluorododecyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,12-헤네이코사플루오로도데실 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,12-heneicosafluorododecyl acrylate), 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,13-트리코사플루오로트리데실 아크릴레이트( 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,13-tricosafluorotridecyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,13-트리코사플루오로트리데실 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,13-tricosafluorotridecyl acrylate), 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,14,14,14-펜타코사플루오로테트라데실 아크릴레이트(3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,14,14,14-pentacosafluorotetradecyl acrylate), 2-메틸- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,14,14,14-펜타코사플루오로테트라데실 아크릴레이트(2-methyl- 3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,11,11,12,12,13,13,14,14,14-pentacosafluorotetradecyl acrylate) 등을 예시할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 다른 실시예에서, 적층 세라믹 전자부품의 제2 층은 무기 박막층일 수 있다. 상기 무기 박막층은 금속 및/또는 비금속 화합물의 산화물, 질화물 또는 이들의 화합물로 형성된 것일 수 있다. 본 실시예에서, 제2 코팅층(142)의 제2 층이 무기 박막층인 경우, 외부 오염 물질과의 화학 반응을 최소화할 수 있어 상기 제2 코팅층(142)의 신뢰성을 향상시킬 수 있다. 상기 무기 박막층의 성분은 특별히 제한되는 것은 아니나, 예를 들어 Al2O3, HfO2, ZrO2 La2O3, SiO2, Ta2O5, Nb2O5, Y2O3, SrTiO3, BaTiO3로 이루어진 군에서 선택되는 하나 이상의 산화물 또는 AlN 및 SiNx로 이루어진 군에서 선택되는 하나 이상의 질화물을 포함할 수 있다.
상기 제2 층은 충분한 접합력을 확보할 수 있다면 그 두께는 특별히 제한되지 않으나, 예를 들어 평균 두께가 21 nm 이상 및/또는 420 nm 이하의 범위를 만족할 수 있다.
본 발명의 일 실시예에서, 적층 세라믹 전자부품의 제2 코팅층(142)은 평균 두께가 50 nm 이상 및/또는 700 nm 이하일 수 있다. 본 실시예의 적층 세라믹 전자부품의 제2 코팅층(142)의 두께가 상기 범위 미만인 경우 제1 층의 결합력이 약해지고 발수력이 저하될 수 있다. 또한, 상기 범위를 초과하는 경우 이온 마이그레이션을 억제력 및 제2 코팅층(142)의 접착력은 우수할 수 있으나 지나치게 두꺼운 제2 코팅층(142)으로 인해 솔더와의 결합력이 저하되어 기판 실장 시 기판 고착 강도가 저하될 수 있다.
본 발명에 따른 적층 세라믹 전자부품의 제1 층 및 제2 층을 형성하는 방법은 특별히 제한되지 않는다. 예를 들어 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성할 수 있으나, 이에 제한되는 것은 아니다.
상기 실시형태에서 전술한 실시형태와 중복되는 내용에 관하여는 설명을 생략하기로 한다.
<실험예>
본 발명에 따른 적층 세라믹 전자부품의 이온 마이그레이션 억제, 접합 강도, 실장 불량 및 내습 부하 불량을 하기 조건으로 테스트하였다.
테스트에 사용된 부품은 세라믹 바디에 구리(Cu)로 제1 및 제2 전극층을 형성한 후 iCVD 장비를 이용하여 제1 코팅층(141)을 형성하였다. 이후 상기 제1 코팅층(141) 상에 Ni 도금층 및 Sn 도금층을 순차 형성하였다. 상기 Sn 도금층을 형성한 후 iCVD 장비를 이용하여 제2 코팅층을 형성하였다. 상기 부품은 1.6mm×0.8mm×0.8mm의 크기를 가지는 삼성 전기의 양산용 MLCC 100개를 사용하였다.
증착 개시제로는 테트라부틸퍼옥사이드(tert-butyl peroxide; TBPO)를 사용하였으며, 제1 층으로 2,4,6,8-테트라메틸-2,4,6,8-테트라비닐시클로테트라실록산(2,4,6,8-Tetramethyl-2,4,6,8-tetravinylcyclotetrasiloxane; V4D4)를, 제2 층으로 퍼플루오로데실 메타크릴레이트(perfluorodecyl methacrylate; PFDMA)를 각각 사용하였다.
증착 조건은 적층 세라믹 전자부품을 40 ℃로 유지되는 기판 상에 배치하고, 필라멘트 온도를 200 ℃로 설정하였다. 이후 증착 시간을 조절하여 하기와 같이 제1 코팅층 및 제2 코팅층의 두께가 상이한 적층 세라믹 전자부품을 제조하였다.
이온 마이그레이션 테스트는 25 ℃, 1기압의 조건에서 외부 전극 사이에 1.3 ml 증류수를 떨어뜨리고 양쪽 외부 전극에 15V DC 전원을 인가하여 진행하였다. 상기 전원이 인가된 후 이온 마이그레이션이 진행됨에 따라, MLCC의 (-)극에서 (+)극으로 금속 성분의 덴드라이트가 성장하는 것이 관찰된다. 성장한 덴드라이트로 적층 세라믹 전자부품의 양쪽 전극이 이어지는 순간 1mA이상의 전류가 흐르게 되는데, 5분 이내에 전류가 흐르는 부품의 개수를 측정하였다. 도 6(a)는 이온 마이그레이션이 발생하지 않은 부품을 촬영한 이미지이고, 도 6(b)는 이온 마이그레이션이 발생한 부품을 촬영한 이미지이다.
접합 강도 테스트는, 유리 기판에 대해 25℃에서 300 mm/min 속도 및 90° 각도로 측정된 박리력이 30 gf/25mm인 접착 테이프를 사용하여 진행하였다. 상기 접착 테이프를 적층 세라믹 전자부품의 표면에 부착하고, 1분 경과 후 이를 90° 각도로 힘을 가하여 분리하였다. 상기 분리 후 접착 테이프를 부착한 표면 상에 제2 코팅층이 제거된 부품의 개수를 측정하였다.
실장 불량 테스트는 적층 세라믹 전자부품을 솔더를 이용하여 전극 패드가 부착된 기판 상에 실장하고, 부품의 정렬이 흐트러지는 부품의 개수를 측정하였다. 도 7(a)는 정렬이 흐트러지지 않은 부품을 촬영한 이미지이고, 도 7(b)는 부품에 틀어짐이 발생한 이미지미여, 도 7(C)는 부품이 탈락된 경우의 이미지이다.
내습 부하 테스트는 85℃ 및 85%의 상대 습도에서 정격전압 인가시 불량이 발생된 개수를 측정하였다.
제1 코팅층 두께 (nm) 도금 불량 제2 코팅층 두께 (nm) 용량 불량 migration
불량		 실장 불량 내습부하시험
불량
0 0/100 200 11/100 5/100 0/100 11/100
10 0/100 4/100 3/100 0/100 3/100
20 0/100 0/100 0/100 0/100 0/100
30 0/100 0/100 0/100 0/100 0/100
40 0/100 0/100 0/100 0/100 0/100
50 0/100 0/100 0/100 0/100 0/100
60 0/100 0/100 0/100 0/100 0/100
70 3/100 0/100 0/100 0/100 0/100
80 8/100 9/100 0/100 0/100 0/100
90 16/100 24/100 0/100 0/100 0/100
100 22/100 48/100 0/100 0/100 0/100
상기 표 1을 참조하면, 제2 코팅층의 두께가 200nm일 때, 제1 코팅층의 두께가 20 nm 미만인 경우 용량 불량, 이온 마이그레이션 발생 및 내습 부하 불량이 나타나는 것을 확인할 수 있으나, 제1 코팅층의 두께가 20 nm 인 경우 모든 테스트에서 우수한 결과가 나오는 것을 확인할 수 있다. 또한, 같은 조건에서 제1 코팅층의 두께가 70 nm인 경우 도금 불량이 다수 발생하나, 제1 코팅층의 두께가 60 nm 인 경우 모든 종류의 테스트에서 불량이 발생하지 않는 것을 확인할 수 있다.
제1 코팅층 두께 (nm) 제2 코팅층 두께 (nm) 도금 불량 용량 불량 migration
불량		 실장
불량		 내습부하시험
불량
50 0 0/100 0/100 18/100 0/100 13/100
10 0/100 0/100 13/100 0/100 8/100
20 0/100 0/100 7/100 0/100 6/100
30 0/100 0/100 5/100 0/100 4/100
40 0/100 0/100 2/100 0/100 1/100
50 0/100 0/100 0/100 0/100 0/100
60 0/100 0/100 0/100 0/100 0/100
70 0/100 0/100 0/100 0/100 0/100
80 0/100 0/100 0/100 0/100 0/100
90 0/100 0/100 0/100 0/100 0/100
100 0/100 0/100 0/100 0/100 0/100
150 0/100 0/100 0/100 0/100 0/100
200 0/100 0/100 0/100 0/100 0/100
250 0/100 0/100 0/100 0/100 0/100
300 0/100 0/100 0/100 0/100 0/100
350 0/100 0/100 0/100 0/100 0/100
400 0/100 0/100 0/100 0/100 0/100
500 0/100 0/100 0/100 0/100 0/100
600 0/100 0/100 0/100 0/100 0/100
700 0/100 0/100 0/100 0/100 0/100
800 0/100 0/100 0/100 9/100 0/100
상기 표 2를 참조하면, 제1 코팅층의 두께가 50nm일 때, 제2 코팅층의 두께가 50 nm 미만인 경우 이온 마이그레이션 발생 및 내습 부하 불량이 나타나는 것을 확인할 수 있으나, 제2 코팅층의 두께가 50 nm 인 경우 모든 테스트에서 우수한 결과가 나오는 것을 확인할 수 있다. 또한, 같은 조건에서 제2 코팅층의 두께가 700 nm를 초과하는 경우 실장 불량이 발생하나, 제2 코팅층의 두께가 700 nm 인 경우 모든 종류의 테스트에서 불량이 발생하지 않는 것을 확인할 수 있다.
따라서 상기 테스트 결과를 종합하면, 적층 세라믹 전자부품의 제1 코팅층의 평균 두께는 20 nm 이상 및/또는 60 nm 이하인 경우 모든 종류의 테스트에서 우수한 결과가 나오는 것을 확인할 수 있으며, 제2 코팅층의 평균 두께가 50 nm 이상 및/또는 700 nm 이하인 경우 모든 종류의 테스트에서 우수한 결과가 나오는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
111: 유전체층
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
141: 제1 코팅층
142: 제2 코팅층

Claims (17)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 번갈아 적층되도록 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하고, 제1 방향으로 서로 대향하는 제1 면 및 제2 면, 제2 방향으로 서로 대향하는 제3 면 및 제4 면 및 제3 방향으로 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디;
    상기 제1 내부 전극과 연결되고 제1 전극층, 제1 도전층 및 제1 금속층을 포함하는 제1 외부 전극;
    상기 제2 내부 전극과 연결되고 제2 전극층, 제2 도전층 및 제2 금속층을 포함하는 제2 외부 전극; 및
    상기 세라믹 바디, 제1 전극층 및 제2 전극층 상에 배치되는 제1 코팅층;을 포함하고,
    상기 제1 코팅층은 알킬(메트)아크릴레이트계 고분자를 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 알킬(메트)아크릴레이트계 고분자는 수소와 치환된 할로겐족 원소를 적어도 하나 이상 포함하는 적층 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 할로겐족 원소는 불소(F)인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 코팅층의 두께는 20 nm 이상 및/또는 60 nm 이하의 범위 내인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 코팅층은 상기 세라믹 바디의 적어도 일부를 덮도록 배치되는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 코팅층은 상기 제1 전극층 및 제2 전극층의 적으도 일부를 덮도록 배치되는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 제1 외부 전극의 일부는 상기 세라믹 바디의 제1 면 상에 배치되고, 상기 제1 전극층의 나머지 일부는 상기 세라믹 바디의 제3 면 내지 제6 면에 연장되어 배치되며,
    상기 제2 외부 전극의 일부는 상기 세라믹 바디의 제2 면 상에 배치되고, 상기 제1 전극층의 나머지 일부는 상기 세라믹 바디의 제3 면 내지 제6 면에 연장되어 배치되며, 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 제1 도전층 및 제2 도전층은 도금층인 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 제1 금속층 및 제2 금속층은 도금층인 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 제1 코팅층, 제1 금속층 및 제2 금속층 상에 배치되는 제2 코팅층을 추가로 포함하는 적층 세라믹 전자부품.
  11. 제10항에 있어서,
    상기 제2 코팅층은 접착 제1 층 및 제2 층을 포함하는 적층 세라믹 전자부품.
  12. 제11항에 있어서,
    상기 제1 층은 비닐기를 2개 이상 포함하는 고분자를 포함하는 적층 세라믹 전자부품
  13. 제11항에 있어서,
    상기 제2 층은 소수성 고분자를 포함하는 적층 세라믹 전자부품.
  14. 제11항에 있어서,
    상기 제2 층은 무기 박막층인 적층 세라믹 전자부품.
  15. 제10항에 있어서,
    상기 제2 코팅층의 평균 두께는 50 nm 이상 및/또는 700 nm 이하의 범위 내인 적층 세라믹 전자부품.
  16. 제1항에 있어서,
    상기 알킬(메트)아크릴레이트계 고분자는 수소와 치환된 할로겐족 원소를 적어도 하나 이상 포함하고,
    상기 제1 코팅층의 두께는 20 nm 이상 및/또는 60 nm 이하의 범위 내인 적층 세라믹 전자부품.
  17. 제1항에 있어서,
    상기 알킬(메트)아크릴레이트계 고분자는 수소와 치환된 할로겐족 원소를 적어도 하나 이상 포함하고,
    상기 할로겐족 원소는 불소(F)이며,
    상기 제1 코팅층의 두께는 20 nm 이상 및/또는 60 nm 이하의 범위 내인 적층 세라믹 전자부품.
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