JP2022105272A - 積層セラミック電子部品 - Google Patents
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Abstract
【課題】不良発生が少なく、強度が向上した外部電極を有し、めっき層の浮きを防止することができる積層セラミック電子部品を提供する。【解決手段】本発明の一実施形態に係る積層セラミック電子部品は、誘電体層、及び上記誘電体層を間に挟んで交互に積層するように配置される第１及び第２内部電極を含むセラミック本体と、上記セラミック本体の第１内部電極と連結される第１外部電極と、及び上記第２内部電極と連結される第２外部電極と、を含み、上記第１外部電極は、上記セラミック本体に接して配置される第１電極層、上記第１電極層上に配置される第１導電層を含み、上記第２外部電極は、上記セラミック本体に接して配置される第２電極層、上記第２電極層上に配置される第２導電層を含み、上記第１導電層及び第２導電層は多孔性であることができる。【選択図】図１
Description
本発明は、積層セラミック電子部品に関するものである。
電子製品の適用領域が拡大するにつれて、積層セラミック電子部品も使用される技術分野が拡大している。特に、自動車の電子化に伴い、自動車のＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）やＴＣＵ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）がエンジンルームに配置されるか、またはトランスミッションなどに直接取り付けられる構造が使用されている。
これと同時に、環境汚染を防止するために、鉛フリーはんだ（Ｐｂ ｆｒｅｅ ｓｏｌｄｅｒ）の使用が拡大する傾向にある。しかし、一般的な鉛フリーはんだは、融点が高く、長時間の高温熱処理を必要とする。しかし、従来の積層セラミック電子部品を長時間、高温で熱処理する場合、めっき層の浮きが発生することがある。そして、外観に不良が現れなくても、高温、高振動などの過酷な環境に晒される場合、高温／低温のｃｙｃｌｅによる膨張収縮が繰り返されて、持続的な機械的ストレスが発生するようになる。そして、持続的な機械的ストレスの印加は、端子電極やはんだにクラックを発生させる主な原因となる。
本発明のいくつかの目的のうち一つは、不良発生が少ない積層セラミック電子部品を提供することである。
本発明のいくつかの目的のうち一つは、強度が向上した外部電極を有する積層セラミック電子部品を提供することである。
本発明のいくつかの目的のうち一つは、積層セラミック電子部品のめっき層の浮きを防止することである。
本発明の一実施形態に係る積層セラミック電子部品は、誘電体層、及び上記誘電体層を間に挟んで交互に積層するように配置される第１及び第２内部電極を含むセラミック本体と、上記セラミック本体の第１内部電極と連結される第１外部電極と、及び上記第２内部電極と連結される第２外部電極と、を含み、上記第１外部電極は、上記セラミック本体に接して配置される第１電極層、上記第１電極層上に配置される第１導電層を含み、上記第２外部電極は、上記セラミック本体に接して配置される第２電極層、上記第２電極層上に配置される第２導電層を含み、上記第１導電層及び第２導電層は多孔性であることができる。
本発明の他の実施形態に係る積層セラミック電子部品は、誘電体層、及び上記誘電体層を間に挟んで交互に積層するように配置される第１及び第２内部電極を含むセラミック本体と、上記セラミック本体の第１内部電極と連結される第１外部電極と、及び上記第２内部電極と連結される第２外部電極と、を含み、上記第１外部電極は、上記セラミック本体に接して配置される第１電極層、上記第１電極層上に配置される第１導電層及び上記第１導電層上に配置される第１金属層を含み、上記第２外部電極は、上記セラミック本体に接して配置される第２電極層、上記第２電極層上に配置される第２導電層及び上記第２導電層上に配置される第２金属層を含み、上記第１金属層及び第２金属層の表面の平均粗さは０．１μｍ以上及び／または１０μｍ以下であってもよい。
本発明のいくつかの効果のうち一つは、積層セラミック電子部品の不良発生を減らすことができることである。
本発明のいくつかの効果のうち一つは、積層セラミック電子部品の外部電極の強度を向上させることができることである。
本発明のいくつかの効果のうち一つは、めっき層の浮きを防止することができる積層セラミック電子部品を提供することである。
但し、本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
以下、具体的な実施形態及び添付された図面を参照して、本発明の実施形態を説明する。これは、本明細書に記載された技術を特定の実施形態に限定しようとするものではなく、本発明の実施形態の様々な変更（ｍｏｄｉｆｉｃａｔｉｏｎｓ）、均等物（ｅｑｕｉｖａｌｅｎｔｓ）、及び／または代替物（ａｌｔｅｒｎａｔｉｖｅｓ）を含むものと理解されるべきである。図面の説明に関して、類似の構成要素については類似の参照符号が使用される。
尚、図面において本発明を明確に説明するために説明と関係ない部分は省略し、複数層及び領域を明確に表現するために厚さを拡大して示し、同一の思想の範囲内で機能が同一である構成要素は、同一の参照符号を用いて説明する。
本明細書において、「有する」、「有することができる」、「含む」、または「含むことができる」などの表現は、当該特徴（例えば、数値、機能、動作、または部品などの構成要素）の存在を示し、追加的な特徴の存在を排除しない。
本明細書において、「Ａ及び／またはＢ」、「Ａ及び／またはＢの少なくとも一つ」、或いは「Ａ及び／またはＢのいずれか一つまたはそれ以上」などの表現は、一緒に記載された項目の可能な全ての組み合わせを含むことができる。例えば、「Ａ及び／またはＢ」、「Ａ及びＢの少なくとも一つ」、或いは「ＡまたはＢの少なくとも一つ」は、（１）少なくとも一つのＡを含む場合、（２）少なくとも一つのＢを含む場合、または（３）少なくとも一つのＡ及び少なくとも一つのＢの両方を含む場合を全て示すことができる。
図面において、Ｘ方向は第１方向、L方向または長さ方向、Ｙ方向は第２方向、Ｗ方向または幅方向、Ｚ方向は第３方向、Ｔ方向または厚さ方向に定義することができる。
以下、図１～図５を参照して、本発明の一実施形態に係る積層セラミック電子部品について詳細に説明する。
図１は、本発明の一実施形態に係る積層セラミック電子部品１００を概略的に示す斜視図であり、図２は、図１のセラミック本体１１０を概略的に示す斜視図であり、図３は、図１のＩ－Ｉ'線に沿った断面図であり、図４は、図３のＡ領域の拡大図であり、図５は、図４のＢ領域の拡大図である。
本発明の一実施形態に係る積層セラミック電子部品１００は、誘電体層１１１、及び上記誘電体層１１１を間に挟んで交互に積層するように配置される第１及び第２内部電極１２１、１２２を含むセラミック本体１１０と、上記第１内部電極１２１と連結される第１外部電極１３１と、及び上記第２内部電極１２２と連結される第２外部電極１３２と、を含むことができる。上記第１外部電極１３１は、上記セラミック本体１１０に接して配置される第１電極層１３１ａ及び上記第１電極層１３１ａ上に配置される第１導電層１３１ｂを含むことができる。また、上記第２外部電極１３２は、上記セラミック本体１１０に接して配置される第２電極層１３２ａ及び上記第２電極層１３２ａ上に配置される第２導電層１３２ｂを含むことができる。
このとき、上記第１導電層１３１ｂ及び第２導電層１３２ｂは、多孔性であることができる。本明細書において、ある部材が「多孔質」であるということは、上記部材の表面に複数個の凹部、気孔（ｐｏｒｅｓ）及び／または空隙（ｖｏｉｄ）を含むことを意味することができる。上記複数個の凹部、気孔（ｐｏｒｅｓ）及び／または空隙（ｖｏｉｄ）の一部は、上記部材の表面のみに形成されていることができ、一部は上記部材を貫通していることができる。上記凹部、気孔（ｐｏｒｅｓ）及び／または空隙（ｖｏｉｄ）の形態は特に制限されず、不規則な形状を有することもできる。
本実施形態の積層セラミック電子部品１００の上記第１導電層１３１ｂ及び第２導電層１３２ｂがそれぞれ多孔性である場合、後述のとおり、第１及び第２外部電極１３１、１３２の各層の間でアンカリング効果を利用して、第１及び第２外部電極１３１、１３２の機械的強度を向上させることができる。
本発明の他の実施形態に係る積層セラミック電子部品１００は、誘電体層１１１、及び上記誘電体層１１１を間に挟んで交互に積層するように配置される第１及び第２内部電極１２１、１２２を含むセラミック本体１１０と、上記第１内部電極１２１と連結される第１外部電極１３１と、及び上記第２内部電極１２２と連結される第２外部電極１３２と、を含むことができる。上記第１外部電極１３１は、上記セラミック本体１１０に接して配置される第１電極層１３１ａ、上記第１電極層１３１ａ上に配置される第１導電層１３１ｂ及び上記第１導電層１３１ｂ上に配置される第１金属層１３１ｃを含むことができる。また、上記第２外部電極１３２は、上記セラミック本体１１０に接して配置される第２電極層１３２ａ、上記第２電極層１３２ａ上に配置される第２導電層１３２ｂ及び上記第２導電層１３２ｂ上に配置される第２金属層１３２ｃを含むことができる。
このとき、上記第１金属層１３１ｃ及び第２金属層１３２ｃの平均表面粗さは、０．１μｍ以上及び／または１０μｍ以下であってもよい。本明細書において、ある表面の「平均表面粗さ」は、中心線平均粗さ（Ｒａ）を意味することができ、Ｚｙｇｏ Ｃｏｒｐｏｒａｔｉｏｎ社の７３００ Ｏｐｔｉｃａｌ Ｓｕｒｆａｃｅ Ｐｒｏｆｉｌｅｒのような光学表面プロファイラーを用いて測定したり、ｍｉｔｕｔｏｙｏ社の表面粗さ測定器ＳＶ－３２００などを用いて測定した値であることができる。上記平均表面粗さは、上記表面の中心を通るＸＹ切断面に対しＹ軸方向に測定した値の算術平均であることができる。
本実施形態の積層セラミック電子部品１００の上記第１金属層１３１ｃ及び第２金属層１３２ｃが上記平均表面粗さの範囲を満たす場合、後述のとおり、第１及び第２外部電極１３１、１３２の各層間の接触面積を増加させることができ、アンカリング効果を利用して、第１及び第２外部電極１３１、１３２の機械的強度を向上させることができる。
本発明に係る積層セラミック電子部品１００は、誘電体層１１１、及び上記誘電体層１１１を間に挟んで交互に積層される第１及び第２内部電極１２１、１２２を含むセラミック本体１１０を含むことができる。
上記セラミック本体１１０は、第１方向（Ｘ方向）に対向する第１及び第２面Ｓ１、Ｓ２、第２方向（Ｙ方向）に対向する第３及び第４面Ｓ３、Ｓ４、第３方向（Ｚ方向）に対向する第５及び第６面Ｓ５、Ｓ６を含むことができる。
上記セラミック本体１１０の具体的な形状に特に制限はないが、図示されたとおり、セラミック本体１１０は、六面体形状やこれと類似した形状からなることができる。また、上記セラミック本体１１０は、焼成過程でセラミック本体１１０に含まれたセラミック粉末の収縮により、完全な直線を有する六面体形状ではないが、実質的に六面体形状を有することができる。上記セラミック本体１１０は、必要に応じて角に丸みをつけるラウンド処理をすることができる。上記ラウンド処理は、例えば、バレル研磨などを使用することができるが、これに制限されるものではない。
上記セラミック本体１１０は、誘電体層１１１、第１内部電極１２１及び第２内部電極１２２が交互に積層されていることができる。上記誘電体層１１１、第１内部電極１２１及び第２内部電極１２２は、第３方向（Ｚ方向）に積層されていることができる。上記複数の誘電体層１１１は焼成した状態で、隣接する誘電体層１１１間の境界は、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。
本発明の一実施形態によると、上記誘電体層１１１は、（Ｂａ１－ｘＣａｘ）（Ｔｉ１－ｙ（Ｚｒ、Ｓｎ、Ｈｆ）ｙ）Ｏ３（但し、０≦ｘ≦１、０≦ｙ≦０．５）で示される成分を含むことができる。上記成分は、例えば、ＢａＴｉＯ３にＣａ、Ｚｒ、Ｓｎ、及び／またはＨｆが一部固溶された形で存在する化学物であることができる。上記組成式では、ｘは０以上、１以下の範囲であることができ、ｙは０以上、０．５以下の範囲であることができるが、これに制限されるものではない。例えば、上記組成式で、ｘが０であり、ｙが０であり、ｚが０である場合、上記成分は、ＢａＴｉＯ３になることができる。また、上記成分に本発明の目的に応じて様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。
上記誘電体層１１１は、上述した材料を含むスラリーに、必要に応じて添加剤を追加し、これをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して、複数個のセラミックシートを設けることによって形成することができる。上記セラミックシートは、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することにより形成されることができるが、これに限定されるものではない。
上記セラミック本体１１０は、誘電体層１１１に第１内部電極１２１が印刷されたセラミックグリーンシートと、誘電体層１１１に第２内部電極１２２が印刷されたセラミックグリーンシートを第３方向（Ｚ方向）に交互に積層して形成することができる。上記第１及び第２内部電極の印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができるが、これに限定されるものではない。
上記第１及び第２内部電極１２１、１２２は、各断面がセラミック本体１１０の対向する両端部にそれぞれ露出するように積層することができる。具体的に、上記セラミック本体１１０の第１方向（Ｘ方向）の両面に上記第１及び第２内部電極１２１、１２２がそれぞれ露出することができ、上記セラミック本体１１０の第１面Ｓ１の方向に第１内部電極１２１が露出し、第２面Ｓ２の方向に第２内部電極１２２が露出することができる。
上記第１及び第２内部電極１２１、１２２は、導電性金属を含むことができる。上記導電性金属は、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、鉄（Ｆｅ）、金（Ａｕ）、銀（Ａｇ）、タングステン（Ｗ）、チタン（Ｔｉ）、鉛（Ｐｂ）、及びこれらの合金のいずれか一つ以上の導電性金属を含むことができる。上記第１及び第２内部電極１２１、１２２は、上記導電性金属を含む導電性ペーストを用いて形成することができる。
本発明に係る積層セラミック電子部品は、セラミック本体１１０の外部面に第１外部電極１３１及び第２外部電極１３２が配置されることができる。上記第１外部電極１３１は、本発明に係る積層セラミック電子部品１００のセラミック本体１１０の第１面Ｓ１上に配置されることができ、上記第２外部電極１３２は、上記セラミック本体１１０の第２面Ｓ２上に配置されることができる。
上記第１外部電極１３１は、第１電極層１３１ａ及び第１導電層１３１ｂを含むことができ、上記第２外部電極１３２は、第２電極層１３２ａ及び第２導電層１３２ｂを含むことができる。上記第１電極層１３１ａは、第１内部電極１２１と連結され、上記第２電極層１３２ｂは、第２内部電極１２２と連結されることができる。また、上記第１電極層１３１ａ上に上記第１導電層１３１ｂが配置されることができ、上記第２電極層１３２ａ上に上記第２導電層１３２ｂが配置されることができる。
本発明の一実施形態において、本発明に係る積層セラミック電子部品１００の第１及び第２電極層１３１ａ、１３２ａは、導電性付与剤及びベース樹脂を含むことができる。すなわち、本実施形態の第１及び第２電極層１３１ａ、１３２ａは、樹脂系電極であることができる。上記樹脂系電極は、ベース樹脂の内部に導電性付与剤が分散された構造を有し、焼成電極に比べて低温の環境で製造されることで、導電性付与剤が粒子形態でベース樹脂の内部に存在することができる。また、第１及び第２電極層１３１ａ、１３２ａが樹脂系電極である場合、外部からの衝撃などの物理的ストレスを遮断することができる。
上記導電性付与剤は、導電性金属及び／または導電性高分子を含むことができる。上記第３導電性金属は、例えば、カルシウム（Ｃａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、スズ（Ｓｎ）、鉛（Ｐｂ）、及びこれらの合金からなる群から選択される１種以上であることができるが、これに制限されるものではない。
また、上記導電性高分子の非制限的な例として、ＰＴ（ｐｏｌｙ（ｔｈｉｏｐｈｅｎｅ））、ＰＥＤＯＴ（ｐｏｌｙ（ｅｔｈｙｌｅｎｅｄｉｏｘｙ）ｔｈｉｏｐｈｅｎｅ）、ＰＰＳ（ｐｏｌｙ（ｐ－ｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅ））、ＰＡＮＩ（ｐｏｌｙａｎｉｌｉｎｅｓ）、Ｐ３ＨＴ（ｐｏｌｙ（３－ｈｅｘｙｌｔｈｉｏｐｈｅｎｅ－２，５－ｄｉｙｌ））、ＰｏｌｙＴＰＤ（ｐｏｌｙ（４－ｂｕｔｙｌｐｈｅｎｙｌｄｉｐｈｅｎｙｌａｍｉｎｅ））、ＰＳＳ（ｐｏｌｙ（４－ｂｕｔｙｌｐｈｅｎｙｌｄｉｐｈｅｎｙｌａｍｉｎｅ））、ＰＶＫ（ｐｏｌｙ（９－ｖｉｎｙｌｃａｒｂａｚｏｌｅ））、ＰＤＢＴ（ｐｏｌｙ（４，４'－ｄｉｍｅｔｈｏｘｙ ｂｉｔｈｏｐｈｅｎｅ））、ｐｏｌｙａｎｉｌｉｎｅまたはｐｏｌｙｐｙｒｒｏｌｅなどの硫黄（Ｓ）及び／または窒素（Ｎ）含有化合物が挙げられ、ｐｏｌｙ（ｆｌｕｏｒｉｎｅ）、ｐｏｌｙｐｈｅｎｙｌｅｎｅ、ｐｏｌｙｐｙｒｅｎｅ、ｐｏｌｙａｚｕｌｅｎｅ、ｐｏｌｙｎａｐｈｔｈａｌｅｎｅ、ＰＡＣ（ｐｏｌｙ（ａｃｅｔｙｌｅｎｅ））、ＰＰＶ（ｐｏｌｙ（ｐ－ｐｈｅｎｙｌｅｎｅ ｖｉｎｙｌｅｎｅ）などのヘテロ原子を含まない化合物が例として挙げられるが、これに制限されるものではない。
上記第１及び第２電極層１３１ａ、１３２ａは、必要に応じてカーボンナノチューブ、グラフェン、フラーレンなどのカーボンフィラー及び／または球状、楕円状、フレーク状、繊維状、または樹枝状（デンドライト状）の合金フィラーなどの導電性フィラーを含むことができるが、これに制限されるものではない。
上記第１及び第２電極層１３１ａ、１３２ａに含まれるベース樹脂は、例えば、熱硬化性樹脂であることができる。上記熱硬化性樹脂の具体例としては、フェノール樹脂、尿素樹脂、ジアリルフタレート樹脂、メラニン樹脂、グアナミン樹脂、不飽和ポリエステル樹脂、ポリウレタン樹脂、エポキシ樹脂、アミノアルキド樹脂、メラミン－尿素共縮合樹脂、ケイ素樹脂、ポリシロキサン樹脂などが挙げられるが、これに制限されるものではない。熱硬化性樹脂を用いる場合、必要に応じて架橋剤、重合開始剤などの硬化剤、重合促進剤、溶剤、粘度調整剤などをさらに添加して使用することができる。
一つの例として、本発明の積層セラミック電子部品１００の第１電極層１３１ａ及び第２電極層１３２ａ上にそれぞれ配置される第１導電層１３１ｂ及び第２導電層１３２ｂは、めっき層であることができる。上記第１及び第２導電層は、ニッケル（Ｎｉ）を最も多く含有することができ、銅（Ｃｕ）、スズ（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、タングステン（Ｗ）、チタン（Ｔｉ）、鉛（Ｐｂ）、及びこれらの合金からなる群から選択される１種以上を含むことができるが、これに制限されるものではない。上記めっき層は、単数層または複数層で形成されることができ、スパッタまたは電解めっき（Ｅｌｅｃｔｒｉｃ Ｄｅｐｏｓｉｔｉｏｎ）によって形成されることができるが、これに制限されるものではない。
一つの例として、本発明の積層セラミック電子部品１００の第１導電層１３１ｂ及び第２導電層１３２ｂは、多孔性であることができる。上記第１導電層１３１ｂ及び第２導電層１３２ｂは、上述のとおり、複数個の凹部、気孔（ｐｏｒｅｓ）及び／または空隙（ｖｏｉｄ）を含むことができる。上記複数個の凹部、気孔（ｐｏｒｅｓ）及び／または空隙（ｖｏｉｄ）が上記第１導電層１３１ｂ及び第２導電層１３２ｂに配置されることによって、上記第１導電層１３１ｂ及び第２導電層１３２ｂのアンカリング効果を利用して、第１及び第２外部電極１３１、１３２の機械的強度を向上させることができる。
他の例として、本発明に係る積層セラミック電子部品１００の第１導電層１３１ｂ及び第２導電層１３２ｂの平均表面粗さは、０．１μｍ以上及び／または１０μｍ以下であってもよい。上記第１導電層１３１ｂ及び第２導電層１３２ｂの平均表面粗さは、上述した方法で測定された値であることができる。上記第１導電層１３１ｂ及び第２導電層１３２ｂの平均表面粗さが上記範囲を満たす場合、上記第１導電層１３１ｂ及び第２導電層１３２ｂの表面積を最大化して、優れた結合力を有する外部電極を形成することができる。
本発明に係る積層セラミック電子部品１００の第１導電層１３１ｂ及び第２導電層１３２ｂが上述した多孔性及び／または粗さを有する場合であれば、これを形成する方法は特に制限されない。例えば、上記第１電極層１３１ａ及び第２電極層１３２ａが樹脂系電極である場合、金属の表面にめっき層を形成するものとは異なり、めっきシードとなる導電性付与剤が露出した部位を中心にめっき層が成長するようになる。これを利用して、上記第１導電層１３１ｂ及び第２導電層１３２ｂを形成するときのめっき時間及びめっき条件を調整して、上述した多孔性表面及び／または粗さを有する表面を形成することができるが、上記方法に制限されるものではない。
本発明の一例として、積層セラミック電子部品１００の第１電極層１３１ａに対する第１導電層のカバレッジは８０％を超えることができる。また、積層セラミック電子部品１００の第２電極層１３２ａに対する第２導電層１３２ｂのカバレッジは８０％を超えることができる。本明細書において「カバレッジ」とは、金属層の表面上に導電層が配置され、上記電極層が覆われる面積の割合を意味することができ、上記電極層の面積に対する上記電極層の表面上に配置される導電層の面積の割合を意味することができる。上記カバレッジは、積層セラミック電子部品の中心を通るＸＹ切断面に対し走査電子顕微鏡（ＳＥＭ、Ｊｅｏｌ社のＪＳＭ－７４００Ｆ）を用いて画像を撮影した後、画像解析プログラム（Ｍｅｄｉａｃｙｂｅｒｎｅｔｉｃｓ社のイメージプロプラスｖｅｒ４．５）により計算した値を意味することができる。上記カバレッジは８０％超過、８２％以上、８４％以上、８６％以上、８８％以上、９０％以上、または９３％以上であってもよい。また、上記カバレッジの上限は、上記第１及び第２導電層１３１ｂ、１３２ｂが上記第１及び第２電極層１３１ａ、１３２ａを覆わない領域が存在する必要があるため、例えば、１００％未満であってもよい。上記のようなカバレッジの範囲を満たす場合、外部電極の各層間の接合性を向上させることができる。
本発明の一実施形態において、積層セラミック電子部品１００の第１外部電極１３１は、第１導電層１３１ｂ上に配置される第１金属層１３１ｃを含み、第２外部電極１３２は、第２導電層１３２ｂ上に配置される第２金属層１３２ｃを含むことができる。
本発明の一例として、積層セラミック電子部品１００の第１及び第２導電層１３１ｂ、１３２ｂ上にそれぞれ配置される第１及び第２金属層１３１ｃ、１３２ｃは、めっき層であることができる。上記第１金属層１３１ｃは、上記第１導電層１３１ｂを覆うように配置することができ、上記第２金属層１３２ｃは、上記第２導電層１３２ｂを覆うように配置することができる。上記第１及び第２金属層１３１ｃ、１３２ｃは、パラジウム（Ｐｄ）を最も多く含有することができ、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、タングステン（Ｗ）、チタン（Ｔｉ）、鉛（Ｐｂ）、及びこれらの合金からなる群から選択される１種以上を含むことができるが、これに制限されるものではない。
一つの例として、本発明に係る積層セラミック電子部品１００の第１金属層１３１ｃ及び第２金属層１３２ｃの平均表面粗さは、０．１μｍ以上及び／または１０μｍ以下であってもよい。上記第１金属層１３１ｃ及び第２金属層１３２ｃの平均表面粗さは、上述した方法で測定された値であることができる。上述したとおり、第１及び第２導電層１３１ｂ、１３２ｂは、所定の粗さを有して形成される。上記第１及び第２導電層１３１ｂ、１３２ｂ上に第１及び第２金属層１３１ｃ、１３２ｃをめっきで形成する場合、上記第１及び第２導電層１３１ｂ、１３２ｂはめっき層によって全体的に導電性を有するため、第１及び第２金属層１３１ｃ、１３２ｃは、上記第１及び第２導電層１３１ｂ、１３２ｂ上に均一に形成され、所定範囲の粗さを有する第１及び第２導電層１３１ｂ、１３２ｂの表面によって第１及び第２金属層１３１ｃ、１３２ｃの表面も所定の粗さを有するようになる。上記第１金属層１３１ｃ及び第２金属層１３２ｃの平均表面粗さが上記範囲を満たす場合、上記第１金属層１３１ｃ及び第２金属層１３２ｃの表面積を最大化して、優れた結合力を有する外部電極を形成することができる。
本発明の一実施形態において、本発明の積層セラミック電子部品１００の第１及び第２金属層１３１ｃ、１３２ｃは、それぞれ、第１及び第２導電層１３１ｂ、１３２ｂを覆うように配置することができる。本明細書において、ある層が他の層を「覆うように」配置されるということは、内側に位置する層が外部に露出しない構造を意味することができ、外側に配置される層の内部に、内側に配置される層が配置され、外部からは外側に配置される層だけが見える構造を意味することができる。上記のとおり、第１及び第２金属層１３１ｃ、１３２ｃがそれぞれ第１及び第２導電層１３１ｂ、１３２ｂを覆うように配置される場合、第１及び第２金属層１３１ｃ、１３２ｃは、上記第１及び第２導電層１３１ｂ、１３２ｂが外部に露出しないようにして、外部の汚染物質や水分などを遮断する役割を果たすことができる。
一つの例として、本発明に係る積層セラミック電子部品１００の第１外部電極１３１の少なくとも一部がセラミック本体１１０の第３面Ｓ３、第４面Ｓ４、第５面Ｓ５、及び第６面Ｓ６上に延在して配置されることができる。また、第２外部電極１３２の少なくとも一部が上記セラミック本体１１０の第３面Ｓ３、第４面Ｓ４、第５面Ｓ５、及び第６面Ｓ６上に延在して配置されることができる。この場合、上記第１外部電極１３１と第２外部電極１３２は、互いに離隔して配置されることができる。上記第１外部電極１３１及び／または第２外部電極１３２の少なくとも一部が、それぞれ上記セラミック本体１１０の第３面Ｓ３、第４面Ｓ４、第５面Ｓ５、及び第６面Ｓ６上に延在して配置される場合、上記延在した部分は、いわゆるバンド部として機能することができ、本発明に係る積層セラミック電子部品１００の実装強度の向上及び水分浸透防止機能をすることができる。
＜実験例＞
セラミック本体の長さ方向の面に外部電極が形成された三星電気の１００５サイズ（長さ×幅×厚さ：１．０ｍｍ×０．５ｍｍ×０．５ｍｍ）の量産チップ（温度特性Ｘ７Ｒ及び容量２２０．０ｎＦ）を使用して、外部電極の接合性テストを行った。
セラミック本体の長さ方向の面に外部電極が形成された三星電気の１００５サイズ（長さ×幅×厚さ：１．０ｍｍ×０．５ｍｍ×０．５ｍｍ）の量産チップ（温度特性Ｘ７Ｒ及び容量２２０．０ｎＦ）を使用して、外部電極の接合性テストを行った。
内部に第１内部電極及び第２内部電極が交互に配置されたセラミック本体上に第１及び第２電極層を形成した。上記第１及び第２電極層は、エポキシ及び銅を含む導電性樹脂で形成した。
上記第１及び第２電極層上にそれぞれニッケル（Ｎｉ）をめっきして第１及び第２導電層を形成し、上記第１及び第２導電層上にパラジウム（Ｐｄ）をめっきして第１及び第２金属層を形成して、プロトタイプの積層セラミック電子部品を製造した。
下記表１は、同一のプロトタイプの積層セラミック電子部品に対し同一の印加電流下でめっき時間を調整し、めっき層のカバレッジを変化させたプロトタイプの積層セラミック電子部品に対する接合性を示す。
上記接合性は、ガラス基板に対し２５℃で３００ｍｍ／ｍｉｎの速度及び９０°の角度で測定された剥離力が３０ｇｆ／２５ｍｍの接着テープを用いて行った。上記接着テープを積層セラミック電子部品の表面に付着し、１分経過後、これを９０°の角度で力を加えて分離した。上記分離後、めっき層が剥がれたり浮きが発生した場合をＮＧ、めっき層の浮きや剥がれが発生しない場合をＯＫと評価した。
上記表１を参照すると、パラジウム（Ｐｄ）めっき層が第１及び第２金属層に対するカバレッジが８０％の場合にもパラジウムめっき層の浮きが発生したが、９３％の場合には、めっき層の浮きが発生しないことが確認できる。また、全面積上にめっき層が形成された場合でもめっき層の不良が発生することが確認できる。さらに、図６の（ａ）は、本発明の一実施形態によってＮｉを４５分間めっきした場合の外部電極の断面のＳＥＭイメージであり、（ｂ）は、本発明の一実施形態によってＮｉを５０分間めっきした場合の外部電極の断面のＳＥＭイメージである。したがって、第１及び第２導電層の第１及び第２金属層に対するカバレッジが８０％超過、１００％未満の範囲で接合性に優れたパラジウムめっき層を実現することができることが確認される。
以上、本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で、当技術分野における通常の知識を有する者によって多様な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するといえる
１００ 積層セラミック電子部品
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
Claims (14)
- 誘電体層、及び前記誘電体層を間に挟んで交互に積層するように配置される第１及び第２内部電極を含むセラミック本体と、
前記セラミック本体の第１内部電極と連結される第１外部電極と、及び前記第２内部電極と連結される第２外部電極と、を含み、
前記第１外部電極は前記セラミック本体に接して配置される第１電極層、前記第１電極層上に配置される第１導電層を含み、
前記第２外部電極は前記セラミック本体に接して配置される第２電極層、前記第２電極層上に配置される第２導電層を含み、
前記第１導電層及び第２導電層はめっき層であり、
前記第１導電層及び第２導電層は多孔性である、積層セラミック電子部品。 - 前記第１導電層の前記第１電極層に対するカバレッジ及び／または前記第２導電層の前記第２電極層に対するカバレッジが８０％超過である、請求項１に記載の積層セラミック電子部品。
- 前記第１導電層及び前記第２導電層の平均表面粗さ（Ｒａ）は、１．０μｍ以上である、請求項１に記載の積層セラミック電子部品。
- 前記第１導電層上に配置される第１金属層、及び
前記第２導電層上に配置される第２金属層を含む、請求項１に記載の積層セラミック電子部品。 - 誘電体層、及び前記誘電体層を間に挟んで交互に積層するように配置される第１及び第２内部電極を含むセラミック本体と、
前記セラミック本体の第１内部電極と連結される第１外部電極と、及び前記第２内部電極と連結される第２外部電極と、を含み、
前記第１外部電極は、前記セラミック本体に接して配置される第１電極層、前記第１電極層上に配置される第１導電層及び前記第１導電層上に配置される第１金属層を含み、
前記第２外部電極は、前記セラミック本体に接して配置される第２電極層、前記第２電極層上に配置される第２導電層及び前記第２導電層上に配置される第２金属層を含み、
前記第１金属層及び第２金属層の表面の平均粗さは０．１μｍ以上及び／または１０μｍ以下である、積層セラミック電子部品。 - 前記第１導電層及び前記第２導電層の平均表面粗さ（Ｒａ）は１．０μｍ以上である、請求項５に記載の積層セラミック電子部品。
- 前記第１導電層の前記第１電極層に対するカバレッジ及び／または前記第２導電層の前記第２電極層に対するカバレッジが８０％超過である、請求項５に記載の積層セラミック電子部品。
- 前記第１電極層及び前記第２電極層は、導電性付与剤及びベース樹脂を含む樹脂電極である、請求項１又は５に記載の積層セラミック電子部品。
- 前記第１導電層及び第２導電層はめっき層である、請求項５に記載の積層セラミック電子部品。
- 前記第１導電層及び前記第２導電層はニッケル（Ｎｉ）を含む、請求項１又は５に記載の積層セラミック電子部品。
- 前記第１金属層及び前記第２金属層はめっき層である、請求項４又は５に記載の積層セラミック電子部品。
- 前記第１金属層及び前記第２金属層はパラジウム（Ｐｄ）を含む、請求項１１に記載の積層セラミック電子部品。
- 前記セラミック本体は、第１方向に互いに対向する第１面及び第２面、第２方向に互いに対向する第３面及び第４面、ならびに第３方向に互いに対向する第５面及び第６面を含み、
前記第１外部電極は前記セラミック本体の第１面上に配置され、
前記第２外部電極は前記セラミック本体の第２面上に配置され、
前記第１外部電極の少なくとも一部が前記セラミック本体の第３面、第４面、第５面、及び第６面上に延在して配置され、
前記第２外部電極の少なくとも一部が前記セラミック本体の第３面、第４面、第５面、及び第６面上に延在して配置される、請求項１又は５に記載の積層セラミック電子部品。 - 前記第１金属層は前記第１導電層を覆うように配置され、
前記第２金属層は前記第２導電層を覆うように配置される、請求項４又は５に記載の積層セラミック電子部品。
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