KR20220097238A - 적층 세라믹 전자부품 - Google Patents

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KR20220097238A
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강수지
김동진
박진경
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삼성전기주식회사
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Abstract

본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 스트론튬(Sr)을 포함하는 유전체층 및 상기 유전체층을 사이에 두고 서로 교대로 적층되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디와, 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제2 내부 전극과 연결되는 제2 외부 전극을 포함하며, 상기 유전체층은 상기 제1 내부 전극 또는 제2 내부 전극과 상기 유전체층의 계면으로부터 50 nm이내의 영역인 제1 영역 및 상기 제1 영역에 인접하여 배치되는 제2 영역을 포함하고, 상기 제1 영역은 스트론튬(Sr)의 평균 함량이 0.1 몰% 초과 9.3 몰% 미만이고, 상기 제2 영역은 상기 제1 영역 보다 스트론튬(Sr)의 평균 함량이 낮을 수 있다.

Description

적층 세라믹 전자부품{MULTI-LAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 적층 세라믹 전자부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 유전체 시트 역시 박층화되고 있다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 적층 세라믹 전자부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 내부 전극 역시 박층화되고 있다.
이러한 내부 전극은 도전성 금속을 포함하나, 내부 전극을 구성하는 금속과 유전체층은 서로 소결 시 수축 거동에서 차이가 존재한다. 내부 전극과 유전체층의 수축 거동의 차이는 내부 전극과 유전체층 사이에 응력을 발생시키고, 이로 인해 내부 전극의 연결성이 저하된다. 특히, 박층화된 내부 전극을 적용할 경우 이러한 문제는 더욱 크게 작용할 수 밖에 없다.
이를 완화하기 위해, 내부 전극 페이스트에 세라믹 공재를 첨가하여 내부 전극의 수축 개시 온도를 지연시키는 방법 등이 사용되어 왔다. 하지만, 세라믹 공재를 첨가하는 방법은 2차 가소 때까지는 세라믹 공재가 내부 전극에 남아 수축을 지연시키는 효과가 있으나, 700℃ 이후 세라믹 공재 성분이 유전체 층으로 밀려나옴에 따라 내부 전극의 치밀도가 감소하는 문제점이 있다. 또한, 고온으로 갈수록 표면 에너지를 낮추기 위해 전극 내의 입자들끼리 국부적으로 응집하는 현상이 일어나는데, 이 같은 전극 뭉침(balling)에 의해 내부 전극의 연결성이 저하될 수 있으며, 세라믹 공재 성분이 유전체층으로 밀려나오는 경우(squeeze-out) 공재 성분으로 인해 유전체의 그레인의 입성장을 촉진시켜 결정립 크기의 산포를 크게하는 요인이 될 수 있다.
본 발명의 여러 목적 중 하나는 적층 세라믹 전자부품의 내부 전극의 연결성을 개선하는 것이다.
본 발명의 여러 목적 중 하나는 적층 세라믹 전자부품의 결정립의 크기 및 산포를 일정하게 조절하는 것이다.
5본 발명의 여러 목적 중 하나는 절연 저항 특성이 향상된 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 신뢰성이 향상된 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 스트론튬(Sr)을 포함하는 유전체층 및 상기 유전체층을 사이에 두고 서로 교대로 적층되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디와, 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제2 내부 전극과 연결되는 제2 외부 전극을 포함하며, 상기 유전체층은 상기 제1 내부 전극 또는 제2 내부 전극과 상기 유전체층의 계면으로부터 50 nm이내의 영역인 제1 영역 및 상기 제1 영역에 인접하여 배치되는 제2 영역을 포함하고, 상기 제1 영역은 스트론튬(Sr)의 평균 함량이 0.1 몰% 초과 9.3 몰% 미만이고, 상기 제2 영역은 상기 제1 영역 보다 스트론튬(Sr)의 평균 함량이 낮을 수 있다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 내부 전극의 연결성을 향상시킬 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 결정립의 크기 및 산포를 일정하게 조절할 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 절연 저항 특성을 향상시킬 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 신뢰성을 향상시킬 수 있는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 도 3의 A 영역의 확대도이다.
도 5는 도 4의 B 영역의 확대도이다.
도 6은 본 발명의 실시예에 따른 적층 세라믹 전자부품의 단면의 SEM 이미지이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명할 수 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징 (예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 명세서에서, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 개략적인 사시도이고, 도 2는 상기 적층 세라믹 전자부품의 세라믹 바디에 대한 사시도이며, 도 3는 도 1의 I-I' 단면도이다. 또한, 도 4는 도 3의 A 영역의 확대도이고, 도 5는 도 4의 B 영역의 확대도이다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 스트론튬(Sr)을 포함하는 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하는 세라믹 바디(110)와, 상기 제1 내부 전극(121)과 연결되는 제1 외부 전극(131) 및 상기 제2 내부 전극(122)과 연결되는 제2 외부 전극(132)을 포함하며, 상기 유전체층은 상기 제1 내부 전극 또는 제2 내부 전극과 상기 유전체층의 계면으로부터 50 nm 이내의 영역인 제1 영역 및 상기 제1 영역에 인접하여 배치되는 제2 영역을 포함하고, 상기 제1 영역은 스트론튬(Sr)의 평균 함량이 0.1 몰% 초과 9.3 몰% 미만이고, 상기 제2 영역은 상기 제1 영역 보다 스트론튬(Sr)의 평균 함량이 낮을 수 있다.
일반적으로 두께가 얇은 내부 전극을 형성하는 경우 세라믹 공재를 첨가한다. 이는 내부 전극을 형성하는 도전성 금속은 유전체층을 형성하는 세라믹 소재와 수축 개시 온도가 상이하여 소결 과정에서 끊김이 발생하는 것을 억제하기 위한 것이다. 상기 세라믹 공재는 소결 과정에서 내부 전극의 금속의 수축으로 외부로 배출되고 유전체층에 흡수된다.
대부분의 적층 세라믹 전자부품에는 세라믹 공재로 유전체층과 동일한 티탄산바륨(BaTiO3)을 사용한다. 하지만 적층 세라믹 전자부품의 내부 전극 및 유전체층의 두께가 줄어들수록 금속 입자 간의 접촉을 효과적으로 막기 위해 세라믹 공재의 크기도 작아지고 있다. 하지만 작은 크기의 티탄산바륨(BaTiO3) 입자의 경우 유전체에 비해 결정성이 떨어지므로, 내부 전극으로부터 배출된 세라믹 공재 성분에 의해 내부 전극의 계면 부근에서 산소 공공이 다량 생성되어 유전 측성 및 신뢰성에 악영향을 미치게 된다. 또한 유전체 내의 티탄산바륨(BaTiO3) 입자의 소결을 촉진하여 유전체층과 내부 전극의 계면 부근에서 결정립의 크기가 커지고, 산포가 열화되어 신뢰성이 저하되는 문제가 있다.
본 발명에 따른 적층 세라믹 전자부품(100)은 상기와 같은 문제점을 해결하기 위한 것이다. 본 발명에 따른 적층 세라믹 전자부품(100)은 유전체층(111)이 스트론튬(Sr)을 포함하고, 유전체층(111) 내의 스트론튬(Sr)의 함량이 가장 높은 제1 영역(111a)이 상기 유전체층(111)과 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 계면으로부터 50 nm 이내에 배치되고, 상기 제1 영역 보다 스트론튬(Sr)의 평균 함량이 낮은 제2 영역이 상기 제1 영역에 인접하여 배치되도록 함으로써 세라믹 공재의 배출을 줄일 수 있으며, 산소 공공 발생을 억제할 수 있다. 본 명세서에서 「산소 공공(oxygen vacancy)」은 어떤 화합물에서 산소가 있어야 할 자리에 산소가 빠져나가서 생긴 빈 자리를 의미한다. 예를 들어 페로브스카이트 구조(ABO3)를 가지는 티탄산바륨(BaTiO3)을 환원 분위기 하에서 소결하게 되면 상기 티탄산바륨(BaTiO3)이 가지는 산소 중 일부가 환원되어 산소가 상기 티탄산바륨(BaTiO3)으로부터 떨어지게 되고, 산소가 떨어져 나간 빈 자리는 이온 전도도를 가지는 산소 공공이 된다. 이러한 산소 공공은 절연성 저하 등 전기적 특성을 악화시키는 원인이 되므로, 얇은 두께를 가지는 적층 세라믹 전자부품에서는 산소 공공의 발생을 억제하는 것이 중요하다. 본 발명에 따른 적층 세라믹 전자부품(100)은 유전체층(111)과 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 계면으로부터 50 nm 이내에 제1 영역(111a)이 배치되도록 함으로써 산소 공공 발생을 효과적으로 억제할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 교대로 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110)를 포함할 수 있다.
상기 세라믹 바디(110)는 제1 방향(X 방향)으로 대향하는 제1 및 제2면(S1, S2), 제2 방향(Y 방향)으로 대향하는 제3 및 제4면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제5 및 제6면(S5, S6)을 포함할 수 있다.
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 상기 세라믹 바디(110)는 필요에 따라 모서리가 각지지 않게 라운드 처리 되어 있을 수 있다. 상기 라운드 처리는 예를 들어 베럴 연마 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.
상기 세라믹 바디(110)는 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)이 교대로 적층되어 있을 수 있다. 상기 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)은 제3 방향(Z 방향)으로 적층되어 있을 수 있다. 상기 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명에 따른 적층 세라믹 전자부품(100)의 유전체층(111)은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 성분을 포함할 수 있다. 상기 성분은 예를 들어 BaTiO3에 Ca, Zr, Sn 및/또는 Hf가 일부 고용된 형태로 존재하는 화학물 일 수 있다. 상기 조성식에서 x는 0 이상, 1 이하의 범위일 수 있고, y는 0 이상, 0.5 이하의 범위일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 조성식에서 x가 0이고 y가 0이며 z가 0인 경우 상기 성분은 BaTiO3가 될 수 있다. 또한, 상기 성분에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
본 발명의 일 예시에서, 본 발명의 적층 세라믹 전자부품(100)의 유전체층(111)은 스트론튬(Sr)을 포함할 수 있다. 상기 유전체층(111) 내에 포함되는 스트론튬(Sr)의 평균 함량은 제1 영역(111a)이 가장 높을 수 있으며, 제1 영역(111a) 이외의 유전체층(111) 또한 스트론튬(Sr)을 포함할 수 있다. 본 명세서에서 상기 유전체층(111)의 스트론튬(Sr)의 「평균 함량」이란, 10곳에서 채취한 유전체층(111)의 스트론튬(Sr)의 함량의 산술 평균을 의미할 수 있으며, 본 발명에 따른 적층 세라믹 전자부품(100)의 세라믹 바디(110)의 중심을 지나는 XZ 절단면에서 제3 방향으로 등간격으로 떨어진 10곳에서 측정한 값일 수 있다.
본 발명의 일 예시에서, 적층 세라믹 전자부품(100)의 유전체층(111) 내의 스트론튬(Sr)의 평균 함량은 상기 유전체층(111)과 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 계면으로부터 멀어질수록 낮아질 수 있다. 본 명세서에서 유전체층(111)과 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 「계면」이란, 유전체층과 내부 전극이 접하고 있는 면을 의미할 수 있으며, SEM 이미지 등을 통해 관찰이 가능한 면을 의미할 수 있다. 예를 들어 도 6에 나타난 바와 같이 내부 전극은 하나의 단층 구조로 형성되고, 유전체층은 다수의 결정립을 포함하는 구조로 형성된다. 상기 도 6에서, 결정립 사이에 배치되는 결정립계가 이어지지 않고 끊기는 하얀색 영역이 유전체층과 내부 전극 사이의 계면이 될 수 있다. 상기 유전체층(111) 내의 스트론튬(Sr)의 평균 함량은 상기 유전체층(111)과 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 계면에서 최대값을 가질 수 있다. 상기 스트론튬(Sr)의 평균 함량이 낮아진다는 것은 상기 유전체층(111)과 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 계면으로부터 일정거리 이격된 위치에서의 스트론튬(Sr)의 평균 함량이 상기 계면에 비해 낮은 것을 의미할 수 있다. 상기 일정거리 이격된 거리는 제1 내부 전극(121)과 인접하는 제2 내부 전극(122) 사이의 제3 방향의 거리의 절반, 즉 유전체층(111)의 두께의 절반일 수 있으며, 상기 유전체층(111)과 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 계면의 스트론튬(Sr)의 함량의 측정 지점과, 상기 지점으로부터 유전체층(111)의 두께의 절반만큼 이격된 유전체층(111)의 스트론튬(Sr)의 함량을 비교할 때, 내부 전극과 유전체층(111)의 계면에서의 스트론튬(Sr)의 함량이 더 높은 경우 유전체층(111) 내의 스트론튬(Sr)의 평균 함량은 상기 유전체층(111)과 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 계면으로부터 멀어질수록 낮아지는 것으로 판단할 수 있다.
본 발명의 일 실시예에서, 적층 세라믹 전자부품(100)의 제1 영역(111a)의 스트론튬(Sr)의 평균 함량은 0.1 몰% 초과 및/또는 9.3 몰% 미만일 수 있다. 상기 제1 영역(111a)의 스트론튬(Sr)의 평균 함량은 10곳에서 채취한 제1 영역(111a)의 스트론튬(Sr)의 함량의 산술 평균을 의미할 수 있으며, 본 발명에 따른 적층 세라믹 전자부품(100)의 세라믹 바디(110)의 중심을 지나는 XY 절단면의 중심과 가장 가까운 제1 영역(111a)에서 제1 방향으로 등간격으로 떨어진 10곳에서 측정한 값일 수 있다. 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 영역(111a)에서의 스트론튬(Sr)의 평균 함량이 상기 범위를 만족하는 경우 우수한 연결성을 가지는 내부 전극과 동시에 전기적 신뢰성이 우수한 유전체층(111)을 함께 구현할 수 있다.
본 발명의 일 실시형태에서 적층 세라믹 전자부품(100)의 유전체층(111)의 제1 영역(111a)은 Ba1-zSrzTiO3 (0.001<z<0.093)로 표시되는 성분을 포함할 수 있다. 상기 성분은 티탄산바륨(BaTiO3)에 스트론튬(Sr)이 고용된 형태일 수 있다. 스트론튬(Sr)은 바륨(Ba)에 비해 이온 반경이 작기 때문에 스트론튬(Sr)이 도핑됨으로써 개별 격자의 크기가 줄어들게 되고 산소 이온의 결합력이 증가하여 산소 공공이 발생되는 것을 억제할 수 있다. 또한, 스트론튬(Sr)이 고용되어 있음으로 인해 세라믹 공재 자체의 확산 계수가 감소하여 유전체층(111)으로 밀려나오는 세라믹 공재의 양을 줄일 수 있다.
하나의 예시에서, 본 발명의 적층 세라믹 전자부품(100)의 유전체층(111)은 제2 영역과 인접하여 배치되고, 스트론튬(Sr)의 평균 함량이 0 몰%인 제3 영역(111c)을 포함할 수 있다. 본 발명에 따른 적층 세라믹 전자부품(100)은 유전체층(111)의 제조 단계에 스트론튬(Sr)을 사용하지 않는다. 상기 유전체에 포함되는 스트론튬(Sr)은 후술하는 바와 같이 내부 전극에서 확산되어 유전체층(111)에 들어간 것으로, 상기 스트론튬(Sr)이 내부 전극으로부터 유전체층(111)으로 확산되더라도, 내부 전극과 가까운 영역에서 집중적으로 유전체층(111)의 티탄산바륨계 성분에 고용되며, 이로 인해 유전체층(111)과 내부 전극의 계면으로부터 멀어질수록 스트론튬(Sr)의 농도가 낮아지게 되며, 유전체층(111)의 내부에 스트론튬(Sr)이 확산되지 않는 제3 영역(111c)이 존재하게 된다. 상기 제3 영역은 스트론튬(Sr)이 검출되지 않는 영역으로, 상기 제3 영역이 존재함으로써 내부 전극에서 유출되는 세라믹 공재의 영향을 받지 않고 목적하는 전기적 특성을 가진 적층 세라믹 전자부품(100)을 제공할 수 있다.
본 발명의 일 실시예에서, 본 발명의 유전체층(111)은 결정립(grain)과 결정립계(grain boundary)를 포함할 수 있다. 상기 유전체층(111)은 복수의 결정립 및 2 이상의 결정립의 사이에 배치되는 결정립계를 포함할 수 있다. 상기 결정립은 상기 결정립계에 의해 구분될 수 있다.
본 발명의 일 예시에서, 본 발명의 적층 세라믹 전자부품(100)의 유전체층(111)에 포함되는 결정립의 평균 입경은 150 nm 이상, 400 nm 이하의 범위 내일 수 있다. 본 명세서에서 「평균 입경」이란 적층 세라믹 전자부품(100)의 중심을 지나는 XZ 절단면의 10곳에서 측정한 입경의 산술 평균을 의미할 수 있다. 상기 10곳은 상기 절단면의 중심에서 가장 가까운 유전체층(111)의 중심을 따라 제1 방향을 같은 간격으로 나눈 10곳일 수 있으며, D50 입경을 의미할 수 있다. 상기 결정립의 측정 입경은 유전체층(111)의 절단면을 주사전자현미경(SEM, Jeol사의 JSM-7400F)을 이용하여 이미지를 촬영한 후 이미지 분석 프로그램(Mediacybernetics社의 이미지프로 플러스 ver 4.5)을 통해 계산할 수 있다.
종래의 적층 세라믹 전자부품(100)은 전술한 바와 같이 세라믹 공재의 확산 등에 의해 결정립의 비정상적인 입성장이 일어나 결정립의 크기를 일정 이하로 줄이기 어려운 문제점이 있었다. 반면 본 발명에 따른 적층 세라믹 전자부품(100)은 유전체층(111)과 내부 전극의 계면으로부터 소정 거리에 유전체층(111) 내의 스트론튬(Sr)의 평균 함량이 가장 높은 제1 영역이 배치됨으로써 세라믹 공재의 유출을 최소화할 수 있으며, 이에 따라 보다 작은 크기의 평균 입경을 가지는 결정립을 형성할 수 있다. 이를 통해 결정립계의 분율을 증가시켜 전위 장벽(potential barrier)을 크게 형성할 수 있으며 절연 저항 등의 전기적 특성을 향상시킬 수 있다.
본 발명의 일 예시에 따르면, 적층 세라믹 전자부품(100)의 유전체층(111)에 포함되는 결정립의 입경의 산포는 50 nm 이상, 150 nm 이하의 범위 내일 수 있다. 본 명세서에서 「결정립의 입경의 산포」란 전술한 결정립의 평균 입경을 기준으로 계산한, 적층 세라믹 전자부품(100)의 단면의 결정립의 평균 입경의 측정 지점 10곳의 0.1 μm × 0.1 μm 영역에 포함되는 유전체층(111)의 결정립의 표준 편차를 의미할 수 있다. 상기 결정립의 입경의 산포는 결정립의 크기의 분포가 균일한 정도를 나타내며, 그 크기가 작을수록 고른 크기의 결정립을 가지는 것을 의미할 수 있다. 본 발명에 따른 적층 세라믹 전자부품(100)은 유전체층(111)에 포함되는 결정립의 입경의 산포를 상기 범위로 조절하여 유전체층(111)의 특정 부위에 전계 집중이 가해지는 것을 효율적으로 방지할 수 있으며, 신뢰성을 향상시킬 수 있다.
하나의 예시에서, 유전체층(111)의 평균 두께는 0.4 um 이하일 수 있다. 상기 유전체층(111)의 평균 두께는 유전체층(111) 내의 스트론튬(Sr)의 평균 함량의 측정 지점과 동일한 곳에서 측정한 제3 방향의 값의 산술 평균일 수 있다. 상기 유전체층(111)의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0.01 um 이상일 수 있다.
상기 유전체층(111)은 전술한 재료를 포함하는 슬러리에 필요에 따른 첨가제를 추가하고, 이를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 세라믹 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 제3 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다. 상기 제1 및 제2 내부 전극(121, 122)의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 제 1 및 제 2 내부 전극(121, 122)은 각 단면이 세라믹 바디(110)의 대향하는 양 단부로 각각 노출되도록 적층될 수 있다. 구체적으로, 상기 세라믹 바디(110)의 제1 방향(X 방향)의 양면으로 상기 제1 및 제2 내부 전극(121, 122)이 각각 노출될 수 있으며, 상기 세라믹 바디(110)의 제1 면(S1) 방향으로 제1 내부 전극(121)이 노출되고, 제2 면(S2) 방향으로 제2 내부 전극(122)이 노출될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 도전성 금속을 포함할 수 있다. 상기 도전성 금속은, 예를 들어 은(Ag), 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상의 도전성 금속을 포함할 수 있다. 상기 제1 및 제2 내부 전극(121, 122)은 상기 도전성 금속을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에서, 본 발명의 적층 세라믹 전자부품(100)의 제1 내부 전극(121) 및/또는 제2 내부 전극(122)은 스트론튬(Sr)을 포함하는 세라믹 공재의 트랩(Trap) 영역을 적어도 1개 이상 포함할 수 있다. 상기 트랩 영역은 원료 물질 단계에서 내부 전극에 첨가된 세라믹 공재의 성분 들이 내부 전극의 금속 성분의 수축으로 인하여 밀려나지 못하고 잔류하게 된 영역을 의미할 수 있다. 상기 트랩 영역이 스트론튬(Sr)을 포함하는 경우, 전술한 유전체층(111)과 마찬가지로 공재의 확산 계수 감소를 통해 내부 전극의 연결성을 개선할 수 있으며 세라믹 공재가 트랩되는 영역이 고르게 형성되도록 할 수 있다.
하나의 예시에서, 본 발명의 적층 세라믹 전자부품(100)의 제1 내부 전극(121) 및/또는 제1 내부 전극(121)에 포함되는 새라믹 공재의 트랩 영역의 스트론튬(Sr)의 평균 함량은 0.5 몰% 초과 및/또는 9.3몰% 미만일 수 있다. 상기 세라믹 공재의 트랩 영역(123)의 스트론튬(Sr)의 평균 함량은 적층 세라믹 전자부품(100)의 중심을 지나는 XZ 절단면의 중심에서 가장 가까운 내부 전극에 포함되는 세라믹 공재의 10곳의 트랩 영역에서 측정한 값의 산술 평균일 수 있다. 상기 10곳은 상기 XZ 절단면의 중심에서 가장 가까운 내부 전극의 중앙으로부터 제1 방향의 양방향으로 순차적으로 배치되는 5곳씩의 세라믹 공재 트랩 영역일 수 있으며, 상기 세라믹 공재 트랩 영역의 중앙부에서 측정한 값의 평균일 수 있다. 본 발명에 따른 적층 세라믹 전자부품(100)의 세라믹 공재 트랩 영역에서의 스트론튬(Sr)의 평균 함량이 상기 범위를 만족하는 경우 세라믹 공재의 확산 계수가 감소하여 세라믹 공재의 트랩 영역(123)이 고르게 분포함으로써 내부 전극의 연결성을 향상시킬 수 있다.
상기 예시에서, 적층 세라믹 전자부품(100)의 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 세라믹 공재 트랩 영역은 Ba1-zSrzTiO3 (0.005≤z≤0.3)로 표시되는 성분을 포함할 수 있다. 상기 성분은 티탄산바륨(BaTiO3)에 스트론튬(Sr)이 고용된 형태일 수 있다. 스트론튬(Sr)은 바륨(Ba)에 비해 이온 반경이 작기 때문에 스트론튬(Sr)이 소결 과정에서 먼저 도핑됨으로써 세라믹 공재가 유전체층(111)으로 밀려 나가는 것을 억제할 수 있다. 이를 통해 세라믹 공재의 과도한 누출로 인한 유전체층(111)의 결정립의 과도한 입성장을 방지할 수 있으며, 산소 공공이 발생되는 것을 억제하여 신뢰성을 보다 향상시킬 수 있다.
본 발명의 일 예시에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 내부 전극(121) 및/또는 제2 내부 전극(122)에 포함되는 세라믹 공재 트랩 영역(123)은 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122) 내에 불연속적으로 배치될 수 있다. 상기 세라믹 공재 트랩 영역(123)이 불연속적으로 배치되었다는 것은, 상기 세라믹 공재 트랩 영역(123) 중 어느 하나도 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)을 관통하지 않는 것을 의미할 수 있다. 상기 세라믹 공재 트랩 영역(123)이 제1 내부 전극(121) 및/또는 제2 내부 전극(122) 내에 불연속적으로 배치됨으로써 세라믹 공재 트랩 영역(123)의 분포를 고르게 할 수 있으며, 이를 통해 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 연결성을 향상시킬 수 있다.
하나의 예시에서, 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 평균 두께는 0.4 um 이하일 수 있다. 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 평균 두께는 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 세라믹 공재의 트랩 영역(123)의 스트론튬(Sr)의 평균 함량의 측정 지점과 동일한 곳에서 측정한 제3 방향의 값의 산술 평균일 수 있다. 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0.01 um 이상일 수 있다.
본 발명에 따른 적층 세라믹 전자부품(100)는 세라믹 바디(110)의 외부 면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 상기 제1 외부 전극(131)은 본 발명에 따른 적층 세라믹 전자부품(100)의 세라믹 바디(110)의 제1 면(S1) 상에 배치될 수 있고, 상기 제2 외부 전극(132)은 상기 세라믹 바디(110)의 제2 면(S2) 상에 배치될 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 외부 전극(131)의 적어도 일부가 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6) 상으로 연장되어 배치될 수 있다. 또한, 제2 외부 전극(132)의 적어도 일부가 상기 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6)상으로 연장되어 배치될 수 있다. 이 경우 상기 제1 외부 전극(131)과 제2 외부 전극(132)은 서로 이격되어 배치될 수 있다. 상기 제1 외부 전극(131) 및/또는 제2 외부 전극(132)의 적어도 일부가 각각 상기 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6) 상으로 연장되어 배치되는 경우, 상기 연장되는 부분은 소위 밴드부로 기능할 수 있으며, 수분 침투 등을 방지하여 본 발명에 따른 적층 세라믹 전자부품(100)의 신뢰성을 보다 향상시킬 수 있다.
본 발명의 일 실시형태에서, 적층 세라믹 전자부품(100)의 제1 외부 전극(131) 및 제2 외부 전극(132)은 도전성 금속을 포함하는 소성전극일 수 있다. 상기 도전성 금속은 예를 들어 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 상기 제1 외부 전극(131) 및 제2 외부 전극(132)은 글라스를 포함할 수 있다. 상기 글라스는 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 외부 전극(131) 및 제2 외부 전극(132)의 형성 방법의 예시로 도전성 금속을 포함하는 도전성 페이스트에 세라믹 바디(110)를 딥핑한 후 소성하여 형성하거나, 상기 도전성 페이스트를 세라믹 바디(110)의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하고 소성하여 형성할 수 있다. 또한, 상기 도전성 페이스트를 세라믹 바디(110)의 표면에 도포하거나 또는 상기 도전성 페이스트를 건조시킨 건조막을 세라믹 바디(110) 상에 전사한 후 이를 소성하여 형성하는 방법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 예를 들어 상기 방법 이외에의 다양한 방법으로 도전성 페이스트를 세라믹 바디(110) 상에 형성한 후 이를 소성하여 형성할 수 있다.
본 발명의 다른 실시형태에서, 적층 세라믹 전자부품(100)의 제1 및 제2 외부 전극(131, 132)은 전도성 부여제 및 베이스 수지를 포함하는 수지계 전극일 수 있다. 상기 수지계 전극은 베이스 수지의 내부에 전도성 부여제가 분산된 구조를 가지며, 소성 전극에 비해 저온의 환경에서 제조됨으로써 전도성 부여제가 입자 형태로 베이스 수지의 내부에 존재할 수 있다. 상기 제1 및 제2 외부 전극(131c, 132c)이 수지계 전극인 경우 외부의 충격 등 물리적 스트레스를 차단할 수 있다.
상기 전도성 부여제는 도전성 금속 및/또는 전도성 고분자를 포함할 수 있다. 상기 도전성 금속은, 예를 들어 칼슘(Ca), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 알루미늄(Al), 주석(Sn), 납(Pb) 및 이들의 합금으로 이루어진 군에서 선택되는 1종이상일 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 전도성 고분자의 비제한적인 예시로, PT(poly(thiophene)), PEDOT(poly(ethylenedioxy)thiophene), PPS(poly(p-phenylene sulfide)), PANI(polyanilines), P3HT(poly(3-hexylthiophene-2,5-diyl)), PolyTPD(poly(4-butylphenyldiphenylamine)), PSS(poly(4-butylphenyldiphenylamine)), PVK(poly(9-vinylcarbazole)), PDBT(poly(4,4'-dimethoxy bithophene)), polyaniline 또는 polypyrrole 등의 황(S) 및/또는 질소(N) 함유 화합물을 들 수 있으며, poly(fluorine), polyphenylene, polypyrene, polyazulene, polynaphthalene, PAC(poly(acetylene)), PPV(poly(p-phenylene vinylene) 등의 헤테로 원자 미포함 화합물을 예로 들 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 및 제2 외부 전극(131, 132)은 필요에 따라 탄소나노튜브, 그래핀, 풀러렌 등의 카본 필러 및/또는 구형, 타원형, 플레이크형, 섬유형, 또는 수지(樹枝)형(덴드라이트형)의 합금 필러 등의 도전성 필러를 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 및 제2 외부 전극(131, 132)에 포함되는 베이스 수지를 예를 들어 열경화성 수지일 수 있다. 상기 열경화성 수지의 구체예로서는 페놀 수지, 요소 수지, 디알릴프탈레이트 수지, 멜라닌 수지, 구아나민 수지, 불포화 폴리에스테르 수지, 폴리우레탄 수지, 에폭시 수지, 아미노알키드 수지, 멜라민-요소 공축합 수지, 규소 수지, 폴리실록산 수지 등을 들 수 있으나, 이에 제한되는 것은 아니다. 열경화성 수지를 이용하는 경우, 필요에 따라서 가교제, 중합 개시제 등의 경화제, 중합 촉진제, 용제, 점도 조정제 등을 더욱 첨가하여 사용할 수 있다.
이하, 실험 예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실험 예에 의해 한정되는 것은 아니다.
<실험예>
세라믹 바디의 길이 방향의 면에 외부 전극이 형성된 삼성전기의 0603 사이즈(길이×폭×두께: 0.6 mm×0.3 mm×0.3 mm)의 양산 칩(온도 특성 X7R 및 용량 2.2 μF)을 사용하여 절연파괴전압(Breakdown Voltage, BDV) 및 고장평균시간(Mean Time To Failure, MTTF)을 측정하였다. 사용한 칩은 내부 전극용 페이스트에 사용되는 세라믹 공재에 스트론튬(Sr)의 함량을 다르게 첨가하여 제조한 것을 제외하고는 동일하게 제조하였으며, 각각 40개의 칩에 대한 측정치의 평균 값을 사용하였다. 하기 표 1은 세라믹 공재에 스트론튬(Sr)이 추가되지 않은 칩을 기준으로 하고, 기준 칩 보다 측정값이 증가하는 정도에 대한 상대값을 기재하였다.
Sr 함량 (mol%) BDV MTTF
0 1 (기준) 1 (기준)
0.1 0.99 1.05
1.2 1.12 1.14
2.3 1.16 1.22
6.4 1.21 1.31
9.3 1.02 0.98
16.4 0.85 0.74
상기 표 1에서 절연파괴전압(Break-down voltage, BDV)은 keithely 측정기로 측정하였으며, 0 V 부터 1.00000 V씩 Sweep 방식으로 전압을 인가하여, 전류 값이 20 mA 가 되는 순간의 전압 값을 BDV 값으로 측정하고 이를 기준값과 비교하였다. MTTF의 경우는 고온부하 105℃ 1.5Vr 조건으로 평가 진행하여 MTTF 평균값을 비교하였다.
상기 표 1을 참조하면, 스트론튬(Sr)의 함량이 0.1 몰%를 초과하면서부터 MTTF가 급격하게 증가하는 것을 확인할 수 있으며, 스트론튬(Sr)의 함량이 9.3 몰% 미만의 범위에서 절연 파괴 전압과 MTTF가 모두 기준값에 비해 우수한 결과가 나오는 경향을 확인할 수 있다. 스트론튬(Sr)의 함량이 9.3몰% 이상인 경우, BDV와 MTTF 특성이 저하되는 경향을 보였으며, 특히, 스트론튬(Sr) 함량이 16.4몰%인 경우 BDV와 MTTF 특성이 기준값보다 현저히 낮은 결과를 보였다. 이를 통해 스트론튬(Sr)의 함량이 0.1 몰% 초과, 9.3 몰% 미만의 범위를 만족하는 경우 우수한 신뢰성을 가지는 적층 세라믹 전자부품을 제공할 수 있음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극

Claims (10)

  1. 스트론튬(Sr)을 포함하는 유전체층 및 상기 유전체층을 사이에 두고 서로 교대로 적층되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디;
    상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며,
    상기 유전체층은 상기 제1 내부 전극 또는 제2 내부 전극과 상기 유전체층의 계면으로부터 50 nm이내의 영역인 제1 영역 및 상기 제1 영역에 인접하여 배치되는 제2 영역을 포함하고,
    상기 제1 영역은 스트론튬(Sr)의 평균 함량이 0.1 몰% 초과 9.3 몰% 미만이고, 상기 제2 영역은 상기 제1 영역 보다 스트론튬(Sr)의 평균 함량이 낮은 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 유전체층 내의 스트론튬(Sr)의 평균 함량은 상기 유전체층과 상기 제1 내부 전극 및/또는 제2 내부 전극의 계면으로부터 멀어질수록 낮아지는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 유전체층은 상기 제2 영역과 인접하여 배치되고, 스트론튬(Sr)의 평균 함량이 0 몰%인 제3 영역을 포함하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 유전체층은 결정립을 포함하고,
    상기 결정립의 평균 입경은 150 nm 이상 및/또는 400 nm 이하인 적층 세라믹 전자부품.
  5. 제4항에 있어서,
    상기 결정립의 입경의 산포는 50 nm 이상 및/또는 150 nm 이하인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 내부 전극 및/또는 제2 내부 전극은 스트론튬(Sr)을 포함하는 세라믹 공재의 트랩 영역을 적어도 1개 이상 포함하는 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 세라믹 공재의 트랩 영역의 스트론튬(Sr)의 평균 함량은 0.5 몰% 초과 및/또는 30 몰% 미만인 적층 세라믹 전자부품.
  8. 제6항에 있어서,
    상기 세라믹 공재의 트랩 영역은 상기 제1 내부 전극 및/또는 제2 내부 전극의 내부에 불연속적으로 배치되는 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.01 μm 이상 및/또는 0.4 μm 이하의 범위 내인 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 제1 내부 전극 및/또는 제2 내부 전극의 평균 두께는 0.01 μm 이상 및/또는 0.4 μm 이하의 범위 내인 적층 세라믹 전자부품.
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