KR20140071723A - 기판 내장용 적층 세라믹 전자부품 및 이의 제조방법, 기판 내장용 적층 세라믹 전자부품을 구비하는 인쇄회로기판 - Google Patents
기판 내장용 적층 세라믹 전자부품 및 이의 제조방법, 기판 내장용 적층 세라믹 전자부품을 구비하는 인쇄회로기판 Download PDFInfo
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Abstract
본 발명은 유전체층을 포함하는 세라믹 본체; 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극; 상기 세라믹 본체의 외측에 형성되고, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극; 및 상기 제1 외부전극 및 제2 외부전극 상에 형성된 도금층;을 포함하고, 상기 세라믹 본체의 표면조도는 500nm 이상 세라믹의 커버 시트 두께 이하이고, 상기 도금층의 표면조도는 300nm 이상 도금층의 두께 이하인 기판 내장용 적층 세라믹 전자부품을 제공한다.
Description
본 발명은 기판 내장용 적층 세라믹 전자부품 및 이의 제조방법, 기판 내장용 적층 세라믹 전자부품을 구비하는 인쇄회로기판에 관한 것이다.
전자회로가 고밀도화, 고집적화됨에 따라 인쇄회로 기판에 실장되는 수동 소자들의 실장 공간이 부족하게 되고, 이를 해결하기 위해 기판 속에 내장되는 부품, 즉 임베디드 소자(embedded device)를 구현하고자 하는 노력이 진행되고 있다. 특히, 용량성 부품으로 사용되는 적층 세라믹 전자부품을 기판 내부에 내장하는 방안이 다양하게 제시되고 있다.
기판 내에 적층 세라믹 전자부품을 내장하는 방법으로는, 기판 재료 자체를 적층 세라믹 전자부품용 유전체 재료로 사용하고 구리 배선 등을 적층 세라믹 전자부품용 전극으로 사용하는 방법이 있다. 또한, 기판 내장용 적층 세라믹 전자부품을 구현하기 위한 다른 방안으로서, 고유전율의 고분자 시트나 박막의 유전체를 기판 내부에 형성하여 기판 내장용 적층 세라믹 전자부품을 형성하는 방법, 및 적층 세라믹 전자부품을 기판 내에 내장하는 방법 등이 있다.
일반적으로 적층 세라믹 전자부품은 세라믹 재질로 된 복수개의 유전체층과 이 복수개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층 세라믹 전자부품을 기판 내부에 배치시킴으로써, 높은 정전용량을 갖는 기판 내장용 적층 세라믹 전자부품을 구현할 수 있다.
기판 내장용 적층 세라믹 전자부품을 구비하는 인쇄회로기판을 제조하기 위해서는 적층 세라믹 전자부품을 코어 기판 내부에 삽입한 후, 기판 배선과 적층 세라믹 전자부품의 외부 전극을 연결하기 위하여 레이저를 이용하여 상부 적층판 및 하부 적층판에 비아홀(via hole)을 뚫어야 한다. 이러한 레이저 가공은 인쇄회로 기판의 제조 비용을 상당히 증가시키는 요인이 된다.
기판 내장용 적층 세라믹 전자부품을 기판에 임베딩하는 과정에서 에폭시수지를 경화시키고 금속전극의 결정화를 위한 열처리 공정을 거치게 되는데, 이때, 에폭시 수지, 금속 전극, 적층 세라믹 전자부품의 세라믹 등의 열팽창계수(CTE)의 차이 또는 기판의 열팽창에 의한 기판과 적층 세라믹 전자부품 접착면의 결함이 발생할 수 있다. 이러한 결함은 신뢰성 테스트 과정에서 접착면 들뜸(Delamination)의 불량을 발생시키는 문제점이 있다.
본 발명의 목적은 적층 세라믹 전자부품과 기판 사이의 들뜸 현상을 개선하기 위한 접착 특성을 향상시키기 위한 것이며, 적층 세라믹 전자부품의 세라믹 표면과 도금층의 표면조도를 조절하여 적층 세라믹 전자부품과 기판 사이의 들뜸 현상을 방지하기 위한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극; 상기 세라믹 본체의 외측에 형성되고, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극; 및 상기 제1 외부전극 및 제2 외부전극 상에 형성된 도금층;을 포함하고, 상기 세라믹 본체의 표면조도는 500nm 이상 세라믹의 커버 시트 두께 이하이고, 상기 도금층의 표면조도는 300nm 이상 도금층의 두께 이하인 기판 내장용 적층 세라믹 전자부품을 제공한다.
상기 세라믹 본체의 표면조도는 700nm 이상 세라믹의 커버 시트 두께 이하일 수 있다.
상기 도금층의 표면조도는 500nm 이상 도금층의 두께 이하일 수 있다.
상기 세라믹의 커버 시트 두께는 1um 이상 30um 이하일 수 있다.
상기 도금층의 두께는 4um 초과 15um 미만일 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계; 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 그린시트를 적층하여, 내부에 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 상기 세라믹 본체의 상면 및 하면에 사포를 삽입하고 적층하여 압착하는 단계; 상기 세라믹 본체의 사포를 제거한 후 소성하는 단계; 상기 세라믹 본체의 상하면 및 단부에 제1 외부전극 및 제2 외부전극을 형성하는 단계; 상기 제1 외부전극 및 제2 외부전극 상에 도금층을 형성하는 단계; 및 상기 세라믹 본체와 제1 외부전극 및 제2외부전극상의 도금층에 샌드 블래스터 공법을 적용하여 표면조도를 조절하는 단계;를 포함하고, 상기 세라믹 본체의 표면조도는 500nm 이상 세라믹의 커버 시트 두께 이하이고, 상기 도금층의 표면조도는 300nm 이상 도금층의 두께 이하인 기판 내장용 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 세라믹 본체의 표면조도는 700nm 이상 세라믹의 커버 시트 두께 이하일 수 있다.
상기 도금층의 표면조도는 500nm 이상 도금층의 두께 이하일 수 있다.
상기 세라믹의 커버 시트 두께는 1um 이상 30um 이하일 수 있다.
상기 도금층의 두께는 4um 초과 15um 미만일 수 있다.
본 발명의 또 다른 실시형태는 절연기판; 및 유전체층을 포함하는 세라믹 본체, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극, 상기 세라믹 본체의 외측에 형성되고, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극, 및 상기 제1 외부전극 및 제2 외부전극 상에 도금층;을 포함하고, 상기 세라믹 본체의 표면조도는 500nm 이상 세라믹의 커버 시트 두께 이하이고, 상기 도금층의 표면조도는 300nm 이상 도금층의 두께 이하인 기판 내장용 적층 세라믹 전자부품;을 포함하는 적층 세라믹 전자부품 내장형 인쇄회로기판을 제공한다.
상기 세라믹 본체의 표면조도는 700nm 이상 도금층의 세라믹의 커버 시트 두께 이하일 수 있다.
상기 도금층의 표면조도는 500nm 이상 도금층의 두께 이하일 수 있다.
상기 세라믹의 커버 시트 두께는 1um 이상 30um 이하일 수 있다.
상기 도금층의 두께는 4um 초과 15um 미만일 수 있다.
본 발명에 따르면 세라믹 본체 압착시 표면에 사포를 삽입하여 사포의 조도를 세라믹 본체에 전사하고 외부전극을 도금하여 도금층을 형성함으로써 적층 세라믹 전자부품의 세라믹 표면과 도금층의 표면조도를 조절하여 적층 세라믹 전자부품과 기판 사이의 들뜸 현상을 개선할 수 있는 접착 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4는 본 발명의 다른 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조 공정도이다.
도 5는 본 발명의 또 다른 실시형태에 따른 적층 세라믹 전자부품 내장형 인쇄회로기판을 나타내는 단면도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4는 본 발명의 다른 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조 공정도이다.
도 5는 본 발명의 또 다른 실시형태에 따른 적층 세라믹 전자부품 내장형 인쇄회로기판을 나타내는 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(21) 및 제2 내부전극(22); 상기 세라믹 본체(10)의 외측에 형성되고, 상기 제1 내부전극(21)과 전기적으로 연결되는 제1 외부전극(31) 및 상기 제2 내부전극(22)과 전기적으로 연결되는 제2 외부전극(32); 및 상기 제1 외부전극(31) 및 제2 외부전극(32) 상에 형성된 도금층(33);을 포함하고, 상기 세라믹 본체(10)의 표면조도는 500nm 이상 세라믹의 커버 시트 두께(50) 이하이고, 상기 제1 외부전극(31) 및 제2 외부전극(32)의 표면조도는 300nm 이상 도금층(33)의 두께 이하를 만족할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(1) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
상기 제1 및 제2 내부전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
정전 용량 형성을 위해 제1 및 제2 외부전극(31, 32)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 상기 제1 및 제2내부전극(21, 22)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시형태인 적층 세라믹 전자부품은 상기 세라믹 본체(10)의 표면조도가 500nm 내지 세라믹의 커버 시트 두께(50) 이하이고, 상기 도금층(33)의 표면조도가 300nm 내지 도금층(33)의 두께 이하일 수 있다.
상기 세라믹 본체(10)는 정전 용량 형성에 기여하는 용량 형성부 및 상기 용량 형성부의 상하면 중 적어도 일면에 제공되는 커버층을 포함하며, 상기 세라믹의 커버 시트는 상기 커버층을 의미하며, 상기 세라믹의 커버 시트의 두께(50)는 상기 커버층의 두께를 의미할 수 있다.
상기 세라믹 본체(10)의 표면조도가 500nm 이하 및 상기 도금층(33)의 표면조도가 300nm 이하인 경우에는 적층 세라믹 전자부품과 기판 사이의 들뜸 현상이 개선되지 않고, 상기 세라믹 본체(10)의 표면조도가 세라믹의 커버 시트 두께(50) 이상이 되고 도금층(33)의 표면조도가 도금층(33)의 두께 이상이 되면 크랙이 발생할 수 있다.
또한, 상기 세라믹 본체(10)의 표면조도는 700nm 이상 세라믹의 커버 시트 두께(50) 이하이고, 상기 도금층(33)의 표면조도는 500nm 이상 도금층(33)의 두께 이하인 것이 적층 세라믹 전자부품과 기판 사이의 들뜸 현상을 개선하고 크랙을 방지하기 위해 바람직하다.
표면조도란 금속표면을 가공할 때에 표면에 생기는 미세한 요철의 정도를 일컫는고, 표면거칠기라고도 한다. 표면조도는 가공에 사용되는 공구, 가공법의 적부, 표면에 긁힌 흠, 녹 등에 의해서 생기는 것으로, 거칠기의 정도를 나타내는 데 있어서 표면을 그것과 직각인 평면으로 절단하고 그 단면을 보면 어떤 곡선을 이루는데, 이 곡선의 가장 낮은 곳에서 가장 높은 곳까지의 높이를 취하여 이것을 중심선 평균 거칠기라고 하고 Ra로 표시한다.
본 발명에서는 상기 세라믹 본체(10)의 표면조도를 Ra1 이라 규정하고, 도금층(33)의 중심선 평균 거칠기를 Ra2 라 규정하기로 한다.
상기 도금층(33)의 두께는 4um 초과 15um 미만일 수 있다.
도금층(33)의 두께가 4um인 경우에는 적층 세라믹 전자부품을 인쇄회로기판(100)에 내장할 때 도전성 비아홀(140)의 가공 시 세라믹 본체(10)까지 도전성 비아홀(140)이 연결되는 불량이 발생되는 문제점이 있고, 도금층(33)의 두께가 15um인 경우에는 도금층(33)의 응력에 의해 세라믹 본체(10)에 크랙이 발생하는 문제가 있다.
상기 세라믹 본체(10)는 압착공정 시 표면에 사포를 삽입하여 사포의 표면조도를 세라믹 표면에 전사할 수 있는데, 이는 세라믹 본체(10)의 표면에 표면조도를 발생하기 위한 것이며, 상기 사포는 P의 값이 100 내지 3000의 범위일 수 있다.
상기 사포의 'P'는 FEPA[the European FEPA (Federation of European Producers of Abrasives) "P" grade]의 입자사이즈 표준을 나타내는 기호이다.
도 3은 도 2에서 세라믹 본체(10)의 중심선 평균 거칠기(Ra1) 및 제1 외부전극(31) 및 제2 외부전극(32)의 중심선 평균 거칠기(Ra2)를 나타내는 개략도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 상기 세라믹 본체(10)의 중심선 평균 거칠기를 Ra1 및 도금층(33)의 중심선 평균 거칠기를 Ra2 라 규정할 때, 500nm ≤ Ra1 ≤ 세라믹 커버 시트의 두께, 300nm ≤ Ra2 ≤ 도금층의 두께를 만족할 수 있다.
세라믹 본체(10)의 중심선 평균 거칠기(Ra1) 및 도금층(33)의 중심선 평균 거칠기(Ra2)는 표면에 조도가 형성된 세라믹 본체(10)와 도금층(33)의 거칠기를 산출한 값으로서, 상기 조도의 가상의 중심선을 기준으로 평균값을 구하여 산출된 세라믹 본체(10)와 도금층(33)의 거칠기를 의미할 수 있다.
구체적으로, 도 3을 참조하면, 상기 세라믹 본체(10)의 중심선 평균 거칠기(Ra1) 및 도금층(33)의 중심선 평균 거칠기(Ra2)를 산출하는 방법은 상기 세라믹 본체(10)와 도금층(33)의 일 표면에 형성되어 있는 조도에 대하여 가상의 중심선을 그을 수 있다.
다음으로, 상기 조도의 가상의 중심선을 기준으로 각각의 거리(예를 들어, r1, r2, r3 ... r13)를 측정한 후 아래 식과 같이 각 거리의 평균값을 구하여 산출된 값으로 세라믹 본체(10)의 중심선 평균 거칠기(Ra1) 및 도금층(33)의 중심선 평균 거칠기(Ra2)를 산출할 수 있다.
상기 세라믹 본체(10)의 중심선 평균 거칠기(Ra1) 및 도금층(33)의 중심선 평균 거칠기(Ra2)를 500nm ≤ Ra1 ≤ 세라믹 커버 시트의 두께, 300nm ≤ Ra2 ≤ 도금층의 두께의 범위로 조절함으로써, 내전압 특성이 우수하며, 적층 세라믹 전자부품과 기판 사이간의 접착력이 향상된 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 설명과 중복된 부분은 여기서 생략하도록 한다.
도 4는 본 발명의 다른 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조 공정도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조 방법은 유전체층(1)을 포함하는 세라믹 그린시트를 마련하는 단계(S1); 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계(S2); 상기 내부전극 패턴이 형성된 그린시트를 적층하여, 내부에 서로 대향하도록 배치되는 제1 내부전극(21) 및 제2 내부전극(22)을 포함하는 세라믹 본체(10)를 형성하는 단계(S3); 상기 세라믹 본체(10)의 상면 및 하면에 사포를 삽입하고 적층하여 압착하는 단계(S4); 상기 세라믹 본체(10)의 사포를 제거한 후 소성하는 단계(S5); 상기 세라믹 본체(10)의 상하면 및 단부에 제1 외부전극(31) 및 제2 외부전극(32)을 형성하는 단계(S6); 및 상기 제1 외부전극(31) 및 제2 외부전극(32) 상에 도금층을 형성하는 단계(S7); 및 상기 세라믹 본체와 제1 외부전극 및 제2외부전극상의 도금층에 샌드 블래스터 공법을 적용하여 표면조도를 조절하는 단계(S8);를 포함하고, 상기 세라믹 본체(10)의 표면조도는 500nm 이상 세라믹의 커버 시트 두께(50) 이하이고, 상기 도금층(33)의 표면조도는 300nm 이상 도금층의 두께 이하인 기판 내장용 적층 세라믹 전자부품의 제조 방법을 제공한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 um의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상일 수 있다.
또한, 상기 세라믹 본체(10)는 티탄산바륨(BaTiO3)을 포함할 수 있다.
상기 세라믹 본체(10)의 상면 및 하면에 사포를 삽입하고 적층하여 압착 및 소성하는 단계(S4)는 세라믹 본체(10)의 표면조도를 형성하기 위한 방법으로, P의 값이 100 내지 3000의 범위인 사포를 적용하면 인위적으로 조도를 형성할 수 있으며 세라믹 본체(10)의 표면에 일부 조도만을 높이기에 적층 세라믹 전자부품의 신뢰성에는 영향을 주지 않고, 세라믹 본체(10)의 표면조도만을 형성할 수 있다.
상기 제1 외부전극(31) 및 제2 외부전극(32) 상에 도금층(33)을 형성하는 단계(S6)는 세라믹 본체(10)의 소성이 완료된 후에 인위적으로 상기 제1 외부전극(31) 및 제2 외부전극(32)의 표면조도를 형성하고 조절하기 위해 샌드 블래스터(sand blaster) 공법을 적용한다. 샌드 블래스터 공법도 제1 외부전극(31) 및 제2 외부전극(32)의 표면조도만을 높이기에 적층 세라믹 전자부품의 신뢰성에는 영향을 주지 않는다.
그 외 상술한 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
도 5는 본 발명의 또 다른 실시형태에 따른 적층 세라믹 전자부품 내장형 인쇄회로기판(100)을 나타내는 단면도이다.
도 5를 참조하면, 본 발명의 또 다른 실시형태에 따른 적층 세라믹 전자부품 내장형 인쇄회로기판(100)은 절연기판(110); 및 유전체층(1)을 포함하는 세라믹 본체(10), 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(21) 및 제2 내부전극(22), 상기 세라믹 본체(10)의 외측에 형성되고, 상기 제1 내부전극(21)과 전기적으로 연결되는 제1 외부전극(31) 및 상기 제2 내부전극(22)과 전기적으로 연결되는 제2 외부전극(32), 및 상기 제1 외부전극(31) 및 제2 외부전극(32) 상에 도금층(33);을 포함하고, 상기 세라믹 본체(10)의 표면조도는 500nm 이상 세라믹의 커버 시트 두께(50) 이하이고, 상기 도금층(33)의 표면조도는 300nm 이상 도금층(33)의 두께 이하인 기판 내장용 적층 세라믹 전자부품;을 포함할 수 있다.
상기 절연기판(110)은 절연층(120)이 포함된 구조로 이루어지며, 필요에 따라 도 5에 예시된 바와 같이 다양한 형태의 층간회로를 구성하는 도전성 패턴(130) 및 도전성 비아홀(140)을 포함할 수 있다. 이러한 절연 기판(11)은, 내부에 적층 세라믹 전자부품으로 포함하는 인쇄회로기판(100)일 수 있다.
상기 적층 세라믹 전자부품은 인쇄회로기판(100)에 삽입된 후 인쇄회로기판(100)의 열처리 등과 같은 후공정 진행 중의 여러 가혹환경을 동일하게 경험하게 된다. 특히 열처리 공정에서 인쇄회로기판(100)의 수축 및 팽창은 인쇄회로기판(100) 내부에 삽입된 적층 세라믹 전자부품에 직접적으로 전달되어 적층 세라믹 전자부품과 인쇄회로기판(100)의 접착면에 스트레스를 가하게 된다. 적층 세라믹 전자부품과 인쇄회로기판(100)의 접착면에 인가된 스트레스가 접착강도보다 높을 경우 접착면이 떨어지는 들뜸 불량을 발생시키게 된다.
적층 세라믹 전자부품과 인쇄회로기판(100) 사이의 접착강도는 적층 세라믹 전자부품과 인쇄회로기판(100)의 전기화학적 결합력과 접착면의 유효표면적에 비례하는데, 적층 세라믹 전자부품과 인쇄회로기판(100) 사이 접착면의 유효표면적을 향상시키기 위해 적층 세라믹 전자부품의 표면조도를 제어하여 적층 세라믹 전자부품과 인쇄회로기판(100) 사이의 들뜸 현상을 개선할 수 있다. 또한, 인쇄회로기판(100) 내장용 적층 세라믹 전자부품의 표면조도에 따른 인쇄회로기판(100)과의 접착면 들뜸 발생 빈도를 확인할 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
실시예 1)
본 발명의 실시 형태에 따라 기판 내장용 적층 세라믹 전자부품의 표면조도에 따른 접착면 들뜸 발생 빈도를 확인하기 위하여 도금층(33)의 두께에 따라 세라믹 본체(10)의 중심선 평균 거칠기(Ra1) 및 제1 외부전극(31) 및 제2 외부전극(32)의 중심선 평균 거칠기(Ra2)를 변화시켜 가면서 모바일폰 마더 보드용 칩부품의 통상적인 가혹조건인 85℃, 상대습도 85% (가혹조건 1)와 AP (Application processor)의 고성능화에 따른 가혹조건인 125℃, 상대습도 85% (가혹조건 2)에서 적층 세라믹 전자부품이 내장된 기판을 30분간 방치한 후 들뜸 방생 빈도수를 측정하여 조사하였다.
도금층(33) 두께가 5um인 경우의 실험 결과는 표 1에 나타내었고, 도금층(33) 두께가 9um인 경우의 실험 결과는 표 2에 나타내었으며, 도금층(33) 두께가 12um인 경우의 실험 결과는 표 3에 나타내었다.
| 표면조도, Ra (nm) | 접착면 들뜸 발생빈도 | ||
| 세라믹본체 | 도금층 | 가혹조건 1 | 가혹조건 2 |
| 200 | 200 | 2/500 | 29/500 |
| 300 | 200 | 2/500 | 12/500 |
| 400 | 200 | 1/500 | 5/500 |
| 500 | 300 | 0/500 | 2/500 |
| 600 | 400 | 0/500 | 1/500 |
| 700 | 500 | 0/500 | 0/500 |
| 800 | 600 | 0/500 | 0/500 |
| 표면조도, Ra (nm) | 접착면 들뜸 발생빈도 | ||
| 세라믹본체 | 도금층 | 가혹조건 1 | 가혹조건 2 |
| 200 | 200 | 3/500 | 32/500 |
| 300 | 200 | 2/500 | 14/500 |
| 400 | 200 | 2/500 | 7/500 |
| 500 | 300 | 0/500 | 3/500 |
| 600 | 400 | 0/500 | 1/500 |
| 700 | 500 | 0/500 | 0/500 |
| 800 | 600 | 0/500 | 0/500 |
| 표면조도, Ra (nm) | 접착면 들뜸 발생빈도 | ||
| 세라믹본체 | 도금층 | 가혹조건 1 | 가혹조건 2 |
| 200 | 200 | 5/500 | 27/500 |
| 300 | 200 | 4/500 | 13/500 |
| 400 | 200 | 4/500 | 5/500 |
| 500 | 300 | 0/500 | 2/500 |
| 600 | 400 | 0/500 | 2/500 |
| 700 | 500 | 0/500 | 0/500 |
| 800 | 600 | 0/500 | 0/500 |
상기 표 1 내지 3에서 볼 수 있는 바와 같이, 세라믹 본체(10)와 도금층(33)의 표면조도가 낮을수록 들뜸 발생빈도가 증가한 것을 알 수 있었으며, 이는 적층 세라믹 전자부품의 표면조도가 들뜸 발생에 영향을 미칠 수 있음을 확인할 수 있다.
모바일폰 마더 보드용 칩부품의 신뢰성 평가기준(가혹조건 1)에서 적층 세라믹 전자부품과 인쇄회로기판(100)간 들뜸이 발생하지 않고 신뢰성 기준을 통과하기 위해서는 세라믹 본체(10)와 제1 외부전극(31) 및 제2 외부전극(32)의 표면조도가 각각 500nm, 300nm 이상을 만족해야 하며, 강화된 가혹조건(가혹조건 2)을 통과하기 위해서는 세라믹 본체(10)와 도금층(33)의 표면조도가 각각 700nm, 500nm 이상을 만족해야 한다.
상기 도금층(33)의 두께가 4um일 경우에는, 도전성 비아홀(140) 가공 시 세라믹 본체(10)까지 도전성 비아홀(140)이 연결되는 불량이 발생되어 표면조도의 영향을 확인하지 않았고, 도금층(33)의 두께가 15um일 경우, 도금층(33)의 응력에 의해 세라믹 본체(10)에 크랙이 발생하므로 도금층(33)의 두께는 4um < 도금층의 두께 < 15um가 될 수 있다.
또한, 세라믹 본체(10)의 표면조도는 세라믹의 커버 시트 두께보다 두꺼울 수 없고 도금층(33)의 표면조도는 도금층(33) 두께보다 두꺼울 수는 없으므로, 세라믹 본체(10)의 표면조도의 최대치는 세라믹의 커버 시트 두께(50)로 제한하고 도금층(33)의 표면조도의 최대치는 도금층의 두께로 제한한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체층
10: 세라믹 본체
21: 제1 내부전극
22: 제2 내부전극
31: 제1 외부전극
32: 제2 외부전극
33: 도금층
50: 세라믹의 커버 시트 두께
100: 인쇄회로기판
110: 절연기판
120: 절연층
130: 도전성 패턴
140: 도전성 비아홀
10: 세라믹 본체
21: 제1 내부전극
22: 제2 내부전극
31: 제1 외부전극
32: 제2 외부전극
33: 도금층
50: 세라믹의 커버 시트 두께
100: 인쇄회로기판
110: 절연기판
120: 절연층
130: 도전성 패턴
140: 도전성 비아홀
Claims (15)
- 유전체층을 포함하는 세라믹 본체;
상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극;
상기 세라믹 본체의 외측에 형성되고, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극; 및
상기 제1 외부전극 및 제2 외부전극 상에 형성된 도금층;을 포함하고,
상기 세라믹 본체의 표면조도는 500nm 이상 세라믹의 커버 시트 두께 이하이고, 상기 도금층의 표면조도는 300nm 이상 도금층의 두께 이하인 기판 내장용 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 세라믹 본체의 표면조도는 700nm 이상 세라믹의 커버 시트 두께 이하인 기판 내장용 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 도금층의 표면조도는 500nm 이상 도금층의 두께 이하인 기판 내장용 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 세라믹의 커버 시트 두께는 1um 이상 30um 이하인 기판 내장용 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 도금층의 두께는 4um 초과 15um 미만인 기판 내장용 적층 세라믹 전자부품.
- 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계;
도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계;
상기 내부전극 패턴이 형성된 그린시트를 적층하여, 내부에 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계;
상기 세라믹 본체의 상면 및 하면에 사포를 삽입하고 적층하여 압착하는 단계;
상기 세라믹 본체의 사포를 제거한 후 소성하는 단계;
상기 세라믹 본체의 상하면 및 단부에 제1 외부전극 및 제2 외부전극을 형성하는 단계;
상기 제1 외부전극 및 제2 외부전극 상에 도금층을 형성하는 단계; 및
상기 세라믹 본체와 제1 외부전극 및 제2 외부전극상의 도금층에 샌드 블래스터 공법을 적용하여 표면조도를 조절하는 단계;를 포함하고,
상기 세라믹 본체의 표면조도는 500nm 이상 세라믹의 커버 시트 두께 이하이고, 상기 도금층의 표면조도는 300nm 이상 도금층의 두께 이하인 기판 내장용 적층 세라믹 전자부품의 제조 방법.
- 제6항에 있어서,
상기 세라믹 본체의 표면조도는 700nm 이상 세라믹의 커버 시트 두께 이하인 기판 내장용 적층 세라믹 전자부품의 제조 방법.
- 제6항에 있어서,
상기 도금층의 표면조도는 500nm 이상 도금층의 두께 이하인 기판 내장용 적층 세라믹 전자부품의 제조 방법.
- 제6항에 있어서,
상기 세라믹의 커버 시트 두께는 1um 이상 30um 이하인 기판 내장용 적층 세라믹 전자부품의 제조 방법.
- 제6항에 있어서,
상기 도금층의 두께는 4um 초과 15um 미만인 기판 내장용 적층 세라믹 전자부품의 제조 방법.
- 절연기판; 및
유전체층을 포함하는 세라믹 본체, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극, 상기 세라믹 본체의 외측에 형성되고, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극, 및 상기 제1 외부전극 및 제2 외부전극 상에 도금층;을 포함하고, 상기 세라믹 본체의 표면조도는 500nm 이상 세라믹의 커버 시트 두께 이하이고, 상기 도금층의 표면조도는 300nm 이상 도금층의 두께 이하인 기판 내장용 적층 세라믹 전자부품;
을 포함하는 적층 세라믹 전자부품 내장형 인쇄회로기판.
- 제11항에 있어서,
상기 세라믹 본체의 표면조도는 700nm 이상 세라믹의 커버 시트 두께 이하인 적층 세라믹 전자부품 내장형 인쇄회로기판.
- 제11항에 있어서,
상기 도금층의 표면조도는 500nm 이상 도금층의 두께 이하인 적층 세라믹 전자부품 내장형 인쇄회로기판.
- 제11항에 있어서,
상기 세라믹의 커버 시트 두께는 1um 이상 30um 이하인 적층 세라믹 전자부품 내장형 인쇄회로기판.
- 제11항에 있어서,
상기 도금층의 두께는 4um 초과 15um 미만인 적층 세라믹 전자부품 내장형 인쇄회로기판.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120139623A KR101422938B1 (ko) | 2012-12-04 | 2012-12-04 | 기판 내장용 적층 세라믹 전자부품 및 이의 제조방법, 기판 내장용 적층 세라믹 전자부품을 구비하는 인쇄회로기판 |
| JP2013028710A JP5855593B2 (ja) | 2012-12-04 | 2013-02-18 | 基板内蔵用積層セラミック電子部品及びその製造方法、基板内蔵用積層セラミック電子部品を備える印刷回路基板 |
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