JP6252679B2 - サーミスタ素子および電子部品 - Google Patents

Description

本発明は、サーミスタ素子および電子部品に関する。

従来、サーミスタ素子としては、特開２００７−２４６３２８号公報（特許文献１）に記載されたものがある。このサーミスタ素子は、セラミックスから構成される素体と、素体内に設けられた内部電極と、内部電極に電気的に接続され素体の外面の一部を覆う外部電極とを有する。

特開２００７−２４６３２８号公報

ところで、前記従来のサーミスタ素子では、実際に、サーミスタ素子の外部電極を、半田を介して、実装基板のランド部に接合しようとすると、サーミスタ素子の外部電極の外面では、半田の濡れ性が良くなく、外部電極とランド部とを半田により接合し難くい問題があった。特に、サーミスタ素子が小さくなると、ツームストン等の実装不良の問題が顕著となった。

そこで、本発明の課題は、外部電極のランド部への実装が良好となるサーミスタ素子および電子部品を提供することにある。

前記課題を解決するため、本発明のサーミスタ素子は、
互いに反対側に位置する第１端面および第２端面と、前記第１端面と前記第２端面との間に配置される第１側面から第４側面とを有すると共に、セラミックスから構成される素体と、
前記素体の前記第１端面と、前記素体の前記第１側面から前記第４側面の前記第１端面側とを覆うと共に、前記素体の前記第１側面から前記第４側面に対向する第１面から第４面を有する第１外部電極と、
前記素体の前記第２端面と、前記素体の前記第１側面から前記第４側面の前記第２端面側とを覆うと共に、前記素体の前記第１側面から前記第４側面に対向する第１面から第４面を有する第２外部電極と
を備え、
前記第１側面と前記第２側面とは、互いに反対側に位置し、前記第１側面の表面粗さと前記第２側面の表面粗さとは、等しく、Ｒａ１であり、
前記第３側面と前記第４側面とは、互いに反対側に位置し、前記第３側面の表面粗さと前記第４側面の表面粗さとは、等しく、Ｒａ２であり、
Ｒａ１＜Ｒａ２であり、かつ、
０．１μｍ≦Ｒａ１≦０．４μｍであり、かつ、
０．４μｍ≦Ｒａ２であることを特徴としている。

本発明のサーミスタ素子によれば、第１側面の表面粗さと第２側面の表面粗さとは、Ｒａ１であり、第３側面の表面粗さと第４側面の表面粗さとは、Ｒａ２であり、Ｒａ１＜Ｒａ２であり、かつ、０．１μｍ≦Ｒａ１≦０．４μｍであり、かつ、０．４μｍ≦Ｒａ２である。これにより、第１外部電極の第１、第２面の表面粗さと第２外部電極の第１、第２面の表面粗さとは、Ｒａ１に対応して凹凸が小さくなり、一方、第１外部電極の第３、第４面の表面粗さと第２外部電極の第３、第４面の表面粗さとは、Ｒａ２に対応して凹凸が大きくなる。

ここで、サーミスタ素子の第１外部電極を実装基板の第１ランド部に接合し、サーミスタ素子の第２外部電極を実装基板の第２ランド部に接合する。以下、第１外部電極と第１ランド部との関係について説明するが、第２外部電極と第２ランド部との関係についても同様である。

第１ランド部の表面の面積が、第１外部電極の第１、第２面の面積に比べて、大きい場合、第１外部電極の第１面または第２面を第１ランド部の表面に対向させ、第１外部電極の第３面と第４面を第１ランド部の表面に半田を介して接合する。

このとき、０．１μｍ≦Ｒａ１≦０．４μｍであるため、第１外部電極の第１、第２面は、略平坦となり、第１外部電極の第１ランド部に対向する対向面の全体が、第１ランド部の表面に近づくことができる。これにより、第１外部電極と第１ランド部（実装基板）との熱伝導性が、向上する。また、０．４μｍ≦Ｒａ２であるため、第１外部電極の第３面と第４面は、粗くなり、第１外部電極の第３面と第４面では、半田の濡れ性が、良好となる。これにより、第１外部電極の第１ランド部への実装が、良好となる。

一方、第１ランド部の表面の面積が、第１外部電極の第１、第２面の面積に比べて、小さい場合、第１外部電極の第３面または第４面を、第１ランド部の表面に対向させつつ、第１ランド部の表面に半田を介して接合する。

このとき、０．４μｍ≦Ｒａ２であるため、第１外部電極の第３面と第４面は、粗くなり、第１外部電極の第３面と第４面では、半田の濡れ性が、良好となる。これにより、第１外部電極の第１ランド部への実装が、良好となる。

したがって、実装基板の第１、第２ランド部の大きさに応じて、サーミスタ素子の第１、第２ランド部に対向する対向面を変更することで、サーミスタ素子を実装基板に良好に実装できる。

また、一実施形態のサーミスタ素子では、Ｒａ２≦０．８μｍである。

前記実施形態のサーミスタ素子によれば、Ｒａ２≦０．８μｍであるので、素体の第３、第４側面の表面粗さは、大きくなりすぎず、サーミスタ素子の外観不良を選別する際に、外観不良と判定されない。

また、一実施形態のサーミスタ素子では、前記サーミスタ素子のサイズは、ＪＩＳ規格０６０３サイズである。

前記実施形態のサーミスタ素子によれば、前記サーミスタ素子のサイズは、ＪＩＳ規格０６０３サイズである。これにより、サーミスタ素子のサイズが小さくなるが、本発明のサーミスタ素子では、第１、第２外部電極の第１、第２ランド部への実装が顕著に良好となって、ツームストン等の実装不良の問題がない。

また、一実施形態の電子部品では、
前記サーミスタ素子と、
前記サーミスタ素子の前記第１外部電極が接合される第１ランド部と、前記サーミスタ素子の前記第２外部電極が接合される第２ランド部とを有する実装基板と
を備える。

前記実施形態の電子部品によれば、実装基板に良好に実装できるサーミスタ素子を有するので、電子部品の品質が良好となる。

また、一実施形態の電子部品では、
前記第１ランド部の表面の面積が、前記第１外部電極の第１、第２面の面積に比べて、大きく、前記第２ランド部の表面の面積が、前記第２外部電極の第１、第２面の面積に比べて、大きい状態では、前記第１外部電極の第１面または第２面が前記第１ランド部の表面に対向し、前記第１外部電極の第３面と第４面が前記第１ランド部の表面に半田を介して接合されると共に、前記第２外部電極の第１面または第２面が前記第２ランド部の表面に対向し、前記第２外部電極の第３面と第４面が前記第２ランド部の表面に半田を介して接合され、
前記第１ランド部の表面の面積が、前記第１外部電極の第１、第２面の面積に比べて、小さく、前記第２ランド部の表面の面積が、前記第２外部電極の第１、第２面の面積に比べて、小さい状態では、前記第１外部電極の第３面または第４面が、前記第１ランド部の表面に対向しつつ前記第１ランド部の表面に半田を介して接合されると共に、前記第２外部電極の第３面または第４面が、前記第２ランド部の表面に対向しつつ前記第２ランド部の表面に半田を介して接合される。

前記実施形態の電子部品によれば、サーミスタ素子が実装基板に良好に実装されているので、電子部品の品質が向上する。

本発明のサーミスタ素子によれば、第１側面の表面粗さと第２側面の表面粗さとは、Ｒａ１であり、第３側面の表面粗さと第４側面の表面粗さとは、Ｒａ２であり、Ｒａ１＜Ｒａ２であり、かつ、０．１μｍ≦Ｒａ１≦０．４μｍであり、かつ、０．４μｍ≦Ｒａ２である。これにより、外部電極のランド部への実装が良好となる。

また、本発明の電子部品によれば、実装基板に良好に実装できるサーミスタ素子を有するので、電子部品の品質が良好となる。

本発明の第１実施形態のサーミスタ素子および電子部品を示す斜視図である。 サーミスタ素子の断面図である。 サーミスタ素子を標準サイズのランド部に接合した状態を示す説明図である。 サーミスタ素子を小サイズのランド部に接合した状態を示す説明図である。 本発明の第２実施形態のサーミスタ素子を示す断面図である。

以下、本発明を図示の実施の形態により詳細に説明する。

（第１の実施形態）
図１は、本発明の第１実施形態のサーミスタ素子１および電子部品を示す斜視図である。図１に示すように、電子部品は、実装基板５０と、実装基板５０に接合されるサーミスタ素子１とを有する。電子部品は、例えば、パソコン、携帯電話、プリンタ、デジカメ、プロジェクタ、ＬＥＤ、カーエレクトロニクスなどの機器に用いられる。

図２は、サーミスタ素子１の断面図である。図１と図２に示すように、サーミスタ素子１は、セラミックスから構成される素体１０と、素体１０の外面の一部を覆う第１、第２外部電極４１，４２とを有する。

素体１０は、例えば、正の抵抗温度特性を有するセラミックスからなる。セラミックスは、例えば、チタン酸バリウム系半導体セラミックスである。つまり、サーミスタ素子１は、ＰＴＣ（Positive Temperature Coefficient）サーミスタであり、キュリー温度で電気抵抗が急上昇するという特性を有する。

素体１０は、略直方体状に形成されている。素体１０は、互いに反対側に位置する第１端面１５および第２端面１６と、第１端面１５と第２端面１６との間に配置される第１側面１１から第４側面１４とを有する。第１側面１１と第２側面１２とは、互いに反対側に位置する。第３側面１３と第４側面１４とは、互いに反対側に位置する。

第１側面１１の表面粗さと第２側面１２の表面粗さとは、等しく、Ｒａ１である。第３側面１３の表面粗さと第４側面１４の表面粗さとは、等しく、Ｒａ２である。Ｒａ１とＲａ２は、算術平均粗さである。Ｒａ１＜Ｒａ２であり、かつ、０．１μｍ≦Ｒａ１≦０．４μｍであり、かつ、０．４μｍ≦Ｒａ２である。

第１、第２外部電極４１，４２は、例えば、Ａｇから構成される。第１、第２外部電極４１，４２は、例えば、スパッタリングによって、形成される。

第１外部電極４１は、素体１０の第１端面１５と、素体１０の第１側面１１から第４側面１４の第１端面１５側とを覆う。第１外部電極４１は、素体１０の第１側面１１から第４側面１４に順に対向する第１面１４１から第４面１４４を有する。第１面１４１と第２面１４２とは、互いに反対側に位置する。第３側面１３と第４側面１４とは、互いに反対側に位置する。

第１外部電極４１の第１面１４１から第４面１４４の表面粗さは、素体１０の第１側面１１から第４側面１４の表面粗さに、対応する。つまり、第１側面１１から第４側面１４の表面の粗さは、第１面１４１から第４面１４４の表面に、転写される。

第２外部電極４２は、素体１０の第２端面１６と、素体１０の第１側面１１から第４側面１４の第２端面１６側とを覆う。第２外部電極４２は、素体１０の第１側面１１から第４側面１４に順に対向する第１面１４１から第４面１４４を有する。第１面１４１と第２面１４２とは、互いに反対側に位置する。第３側面１３と第４側面１４とは、互いに反対側に位置する。

第２外部電極４２の第１面１４１から第４面１４４の表面粗さは、素体１０の第１側面１１から第４側面１４の表面粗さに、対応する。つまり、第１側面１１から第４側面１４の表面の粗さは、第１面１４１から第４面１４４の表面に、転写される。

前記実施形態のサーミスタ素子１によれば、第１側面１１の表面粗さと第２側面１２の表面粗さとは、Ｒａ１であり、第３側面１３の表面粗さと第４側面１４の表面粗さとは、Ｒａ２であり、Ｒａ１＜Ｒａ２であり、かつ、０．１μｍ≦Ｒａ１≦０．４μｍであり、かつ、０．４μｍ≦Ｒａ２である。

これにより、第１外部電極４１の第１、第２面１４１，１４２の表面粗さと第２外部電極４２の第１、第２面１４１，１４２の表面粗さとは、Ｒａ１に対応して凹凸が小さくなる。一方、第１外部電極４１の第３、第４面１４３，１４４の表面粗さと第２外部電極４２の第３、第４面１３３，１４４の表面粗さとは、Ｒａ２に対応して凹凸が大きくなる。

ここで、サーミスタ素子１の第１外部電極４１を実装基板５０の第１ランド部５１に接合し、サーミスタ素子１の第２外部電極４２を実装基板５０の第２ランド部５２に接合するときを考える。つまり、電子部品を組み立てるときを考える。以下、第１外部電極４１と第１ランド部５１との関係について説明する。なお、第２外部電極４２と第２ランド部５２との関係について同様であるため、説明を省略する。

図３に示すように、第１ランド部５１の表面の面積が、第１外部電極４１の第１、第２面１４１，１４２の面積に比べて、大きい場合、つまり、第１外部電極４１における素体１０の第１端面１５と対向する面に直交する方向からみて、第１ランド部５１の幅Ｓが、第１外部電極４１の第１、第２面１４１，１４２の幅Ｗ１に比べて、大きい場合、第１外部電極４１の第２面１４２を第１ランド部５１の表面に対向させ、第１外部電極４１の第３面１４３と第４面１４４を第１ランド部５１の表面に半田６０を介して接合する。つまり、第１外部電極４１の第２面１４２が、サーミスタ素子１の第１ランド部５１への対向面となる。

このとき、０．１μｍ≦Ｒａ１≦０．４μｍであるため、第１外部電極４１の第１、第２面１４１，１４２は、略平坦となり、第１外部電極４１の第１ランド部５１に対向する第２面１４２の全体が、第１ランド部５１の表面に近づくことができる。これにより、第１外部電極４１と第１ランド部５１（実装基板５０）との熱伝導性が、向上する。これに対して、Ｒａ１が０．４μｍよりも大きいと、第２面１４２の凹凸が大きくなり、第２面１４２の一部（凹部）は、第１ランド部５１の表面から遠くなる。この結果、第１外部電極４１と第１ランド部５１との熱伝導性が、低下する。

また、実装基板５０からの熱伝導性が良くなるので、サーミスタ素子１を過熱検知素子としたとき、過熱検知素子の温度に対するレスポンスが良くなる。また、実装基板５０への熱放散性が良くなるので、サーミスタ素子１を過電流保護素子としたとき、過電流保護素子に多くの電流を流すことができ、過電流保護素子の耐電圧レベルが向上する。

また、第１外部電極４１の上面となる第１面１４１が略平坦になることで、結露時に、第１面１４１に水分が残留することを抑制し、ＡｇやＳｎマイグレーションの危険性が低下する。

また、Ｒａ１の下限値を０．１μｍとしているため、サーミスタ素子１の実装基板５０への実装不良（ツームストン）の影響を抑制できる。これに対して、Ｒａ１が０．１μｍよりも小さいと、サーミスタ素子１の実装不良が発生するおそれがある。この原因として、第１外部電極４１の第２面１４２と第１ランド部５１の表面との間に存在する半田６０により、第１外部電極４１に、浮力が働き反発力が発生して、サーミスタ素子１にツームストンが発生すると考えられる。

一方、０．４μｍ≦Ｒａ２であるため、第１外部電極４１の第３、第４面１４３，１４４は、粗くなり、第１外部電極４１の第３、第４面１４３，１４４では、半田６０の濡れ性が、良好となる。これにより、第３、第４面１４３，１４４と第１ランド部５１の表面とが、半田６０により、強固に接合され、第１外部電極４１の第１ランド部５１への実装が、良好となる。これに対して、Ｒａ２が０．４μｍよりも小さいと、第３、第４面１４３，１４４の凹凸が小さくなり、第３、第４面１４３，１４４の半田６０の濡れ性が低下して、この結果、第１外部電極４１の第１ランド部５１への実装が不良となる。

また、第１外部電極４１の第３、第４面１４３，１４４の半田６０の濡れ性が良好となるので、第３、第４面１４３，１４４に対する半田６０の接触面積が増加して、サーミスタ素子１から実装基板５０への熱放散性が良くなる。これにより、サーミスタ素子１を過電流保護素子としたとき、過電流保護素子に多くの電流を流すことができ、過電流保護素子の耐電圧レベルが向上する。

なお、第１外部電極４１の第２面１４２を第１ランド部５１の表面に対向させたが、第１面１４１と第２面１４２とが、同じ表面粗さを有するため、第１外部電極４１の第１面１４１を第１ランド部５１の表面に対向させるようにしてもよい。このように、本発明では、第１面１４１と第２面１４２とが逆になっても問題とならない構造としており、余計な整列作業を必要としていない。

一方、図４に示すように、第１ランド部５１の表面の面積が、第１外部電極４１の第１、第２面１４２の面積に比べて、小さい場合、つまり、第１外部電極４１における素体１０の第１端面１５と対向する面に直交する方向からみて、第１ランド部５１の幅Ｓが、第１外部電極４１の第１、第２面１４１，１４２の幅Ｗ１に比べて、小さい場合、第１外部電極４１の第３面１４３を、第１ランド部５１の表面に対向させ、第１ランド部５１の表面に半田６０を介して接合する。つまり、第１外部電極４１の第３面１４３が、サーミスタ素子１の第１ランド部５１への対向面となる。

なお、第２面１４２を第１ランド部５１へ対向させると、第１ランド部５１の表面が、第２面１４２に覆われることになり、第１ランド部５１の表面には、第３、第４面１４３，１４４を接合する領域が存在しない。このため、第１外部電極４１を第１ランド部５１に接合することができない。また、第３、第４面１４３，１４４の幅Ｗ２が、第１ランド部５１の幅Ｓに比べて、大きくても小さくても、第３面１４３を第１ランド部５１に半田６０を介して接合することができる。

このとき、０．４μｍ≦Ｒａ２であるため、第１外部電極４１の第３、第４面１４３，１４４は、粗くなり、第１外部電極４１の第３、第４面１４３，１４４では、半田６０の濡れ性が、良好となる。これにより、第３面１４３と第１ランド部５１の表面とが、半田６０により、強固に接合され、第１外部電極４１の第１ランド部５１への実装が、良好となる。これに対して、Ｒａ２が０．４μｍよりも小さいと、第３面１４３の凹凸が小さくなり、第３面１４３の半田６０の濡れ性が低下して、この結果、第１外部電極４１の第１ランド部５１への実装が不良となる。

なお、第１外部電極４１の第３面１４３を第１ランド部５１の表面に対向させたが、第３面１４３と第４面１４４とが、同じ表面粗さを有するため、第１外部電極４１の第４面１４４を第１ランド部５１の表面に対向させるようにしてもよい。このように、本発明では、第３面１４３と第４面１４４とが逆になっても問題とならない構造としており、余計な整列作業を必要としていない。

したがって、実装基板５０の第１、第２ランド部５１，５２の大きさに応じて、サーミスタ素子１の第１、第２ランド部５１，５２に対向する対向面を変更することで、サーミスタ素子１を実装基板５０に良好に実装できる。

第１、第２ランド部５１，５２の標準サイズは、おおよそ、第１、第２外部電極４１，４２の外面１４１〜１４４よりも、大きい。このため、図３に示すように、第１外部電極４１の第２面１４２を、サーミスタ素子１の第１ランド部５１に対向させるように、サーミスタ素子１を実装基板５０に実装する。ところが、近年、スマートフォンなど電子機器の小型化が進んでいる。このような電子機器において、電子部品を実装基板に密に搭載する必要があるため、ランド部のサイズを小さくしている。このように、ランド部のサイズが小さいと、図４に示すように、第１外部電極４１の第３面１４３を、サーミスタ素子１の第１ランド部５１に対向させるように、サーミスタ素子１を実装基板５０に実装する。したがって、第１、第２ランド部５１，５２の大きさに関わらず、サーミスタ素子１を実装基板５０に良好に実装できる。

好ましくは、Ｒａ２≦２．０μｍであり、さらに好ましくは、Ｒａ２≦０．８μｍである。これにより、素体１０の第３、第４側面１３，１４の表面粗さは、大きくなりすぎず、サーミスタ素子１の外観不良を選別する際に、外観不良と判定されない。

好ましくは、サーミスタ素子１のサイズは、ＪＩＳ規格０６０３サイズである。ここで、ＪＩＳ規格０６０３サイズとは、長さ（０．６±０．０３）ｍｍ×幅（０．３±０．０３）ｍｍであり、例えば、長さ０．６ｍｍ×幅０．３ｍｍ×厚み０．３ｍｍである。これにより、サーミスタ素子１のサイズが小さくなるが、本発明のサーミスタ素子１では、第１、第２外部電極４１，４２の第１、第２ランド部５１，５２への実装が顕著に良好となって、ツームストン等の実装不良の問題がない。

上述のように組み立てられた電子部品では、図３に示すように、第１ランド部５１の表面の面積が、第１外部電極４１の第１、第２面１４１，１４２の面積に比べて、大きく、第２ランド部５２の表面の面積が、第２外部電極４２の第１、第２面１４１，１４２の面積に比べて、大きい状態では、第１外部電極４１の第１面１４１または第２面１４２が第１ランド部５１の表面に対向し、第１外部電極４１の第３面１４３と第４面１４４が第１ランド部５１の表面に半田６０を介して接合されると共に、第２外部電極４２の第１面１４１または第２面１４２が第２ランド部５２の表面に対向し、第２外部電極４２の第３面１４３と第４面１４４が第２ランド部５２の表面に半田６０を介して接合される。

一方、図４に示すように、第１ランド部５１の表面の面積が、第１外部電極４１の第１、第２面１４１，１４２の面積に比べて、小さく、第２ランド部５２の表面の面積が、第２外部電極４２の第１、第２面１４１，１４２の面積に比べて、小さい状態では、第１外部電極４１の第３面１４３または第４面１４４が、第１ランド部５１の表面に対向しつつ第１ランド部５１の表面に半田６０を介して接合されると共に、第２外部電極４２の第３面１４３または第４面１４４が、第２ランド部５２の表面に対向しつつ第２ランド部５２の表面に半田６０を介して接合される。

したがって、上述の電子部品では、サーミスタ素子１が実装基板５０に良好に実装されているので、電子部品の品質が向上する。

（実施例１）
次に、サーミスタ素子１の実施例１について説明する。

サーミスタ素子１として、ＪＩＳ規格０６０３サイズ（０．６ｍｍ×０．３ｍｍ×０．３ｍｍ）のチップ型ＰＴＣサーミスタを準備した。チップ型ＰＴＣサーミスタは、ＢａＴｉＯ_３を主成分としたセラミックスＰＴＣサーミスタで、キュリー温度は、１００℃であり、室温抵抗値（２５℃）は、２．２ｋΩ（比抵抗は３４Ω・ｃｍ）である。

第１、第２外部電極４１，４２の寸法は、０．１５ｍｍである。第１、第２外部電極４１，４２は、素体１０の表面に、Ｎｉ／Ｓｎめっき（表層はＳｎ１００％，非光沢めっき，めっき厚：３μｍ）を施すことにより、形成した。素体１０には、特に前処理（スチームエージングなど）を実施していない。

複数のサーミスタ素子１において、素体１０の第３、第４側面１３，１４の表面粗さＲａ２を０．２μｍに固定し、素体１０の第１、第２側面１１，１２の表面粗さＲａ１を、バレル研磨やサンドブラストにより、変化させた。Ｒａ１を変えたサーミスタ素子１のサンプルを各１０，０００個準備し、マウンターでの基板搭載の実験を実施した。つまり、図１と図３に示すように、第１、第２外部電極４１，４２の第２面１４２を、第１、第２ランド部５１，５２に対向させて、第１、第２外部電極４１，４２の第３、第４面１４３，１４４を、第１、第２ランド部５１，５２に半田６０により接合した。

このマウンター搭載実験の結果を表１に示す。表１では、Ｒａ１を変化させたときの不具合発生の個数を示す。

表１に示すように、実装不良が５個以下（認識成功率：９９．９５％以上）を合格とした場合、Ｒａ１が０．１μｍ以上であるときに、実装が合格となる。表１では、合格となったものを「ＯＫ」と示している。

次に、Ｒａ１を０．１μｍ〜０．８μｍで変化させ、Ｒａ２を０．１μｍ〜０．８μｍで変化させた素子を準備した。これらの素子をリフロー実装し、実装評価後の素子強度を確認した。なお、この時に実装評価で使用したランド部の寸法は、０．３ｍｍ×０．３ｍｍである。半田ペーストは、千住金属製Ｍ７０５−ＧＲＮ３６０−Ｋ２−Ｖを用い、半田の塗布厚は、８０μｍとした。

この強度の試験結果を表２に示す。表２では、各条件で測定数を５０個とし、各条件で強度［Ｎ］の最小値を示す。

表２に示すように、強度の目標値を２．０Ｎ以上とした場合、以下の条件が必要であることが分かった。表２では、強度の目標値をクリアしたものを「ＯＫ」と示している。条件としては、Ｒａ１＜Ｒａ２であり、かつ、Ｒａ１は、０．１μｍ〜０．４μｍであり、かつ、Ｒａ２は、０．４μｍ〜０．８μｍである。

したがって、表１と表２に示すように、以下の条件を満たすことで、実装不良が無く、かつ、実装強度の高いチップ型ＰＴＣサーミスタを得ることができる。条件としては、Ｒａ１＜Ｒａ２であり、かつ、Ｒａ１は、０．１μｍ〜０．４μｍであり、かつ、Ｒａ２は、０．４μｍ〜０．８μｍである。

（実施例２）
次に、サーミスタ素子１の実施例２について説明する。

サーミスタ素子１として、ＪＩＳ規格０６０３サイズ（０．６ｍｍ×０．３ｍｍ×０．３ｍｍ）のチップ型ＰＴＣサーミスタを準備した。チップ型ＰＴＣサーミスタは、ＢａＴｉＯ_３を主成分としたセラミックスＰＴＣサーミスタで、キュリー温度は、１２０℃であり、室温抵抗値（２５℃）は、４７０Ω（比抵抗は７．７Ω・ｃｍ）である。

第１、第２外部電極４１，４２の寸法は、０．１５ｍｍである。第１、第２外部電極４１，４２は、素体１０の表面に、Ｎｉ／Ｓｎめっき（表層はＳｎ１００％，非光沢めっき，めっき厚：３μｍ）を施すことにより、形成した。素体１０には、特に前処理（スチームエージングなど）を実施していない。

そして、Ｒａ１を０．１μｍ〜０．８μｍで変化させ、Ｒａ２を０．１μｍ〜０．８μｍで変化させた素子を準備した。これらの素子をリフロー実装し、実装評価後の耐電圧を確認した。つまり、図１と図３に示すように、第１、第２外部電極４１，４２の第２面１４２を、第１、第２ランド部５１，５２に対向させて、第１、第２外部電極４１，４２の第３、第４面１４３，１４４を、第１、第２ランド部５１，５２に半田６０により接合した。なお、この時に実装評価で使用したランド部の寸法は、０．３ｍｍ×０．３ｍｍである。半田ペーストは、千住金属製Ｍ７０５−ＧＲＮ３６０−Ｋ２−Ｖを用い、半田の塗布厚は、８０μｍとした。

この耐電圧の試験結果を表３に示す。表３では、各条件で測定数を５０個とし、各条件で製品が耐えた電圧［Ｖ］の最小値を示す。

表３に示すように、耐電圧の目標値を３２Ｖ以上とした場合、以下の条件が必要であることが分かった。表３では、耐電圧の目標値をクリアしたものを「ＯＫ」と示している。条件としては、Ｒａ１＜Ｒａ２であり、かつ、Ｒａ１は、０．１μｍ〜０．４μｍであり、かつ、Ｒａ２は、０．４μｍ〜０．８μｍである。

（第２の実施形態）
図５は、本発明の第２実施形態のサーミスタ素子を示す断面図である。第２実施形態は、前記第１実施形態とは、内部電極の構成のみが相違する。この相違する構成のみを以下に説明する。なお、第２実施形態において、第１実施形態と同一の符号は、第１実施形態と同じ構成であるため、その説明を省略する。

図５に示すように、サーミスタ素子１Ａは、素体１０内に設けられ素体１０の外面から端部２１ａ，２２ａが露出する内部電極２１，２２を有する。外部電極４１，４２は、内部電極２１，２２の端部２１ａ，２２ａに電気的に接続される。

前記内部電極２１，２２は、略平板状に形成されている。内部電極２１，２２は、例えば、Ｎｉ、Ｃｕ、Ｆｅ、Ｃｏ、Ｗ、Ｔａ、Ｔｉ、Ｍｏのうちの少なくとも一つの元素を含んでいる。

前記複数の内部電極２１，２２は、互いに間隔をあけて、略平行に配列されている。隣り合う２つの内部電極２１，２２において、第１内部電極２１の端部２１ａは、素体１０の第１端面１５から露出し、第２内部電極２２の端部２２ａは、素体１０の第２端面１６から露出している。

前記第１外部電極４１は、第１内部電極２１の端部２１ａに接触して電気的に接続される。前記第２外部電極４２は、第２内部電極２２の端部２２ａに接触して電気的に接続される。

前記素体１０の第１、第２側面１１，１２は、複数の内部電極２１，２２の積層方向に位置する。前記第１実施形態と同じように、第１側面１１の表面粗さと第２側面１２の表面粗さとは、Ｒａ１であり、第３側面１３の表面粗さと第４側面１４の表面粗さとは、Ｒａ２であり、Ｒａ１＜Ｒａ２であり、かつ、０．１μｍ≦Ｒａ１≦０．４μｍであり、かつ、０．４μｍ≦Ｒａ２である。したがって、第２実施形態のサーミスタ素子１Ａでは、第１実施形態と同じように、外部電極４１，４２のランド部への実装が良好となる。

なお、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲で設計変更可能である。

前期実施形態では、サーミスタ素子は、ＰＴＣ（Positive Temperature Coefficient）サーミスタとしたが、負の抵抗温度特性を有するセラミックスからなるＮＴＣ（Negative Temperature Coefficient）サーミスタとしてもよい。このとき、サーミスタ素子は、内部電極を含んでいてもよく、または、内部電極を含んでいなくてもよい。

１，１Ａ サーミスタ素子
１０ 素体
１１ 第１側面
１２ 第２側面
１３ 第３側面
１４ 第４側面
１５ 第１端面
１６ 第２端面
１７ 周面
２１ 第１内部電極
２１ａ 端部
２２ 第２内部電極
２２ａ 端部
４１ 第１外部電極
４２ 第２外部電極
５０ 実装基板
５１ 第１ランド部
５２ 第２ランド部
６０ 半田
１４１ 第１面
１４２ 第２面
１４３ 第３面
１４４ 第４面
Ｓ 第１、第２ランド部の幅
Ｗ１ 第１、第２面の幅
Ｗ２ 第３、第４面の幅

Claims (5)

1. 互いに反対側に位置する第１端面および第２端面と、前記第１端面と前記第２端面との間に配置される第１側面から第４側面とを有すると共に、セラミックスから構成される素体と、
   前記素体の前記第１端面と、前記素体の前記第１側面から前記第４側面の前記第１端面側とを覆うと共に、前記素体の前記第１側面から前記第４側面に対向する第１面から第４面を有する第１外部電極と、
   前記素体の前記第２端面と、前記素体の前記第１側面から前記第４側面の前記第２端面側とを覆うと共に、前記素体の前記第１側面から前記第４側面に対向する第１面から第４面を有する第２外部電極と
   を備え、
   前記第１側面と前記第２側面とは、互いに反対側に位置し、前記第１側面の表面粗さと前記第２側面の表面粗さとは、等しく、Ｒａ１であり、
   前記第３側面と前記第４側面とは、互いに反対側に位置し、前記第３側面の表面粗さと前記第４側面の表面粗さとは、等しく、Ｒａ２であり、
   Ｒａ１＜Ｒａ２であり、かつ、
   ０．１μｍ≦Ｒａ１≦０．４μｍであり、かつ、
   ０．４μｍ≦Ｒａ２であることを特徴とするサーミスタ素子。
2. 請求項１に記載のサーミスタ素子において、
   Ｒａ２≦０．８μｍであることを特徴とするサーミスタ素子。
3. 請求項１または２に記載のサーミスタ素子において、
   前記サーミスタ素子のサイズは、ＪＩＳ規格０６０３サイズであることを特徴とするサーミスタ素子。
4. 請求項１から３の何れか一つに記載のサーミスタ素子と、
   前記サーミスタ素子の前記第１外部電極が接合される第１ランド部と、前記サーミスタ素子の前記第２外部電極が接合される第２ランド部とを有する実装基板と
   を備えることを特徴とする電子部品。
5. 請求項４に記載の電子部品において、
   前記第１ランド部の表面の面積が、前記第１外部電極の第１、第２面の面積に比べて、大きく、前記第２ランド部の表面の面積が、前記第２外部電極の第１、第２面の面積に比べて、大きい状態では、前記第１外部電極の第１面または第２面が前記第１ランド部の表面に対向し、前記第１外部電極の第３面と第４面が前記第１ランド部の表面に半田を介して接合されると共に、前記第２外部電極の第１面または第２面が前記第２ランド部の表面に対向し、前記第２外部電極の第３面と第４面が前記第２ランド部の表面に半田を介して接合され、
   前記第１ランド部の表面の面積が、前記第１外部電極の第１、第２面の面積に比べて、小さく、前記第２ランド部の表面の面積が、前記第２外部電極の第１、第２面の面積に比べて、小さい状態では、前記第１外部電極の第３面または第４面が、前記第１ランド部の表面に対向しつつ前記第１ランド部の表面に半田を介して接合されると共に、前記第２外部電極の第３面または第４面が、前記第２ランド部の表面に対向しつつ前記第２ランド部の表面に半田を介して接合されることを特徴とする電子部品。

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