KR20190121150A

KR20190121150A - 적층 세라믹 전자부품 및 그 제조방법

Info

Publication number: KR20190121150A
Application number: KR1020180095498A
Authority: KR
Inventors: 차경진; 김정렬; 이경렬; 오영준; 강효민; 김준오
Original assignee: 삼성전기주식회사
Priority date: 2018-08-16
Filing date: 2018-08-16
Publication date: 2019-10-25
Also published as: CN110838406B; US20200058442A1; US11152153B2; CN110838406A; KR102217288B1

Abstract

본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품의 제조 방법은
세라믹 그린시트를 마련하는 단계; 표면에 Cu를 포함하는 코팅층이 형성된 Ni 분말을 포함하는 내부 전극용 페이스트를 상기 세라믹 그린시트 상에 도포하여 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부 전극을 포함하는 바디를 형성하는 단계;를 포함하며, 상기 Ni 분말 대비 상기 Cu 함량은 0.2 wt% 이상이다.

Description

적층 세라믹 전자부품 및 그 제조방법{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.

일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 바디, 바디 내부에 형성된 내부 전극 및 상기 내부 전극과 접속되도록 바디 표면에 설치된 외부전극을 구비한다.

적층 세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부전극을 포함한다.

적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.

최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 초고용량화가 요구되고 있다.

특히, 적층 세라믹 커패시터의 고용량화 및 소형화에 따라 단위 부피당 정전 용량을 극대화 시키는 기술이 필요하다.

따라서, 내부 전극의 경우 면적은 최대로 구현하면서 부피를 최소화하여 적층수 증가를 통한 고용량을 구현하여야 한다.

그러나, 내부 전극이 박층화 될수록 전해 크랙이 발생하여 내습 신뢰성이 열위해지는 문제점이 있으며, 이러한 크랙의 주요 원인은 내부 전극과 유전체층 간의 박리(delamination)이다.

따라서, 고용량 적층 세라믹 커패시터를 구현하기 위해, 전해 크랙의 발생을 억제하여 내습 신뢰성이 우수한 소형, 고용량 적층 세라믹 커패시터를 구현할 수 있는 방법이 요구된다.

또한, 소형, 고용량 적층 세라믹 커패시터를 구현하기 위해서는 소결성 열화 없이 내습 신뢰성을 향상시키는 것이 중요하다.

본 발명의 목적 중 하나는 소결성 열화 없이 전해 크랙의 발생을 억제하여 내습 신뢰성이 우수한 소형, 고용량 적층 세라믹 커패시터를 구현할 수 있는 적층 세라믹 전자부품의 제조방법을 제공하기 위함이다.

본 발명의 일 실시예에 따르면, 세라믹 그린시트를 마련하는 단계; 표면에 Cu를 포함하는 코팅층이 형성된 Ni 분말을 포함하는 내부 전극용 페이스트를 상기 세라믹 그린시트 상에 도포하여 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부 전극을 포함하는 바디를 형성하는 단계;를 포함하며, 상기 Ni 분말 대비 상기 Cu 함량은 0.2 wt% 이상인 적층 세라믹 전자부품의 제조 방법을 제공한다.

또한, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조 방법에 의해 제조된 적층 세라믹 전자부품으로서, 유전체층 및 내부전극을 포함하는 세라믹 바디; 및 상기 세라믹 바디에 배치되는 외부 전극;을 포함하고, 상기 내부 전극은 Ni 및 Cu를 포함하는 적층 세라믹 전자부품을 제공한다.

본 발명에 따르면 표면에 Cu를 포함하는 코팅층이 형성된 Ni 분말을 포함하는 내부 전극용 페이스트를 이용함으로써 소결성 열화 없이 전해 크랙의 발생을 억제하여 내습 신뢰성을 향상시킬 수 있는 효과가 있다.

도 1은 수분 침투에 따른 내부 전극과 유전체층의 박리(delamination) 과정을 나타낸 모식도이다.
도 2는 Ni 분말 대비 코팅층에 포함된 Cu 함량의 변화에 따른 열수축 거동을 비교한 그래프이다. 도 2에서 비교예 1은 Cu가 포함되지 않은 Ni 분말이며, 발명예 1은 코팅층에 포함된 Cu 함량이 0.2 wt%인 Ni 분말이고, 발명예 2는 코팅층에 포함된 Cu 함량이 1.5 wt%인 Ni 분말이다.
도 3의 (a)는 도 2의 비교예 1에 의해 형성된 내부 전극을 촬영한 사진이고, 도 3의 (b)는 도 2의 발명예 1에 의해 형성된 내부 전극을 촬영한 사진이다.
도 4는 도 2의 비교예 1 및 발명예 1에 대한 인계 전압에 따른 크랙 누적 발생율을 나타낸 그래프이다.
도 5의 (a)는 도금액 침식 평가 후 도 2의 비교예 1에 의해 형성된 내부 전극을 촬영한 사진이고, 도 3의 (b)는 도금액 침식 평가 후 도 2의 발명예 1에 의해 형성된 내부 전극을 촬영한 사진이다.
도 6은 내부 전극 패턴이 형성된 세라믹 그린시트를 개략적으로 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조 방법에 의해 제조된 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.
도 8은 도 7의 I-I`선을 따른 단면을 나타낸 도면이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.

도 1은 수분 침투에 따른 내부 전극과 유전체층의 박리(delamination) 과정을 나타낸 모식도이다.

도 2는 Ni 분말 대비 코팅층에 포함된 Cu 함량의 변화에 따른 열수축 거동을 비교한 그래프이다. 도 2에서 비교예 1은 Cu가 포함되지 않은 Ni 분말이며, 발명예 1은 코팅층에 포함된 Cu 함량이 0.2 wt%인 Ni 분말이고, 발명예 2는 코팅층에 포함된 Cu 함량이 1.5 wt%인 Ni 분말이다.

도 3의 (a)는 도 2의 비교예 1에 의해 형성된 내부 전극을 촬영한 사진이고, 도 3의 (b)는 도 2의 발명예 1에 의해 형성된 내부 전극을 촬영한 사진이다.

도 4는 도 2의 비교예 1 및 발명예 1에 대한 인계 전압에 따른 크랙 누적 발생율을 나타낸 그래프이다.

도 5의 (a)는 도금액 침식 평가 후 도 2의 비교예 1에 의해 형성된 내부 전극을 촬영한 사진이고, 도 3의 (b)는 도금액 침식 평가 후 도 2의 발명예 1에 의해 형성된 내부 전극을 촬영한 사진이다.

도 6은 내부 전극 패턴이 형성된 세라믹 그린시트를 개략적으로 나타낸 도면이다.

도 7은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조 방법에 의해 제조된 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.

도 8은 도 7의 I-I`선을 따른 단면을 나타낸 도면이다.

이하, 도 1 내지 도 8을 참조하여, 본 발명의 일 측면에 따른 적층 세라믹 전자부품의 제조방법 및 그에 따라 제조된 적층 세라믹 전자부품에 대하여 상세히 설명한다.

적층 세라믹 전자부품의 제조방법

본 발명의 일 측면에 따른 적층 세라믹 전자부품의 제조방법은 세라믹 그린시트를 마련하는 단계; 표면에 Cu를 포함하는 코팅층이 형성된 Ni 분말을 포함하는 내부 전극용 페이스트를 상기 세라믹 그린시트 상에 도포하여 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부 전극을 포함하는 바디를 형성하는 단계;를 포함하며, 상기 Ni 분말 대비 상기 Cu 함량은 0.2 wt% 이상이다.

세라믹 그린시트를 마련하는 단계

세라믹 분말을 포함하는 세라믹 그린시트를 마련한다.

상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 5에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.

상기 세라믹 그린시트의 두께는 0.6 ㎛ 이하일 수 있으며, 이로 인하여 소성 후 유전체층의 두께는 0.4 ㎛ 이하일 수 있다.

본 발명의 일 실시예에 따르면 유전체층 및 내부 전극이 매우 얇은 경우에도 효과적으로 전극 끊김 및 뭉침의 증가를 억제할 수 있기 때문에 0.4 ㎛ 이하의 두께를 가지는 유전체층을 형성할 수 있다.

내부 전극 패턴을 형성하는 단계

표면에 Cu를 포함하는 코팅층이 형성된 Ni 분말을 포함하는 내부 전극용 페이스트를 상기 세라믹 그린시트 상에 도포하여 내부 전극 패턴을 형성한다. 상기 Ni 분말 대비 상기 Cu 함량은 0.2 wt% 이상이다.

상기 내부 전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.

내부 전극과 유전체층 간의 박리(delamination)가 발생하는 과정은 도 1을 참조하면, (a) 외부 전극 등을 통하여 수분이 침투하는 과정, (b) 내부 전극(121)과 유전체층(111)의 계면에서는 [NiO + H2O → Ni(OH)2]의 반응이 일어나고, 내부 전극(121)의 표면에서는 [2H2O(l) + 2e- → H2(g) + 2OH-(aq)]의 반응이 일어나는 과정, (c) 내부 전극(121)과 유전체층(111)의 계면에서는 [Ni(OH)2 + 2e- + OH- → Ni+ + 3OH-]의 반응이 일어나고, 내부 전극(121)의 표면에서는 [2H2O(l) + 2e- → H2(g) + 2OH-(aq)]의 반응이 일어나는 과정을 거치게 되며, (b) 및 (c) 과정에서 발생한 H2가 내부 전극과 유전체층의 결합력을 약화시켜 박리(D)가 발생한다. 이때, 도 1은 도 8의 'A'에 해당하는 부분에 대한 확대도일 수 있다.

본 발명의 일 실시예에 따른 표면에 Cu를 포함하는 코팅층이 형성된 Ni 분말은 Cu가 Ni의 전자 이동성을 떨어뜨리는 역할을 할 수 있으며, 이에 따라 크랙의 주요 원인인 내부 전극과 유전체층 간의 박리(delamination) 현상을 억제할 수 있다. 따라서, 도금 내식성, 전해박리 특성 및 내습 신뢰성을 향상시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 표면에 Cu를 포함하는 코팅층이 형성된 Ni 분말은 소결성 열화 없이 도금 내식성, 전해박리 특성 및 내습 신뢰성을 향상시킬 수 있다.

따라서, 본 발명의 일 실시예에 따를 경우 내습 신뢰성이 우수한 소형, 고용량 적층 세라믹 커패시터의 구현이 가능하다.

도 2를 참조하면, Cu를 첨가하더라도 열수축 거동이 거의 변화하지 않고, 오히려 Cu가 포함되지 않은 비교예 1 보다 수축 개시 온도가 약간 상승하여 소결성 열화가 없음을 확인할 수 있다.

도 3을 참조하면, Cu가 포함되지 않은 비교예 1 보다 발명예 1의 전극 연결성이 우수한 것을 확인할 수 있다.

도 4를 참조하면, 비교예 1의 경우 인계 전압 5V에서 크랙이 발생하기 시작하나, 발명예 1의 경우 인계 전압 7V에서 크랙이 발생하기 시작하는 것을 확인할 수 있다. 또한, 인계 전압 9V 에서 크랙 누적 발생율이 현저하게 차이나는 것을 확인할 수 있다.

도 5를 참조하면, 발명예 1이 도금액 침식이 현저히 적은 것을 확인할 수 있다.

한편, 상기 코팅층은 Sn을 더 포함할 수 있다. 또한, 상기 Ni 분말은 Sn을 합금 형태로 더 포함할 수 있다.

Sn을 포함하는 코팅층이 형성된 Ni 분말은 분산성과 무관하게 Ni 분말 간의 접촉을 막아 소결을 지연시킬 수 있으며, Sn을 합금형태로 포함하는 Ni 분말도 분상성과 무관하게 소결을 지연시킬 수 있다.

또한, Sn을 포함함으로써 가소 시 Ni 분말의 탈수소화 촉매 역할로 인한 악성 잔탄(결정화된 carbon)의 생성을 억제할 수 있다.

또한, Sn은 Ni 분말에 고용은 잘 되지 않으나 Ni 분말과의 젖음성은 좋고, 융점이 낮기 때문에 소성 과정에서 내부 전극의 Ni 결정립의 표면에 농화되어 Ni 및 Sn을 포함하는 복합층을 형성함으로써 결정립의 성장을 억제할 수 있다.

상기 코팅층은 W, Mo, Cr 및 Co 중 1 이상을 더 포함할 수 있다. 또한, 상기 Ni 분말은 W, Mo, Cr 및 Co 중 1 이상을 합금 형태로 더 포함할 수 있다.

고융점 메탈(metal)인 W, Mo, Cr 및 Co 중 1 이상을 첨가 시, 소결 초기단계의 니켈 소결을 지연시킬 뿐 아니라 이후 높은 온도에도 동일하게 작용하여 효과적으로 전극의 열화를 막고, 소성 후에는 유전체 층으로 빠져나가지 않고 내부 전극에 존재하여 유전체의 특성 변화를 초래하지 않을 수 있다.

나아가, Ni 분말의 표면에 형성된 Cu을 포함하는 코팅층은 Ag, Pd, Pt, Rh, Ir 및 Ru 중 1 이상을 추가로 포함할 수 있다. 또한, Ni 분말은 Cu, Ag, Pd, Pt, Rh, Ir 및 Ru 중 1 이상을 합금형태로 추가로 포함할 수 있다.

또한, 상기 내부 전극용 페이스트는 상기 Ni 분말 함량 대비 300 ppm 이하(0은 제외)의 S를 추가로 포함할 수 있다.

상기 코팅층은 원자층 증착 공법에 의해 형성된 것일 수 있다.

원자층 증착(Atomic Layer Deposition, ALD) 공법은 반도체공정 중 기판 표면에 박막이나 보호막을 증착시키는 기술로 화학적으로 박막을 입히는 기존 증착 기술과 달리 원자층을 한 층씩 쌓아 박막을 성장시키는 기술이다. 원자층 증착 공법은 단차 피복(Step-coverage)이 우수하며 박막 두께조절이 용이하고, 균일한 박막을 형성할 수 있는 장점이 있다.

Ni 분말의 표면에 형성된 Cu를 포함하는 코팅층을 원자층 증착 공법에 의해 형성함으로써 치밀하고 균일한 Cu 코팅층을 형성할 수 있다.

상기 내부 전극 패턴의 두께는 0.5 ㎛ 이하일 수 있으며, 이로 인하여 소성 후 내부 전극의 두께는 0.4 ㎛ 이하일 수 있다. 본 발명의 일 실시예에 따르면 유전체층 및 내부 전극이 매우 얇은 경우에도 효과적으로 전극 끊김 및 뭉침의 증가를 억제할 수 있기 때문에 0.4 ㎛ 이하의 두께를 가지는 내부 전극을 형성할 수 있다.

세라믹 적층체를 형성하는 단계

내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성한다.

이때, 세라믹 적층체를 적층 방향으로부터 가압하여, 압착시킬 수 있다.

다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다.

이때, 내부 전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다. 이에 따라, 도 6에 도시된 바와 같이, 세라믹 그린시트(S) 상에 소성 후 제1 내부 전극(121)이 되는 내부 전극 패턴(P1)이 형성된 세라믹 그린시트(a)와 세라믹 그린시트(S) 상에 소성 후 제2 내부 전극(122)이 되는 내부 전극 패턴(P2)이 형성된 세라믹 그린시트(b)가 번갈아 적층된 형태를 가질 수 있다.

바디를 형성하는 단계

세라믹 적층체를 소성하여 유전체층 및 내부 전극을 포함하는 바디를 형성한다.

상기 소성 공정은 환원 분위기에서 수행될 수 있다. 또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 상기 승온 속도는 700℃ 이하에서 30℃/60s 내지 50℃/60s일 수 있다.

다음으로, 바디의 측면을 덮으며, 바디의 측면으로 노출된 내부 전극과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이후, 외부 전극의 표면에 니켈, 주석 등의 도금층을 형성할 수 있다.

바디의 사이즈는 특별히 한정할 필요는 없다.

다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402(0.4mm×0.2mm) 사이즈 이하의 적층 세라믹 전자부품에서 본 발명에 따른 전극 끊김 및 뭉침의 증가를 억제하는 효과가 보다 현저해질 수 있다. 따라서, 바디의 길이는 0.4 mm 이하일 수 있으며, 두께는 0.2 mm 이하일 수 있다.

적층 세라믹 전자부품

상술한 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조 방법에 의해 제조된 적층 세라믹 전자부품(100)은 유전체층(111) 및 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디(110)에 배치되는 외부 전극(131, 132);을 포함하고, 상기 내부 전극(121, 122)은 Ni 및 Cu를 포함한다.

바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.

바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.

바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO₃) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO₃) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.

바디(110)의 상부 및 하부, 즉 두께 방향(Z 방향) 양 단부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버층(112)을 포함할 수 있다. 커버층(112)은 외부 충격에 대해 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다.

커버층(112)의 두께는 특별히 한정할 필요는 없다. 다만, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버층(112)의 두께는 20㎛ 이하일 수 있다.

유전체층(111)의 두께는 특별히 한정할 필요는 없다.

다만, 본 발명에 따르면 소결성 열화 없이 도금 내식성, 전해박리 특성 및 내습 신뢰성을 향상시킬 수 있으므로, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 유전체층(111)의 두께는 0.4㎛ 이하일 수 있다.

상기 유전체층(111)의 두께는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.

상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

상기 등간격인 30개의 지점은 제1 및 제2 내부 전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.

다음으로, 내부 전극(121, 122)은 유전체층과 교대로 적층되며, 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4면(3, 4)으로 각각 노출될 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.

내부 전극(121, 122)은 상술한 바와 같이 표면에 Cu를 포함하는 코팅층이 형성된 Ni 분말을 이용하여 형성되기 때문에 Ni 및 Cu를 포함한다. 이에 따라, 도금 내식성, 전해박리 특성 및 내습 신뢰성을 향상되며, 소결성 열화가 없기 때문에 소형, 고용량 적층 세라믹 커패시터의 구현이 가능하다.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

한편, 제1 및 제2 내부 전극(121, 122)의 두께는 특별히 한정할 필요는 없다.

다만, 본 발명에 따르면 소결성 열화 없이 도금 내식성, 전해박리 특성 및 내습 신뢰성을 향상시킬 수 있으므로, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 제1 및 제2 내부 전극(121, 122)의 두께는 0.4㎛ 이하일 수 있다.

상기 제1 및 제2 내부 전극(121, 122)의 두께는 제1 및 제2 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.

상기 제1 및 제2 내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부 전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다. 도 8에 도시된 형태와 같이 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 본 실시 형태에서는 커패시터 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.

한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.

예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다.

전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있으며, 도전성 금속은 Cu일 수 있다. 또한, 전극층(131a, 132a)은 복수의 금속 입자 및 도전성 수지를 포함한 수지계 전극일 수 있다.

도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.

적층 세라믹 전자부품의 사이즈는 특별히 한정할 필요는 없다.

다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402(0.4mm×0.2mm) 사이즈 이하의 적층 세라믹 전자부품에서 본 발명에 따른 전극 끊김 및 뭉침의 증가를 억제하는 효과가 보다 현저해질 수 있다. 따라서, 적층 세라믹 전자부품의 길이는 0.4 mm 이하이고, 두께는 0.2 mm 이하일 수 있다.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 적층 세라믹 전자부품
110: 바디
111: 유전체층
112: 커버층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도금층

Claims

세라믹 그린시트를 마련하는 단계;
표면에 Cu를 포함하는 코팅층이 형성된 Ni 분말을 포함하는 내부 전극용 페이스트를 상기 세라믹 그린시트 상에 도포하여 내부 전극 패턴을 형성하는 단계;
상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및
상기 세라믹 적층체를 소성하여 유전체층 및 내부 전극을 포함하는 바디를 형성하는 단계;를 포함하며,
상기 Ni 분말 대비 상기 Cu 함량은 0.2 wt% 이상인
적층 세라믹 전자부품의 제조 방법.
제1항에 있어서,
상기 세라믹 그린시트의 두께는 0.6㎛ 이하이고, 상기 내부 전극 패턴의 두께는 0.5㎛ 이하인
적층 세라믹 전자부품의 제조 방법.
제1항에 있어서,
상기 코팅층은 W, Mo, Cr 및 Co 중 1 이상을 더 포함하는
적층 세라믹 전자부품의 제조 방법.
제1항에 있어서,
상기 코팅층은 Sn을 더 포함하는
적층 세라믹 전자부품의 제조 방법.
제1항에 있어서,
상기 코팅층은 원자층 증착 공법에 의해 형성된 것인
적층 세라믹 전자부품의 제조 방법.
제1항에 있어서,
상기 Ni 분말은 W, Mo, Cr 및 Co 중 1 이상을 합금 형태로 더 포함하는
적층 세라믹 전자부품의 제조 방법.
제1항에 있어서,
상기 Ni 분말은 Sn을 합금 형태로 더 포함하는
적층 세라믹 전자부품의 제조 방법.
제1항에 있어서,
상기 Ni 분말은 상기 Ni 분말 함량 대비 300 ppm 이하의 S를 추가로 포함하는
적층 세라믹 전자부품의 제조 방법.
제1항에 있어서,
상기 바디는 길이가 0.4mm 이하이고, 두께가 0.2 mm 이하인
적층 세라믹 전자부품의 제조 방법.
제1항의 적층 세라믹 전자부품의 제조 방법에 의해 제조된 적층 세라믹 전자부품으로서,
유전체층 및 내부전극을 포함하는 세라믹 바디; 및 상기 세라믹 바디에 배치되는 외부 전극;을 포함하고,
상기 내부 전극은 Ni 및 Cu를 포함하는
적층 세라믹 전자부품.
제10항에 있어서,
상기 유전체층의 두께는 0.4㎛ 이하이고, 상기 내부전극의 두께는 0.4㎛ 이하인 적층 세라믹 전자부품.
제10항에 있어서,
상기 내부 전극은,
내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, 85%≤C를 만족하는
적층 세라믹 전자부품.